JPS63155209A - デイジタルサ−ボ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔発明の技術分野〕 この発明は、ディジタルオーディオテープレコーダ（Ｄ
ＡＴ）等におけるディジタルサーボ制御回路に関する。 〔発明の従来技術の説明〕 ＤＡＴ等において、回転ドラムやキャプスタンの回転速
度を一定に保つために、ディジタルサーボが採用されて
いる。第６図に従来のディジタルサーボ制御回路を示す
。図中、１１は回転ドラムであり、回転検出器１２ｋよ
り回転ドラム１１の回転周期に応じた回転検出パルスＦ
ＧＩが第７図（１）に示すように発生される。ＤＡＴの
場合、回転ドラムの回転数は標準で１分間に２０００回
転（１秒間に３３．３回転）であり、１回転当たり８０
０Ｈｚ程度になる。この回転検出パルスＦＧ１は分周器
１３で分周され、第７図（２）に示すイネーブルパルス
Ｅ１が作成される。このイネーブルパルスＥｌは計測カ
ウンタ１４及びロードパルス発生器１５に供給され、計
測カウンタ１４のカウント動作を能動化すると共に、ロ
ードパルス発生器１５のロードパルスＬ１の発生タイミ
ングを設定する役割を持つ。上記計測カウンタ１４は、
１２ビツトから構成され、イネーブルパルスＥ１が“Ｈ
７１の期間中第７図（３）に示すクロック信号ＣＫＩを
カウントし、そのカウント値を位相変調カウンタ１６へ
供給する。クロック信号ＣＫＩの周波数を２　、５　Ｍ
　Ｈｚ程度（例えば２．４５７６ＭＨｚ）とすると、正
常時は１イネ一ブル期間（イネーブルパルスＥｌが“Ｈ
”の期間）に計測カウンタ１４はクロック信号ＣＫＩを
３０７２程度カウントすることになる。 １７は基準クロック発生器であり、ディジタルサーボ動
作の基準となる基準クロック信号ＣＫ２を、クロック信
号ＣＫＩを基に作成する

【第７図（４）１゜この基準ク
ロック信号ＣＫ２は１９．２ＫＨｚ程度であるからエイ
ネーブル期間に２４発位発生するが、第７図においては
そのパルス数を省略して示しである。従って第７図では
（１）（２）と（３）以降の時間レンジが合っていない
、そしてこの基準クロック信号ＣＫ２はロードパルス発
生器１５へ供給され、ロードパルス発生器１５はイネー
ブルパルスＥｌが立下った直後の基準クロック信号ＣＫ
２をロードパルスＬ１として出力する【第７図（６）］
。しかして、位相変調カウンタ１６はロードパルスＬ１
が供給されたときに、計測カウンタ１４の下位７ビツト
がプリセットされ。 その後クロック信号ＣＫＩをカウントする。また。 計測カウンタ１４はイネーブルパルスＥ１が＃　Ｌ　Ｉ
ｔとなった時点でカウントをやめ、ロードパルスＬ１と
クロック信号ＣＫＩがアンドゲート１４１を介した信号
によりリセットされるようになっている【第７図（５）
ｌ。 １８はセットリセット（ＳＲ）ラッチであり。 位相変調カウンタ１６の最上位ビット（７ビツトめ）の
立上りでセットされ、基準クロックＣＫ２の立下りでリ
セットされる【第７図（８）】。位相変調カウンタ１６
は約２．５ＭＨｚのクロック信号ＣＫＩをカウントして
いるから、その７ビツトめの周波数は１９．２ＫＨｚと
なり、

【第７図（７）】に示すように基準クロック信号
ＧＫ２と同じ周波数となって、ロードパルスＬ１が供給
されたときにプリセットされる計測カウンタ１４のカウ
ント値によってその位相が決まる。従って１回転ドラム
１１の回転速度が速くなれば計測カウンタ１４のカウン
ト値は少なくなり、位相変調カウンタ１６にプリセット
されてからその７ビツトめが立上るまでに時間がかかる
から位相は遅れ、回転ドラム１１の回転速度が遅くなれ
ば逆に位相変調カウンタ１６の７ビツトめの出力波形の
位相は進む訳である。従って、ＳＲクラッチ８の出力は
位相変調カウンタ１６の出力に応じてパルス幅が変化し
た波形となる。 １９はウィンドウ回路であり、計測カウンタ１４の上位
６ビツトとロードパルスＬ１が供給され。 ロードパルスＬ１が印加されたときの計測カウンタ１４
の上位６ビツトの値により、ＳＲクラッチ８から供給さ
れるパルス幅変調された信号にウィンドウゲートをかけ
る。すなわち、第７図において正常時のロードパルスＬ
ｌ（Ｚｌが出力されたときの計測カウンタ１４のカウン
ト値を３０７２０とすると、上位６ビツトはｒｌｌｏｏ
ｏＯＪであり。 下位７ビツトはｒｏ　ＯＯＯＯＯＯＪである０位相変調
カウンタ１６はこの下位７ビツトがプリセットされてか
らクロック信号ＣＫＩをカウントし。 最上位ビットが１に立上るのは６４カウント後の０であ
る。基準クロック信号ＣＫ２のパルス間隔が１２８カウ
ントのであるから、正常時はそのパルス間の中央までの
カウントので位相変調カウンタ１６の最上位ビットが立
上ることになる。しかして、位相変調カウンタ１６はク
ロック信号ＣＫ１によりｒｏ　ＯＯＯＯＯＯ」〜ｒｌ　
１１１１１１Ｊを繰り返しカウントしているから、上記
計測カウンタ１４が３０７２をカウントした場合以外で
も変わっているにもかかわらず正常と判断されてしまう
ので、計測カウンタ１４のカウント値が３０７４付近の
場合だけ採用し、他はゲーティングする必要がある。そ
こで、ウィンドウ回路１９により、計測カウンタ１４の
上位６ビツトが「１０１１１１」とｒｌｌｏｏｏＯＪの
ときだけＳＲクラッチ８の出力波形をそのままドラムＡ
ＦＣエラー信号として出力し、それ以上のときは“Ｈ″
、それ以下のときはＩｔ　Ｌ　Ｉｔを出力するように構
成しであるものである。 他方、２０はキャプスタン、２１はキャプスタン２０の
回転検出パルスＦＧ２を発生する回転検出器、２２は回
転検出パルスＦＧ２を分周してイネーブルパルスＥ２を
出力する分周器、２３はイ・ネーブルパルスＥ２が＃　
Ｈ１１の期間中クロック信号ＣＫＩをカウントする計測
カウンタ、２４はイネーブルパルスＥ２が立下った直後
の基準クロックＧＫ２をロードパルスＬ２として出力す
るロードパルス発生器、２３１はロードパルスＬ２とク
ロック信号ＣＫＩが入力され計測カウンタ２３にリセッ
ト信号を供給するアンドゲート、２５はロードパルスＬ
２ｋよって計測カウンタ２３の下位７ビツトのカウント
値がプリセットされクロック信号ＣＫＩをカウントする
位相変調カウンタ、２６は位相変調カウンタ２５の最上
位ビットの立上りでセットされ基準クロックＣＫ２の立
下りでリセットされるＳＲラッチ、２７はロードパルス
Ｌ２が印加されたときに計測カウンタ２３の上位６ビツ
トのカウント値に応じてＳＲラッチ２６の出力にウィン
ドウをかけ、キャプスタンＡＦＣエラー信号を出力する
ウィンドウ回路であって、動作は上述のドラム系と同じ
であるので説明は省略する。 以上のような構成・作用によって、ディジタルサーボ制
御回路では回転ドラム及びキャプスタンの回転速度の変
化を位相の変化として表現し、これをパルス幅変調した
信号をドラムＡＦＣエラー信号、キャプスタンＡＦＣエ
ラー信号としているものである。そして、これらのエラ
ー信号に応じてモータの回転速度を制御する。 〔従来技術の問題点〕 上述したとうり従来のディジタルサーボ制御回路では、
ドラム系の計測カウンタ１４、位相変調カウンタ１６．
キャプスタ・ン系の計測カウンタ２３、位相変調カウン
タ２５を用いているが、いずれも測定精度上６〜１２ビ
ット以上のカウンタが必要となり、リップルキャリーカ
ウンタ等の非同期式カウンタでは動作の安定性の上で問
題があるため、第８図に示すようなラッチと加算器を組
み合わせた同期式カウンタで構成する必要がある。 そのため、上記のような多数のカウンタを使う場合１回
路規模が大きくなる問題があった。 そこで、同期式カウンタを構成するラッチのみを独立と
し、加算器を時分割で共用することが考えられるが、そ
の場合、へ分割すると１つのラッチが動作する周波数が
１／Ａに落ちてしまう１位相変調カウンタの最下位ビッ
トの周波数が１／Ａになることから、パルス幅変調信号
の周波数を同一に保った時に出力電圧の分解能が１／Ａ
になるという問題がある。 〔発明の目的〕 この発明は上記事情に鑑みて成されたもので。 回路規模を縮小できると共に、サーボ制御の分解能を向
上できるディジタルサーボ制御回路を提供することを目
的とする。 〔発明の要点〕 この発明は、上記目的を達成するため、被制御体の回転
数若しくは位相に比例する長さのパルスのパルス幅を計
測し位相変調するための複数個の同期式カウンタについ
て、ラッチのみを独立とし。 加算器を１／Ａごとのタイミングで時分割共用すると共
に、最速周波数のｌ／Ａの周波数で動作するラッチの下
位ビットを最速周波数で動作するカウンタによって補正
するようにしたことを特徴とする。 明する。尚、従来例と同一回路、同一信号につぃ今 では同一符合を付し、詳細な説明は省略する。 ただし１本実施例においては計測回路を４回に１回の割
合で時分割駆動しているため計測値は第６図で説明した
場合の１／４になるが、計測値の実例を従来技術と合わ
せるため、各クロックの周はあくまで説明の都合上であ
って、実際には周波数を上げる必要はない。 しかして、第１図中、１１は回転ドラム、１２は回転ド
ラムの回転検出パルスＦＧＩを発生する回転検出器、１
３は回転検出パルスＦＧＩを２分周してイネーブルパル
スＥ１を出力する分周器。 １７はクロック信号ＣＫＩを基に基準クロック信号ＣＫ
２を出力する基準クロック発生器、１仝荘ロードパルス
Ｌｌｌを出力するロードパルス発生器であり、一方、２
０はキャプスタン、２１はキャプスタンの回転検出パル
スＦＧ２を発生する回転検出器、２２はイネーブル信号
Ｅ２を発生する分周器、２４１はロードパルスＬ２１を
発生するロードパルス発生器である。 ３１は時分割制御カウンタで、クロック信号ＣＫ１と基
準クロック信号ＣＫ２が入力され、第２図（５）に示す
ように基準クロック信号ＣＫ２のパルス幅を４分割する
時分割パルスａ、ｂ、ｃ、ｄを出力するにの時分割パル
スａ、ｂ、ｃ、ｄにより第１図の回路の主要部が時分割
制御されるものである。上記ロードパルス発生器１５１
には時分割パルスＣが、ロードパルス発生器２４１には
時分割パルスｄがそれぞれ入力され、ロードパルス発生
器１５１はイネーブルパルスＥｌの立下り直後の基準ク
ロック信号ＣＫ２と時分割パルスＣのアンド出力をロー
ドパルスＬｌｌとし、ロードパルス発生器２４１はイネ
ーブルパルスＥ２の立下り直後の基準クロック信号ＣＫ
２と時分割パルスｄのアンド出力をロードパルスＬ２１
としているものである。 ３２はドラム計測用ラッチで、１２ビツトから成り回転
ドラム１１の回転速度に応じてクロック信号ＣＫＩをカ
ウントするためのものであって、時分割パルスａとロー
ドパルスＬｌｌが入力されている。３３はキャプスタン
計測用ラッチであり。 同じく１２ビツトから成りキャプスタン２０の回転速度
に応じてクロック信号ＣＫＩをカウントするためのもの
であって、時分割パルスｂとロードパルスＬ２１が入力
されている。３４はドラム位相変調用ラッチで、５ビツ
トから成り、上記ドラム計測用ラッチ３２ｋラッチされ
るカウント値の３〜７ビツトがプリセットされる。そし
て、そのプリセット値を位相変調して出力するもので、
時分割パルスｂとロードパルスＬｌｌが入力され、ラッ
チデータの最上位ビットが＃　Ｏ′１のときの上から２
ビツトめのキャリー信号を位相変調信号Ｔ１として出力
する。３５はキャプスタン位相変調用ラッチであり、同
じく５ビツトから成り、上記キャプスタン計測用ラッチ
３３の３〜７ビツトがプリセットされる。そして、その
プリセット値を位相変調して出力するもので、時分割パ
ルスＣとロードパルスＬ２１が入力され、ラッチデータ
の最上位ビットが“Ｏ”のときの上から２ビツトめのキ
ャリー信号を位相変調信号Ｔ２として出力する。 ３６は加算器であり、上記各ラッチ３２．３３．３４．
３５とバスラインＢＬを介して接続されている。この加
算器３６は上記各ラッチ３２〜３５のラッチデータを入
力して１を加算し、再び各ラッチ３２〜３５に書き込む
ためのものであり、加算器制御回路３７からの加算指令
Ｓが“′Ｈ″のときに加算動作を行う。加算器制御回路
３７は、時分割パルスａ、ｂ、ｃ、ｄ、イネーブルパル
スＥ１、Ｅ２．ロードパルスＬｌｌ、Ｌ１２が入力され
、加算指令Ｓを出力するもので、その詳細を第３図に示
す。すなわち、アンドゲート３７１．３７２．３７３，
３７４の一方の入力端に時分割パルスａ、ｂ、ｃ、ｄが
入力され、アンドゲート３７１．３７２の他方の入力端
にはイネーブルパルスＥ１、Ｅ２が直接、またアンドゲ
ート３７３゜３７４の他方の入力端にはロードパルスＬ
１１゜Ｌ１２がそれぞれインバータ３７５，３７６を介
して入力されている。そしてアンドゲート３７１〜３７
４の出力はオアゲート３７８に入力され、オアゲート３
７８の出力が加算指令Ｓとなるものである。 ３８はドラム系の下位ビット補正器であり、２ビツトの
カウンタで構成され、上記ドラム計測用ラッチ３２の下
位２ビツトがバスラインＢＬを介してセットされると共
に、クロック信号ＣＫＩとロードパルスＬｌｌが入力さ
れている。この下位ビット補正器３８は、上記ドラム計
測゛用ラッチ３２が時分割パルスａによって動作するた
め、動作速度がクロック信号ＣＫＩに較べて１／４にな
ってしまうので、これをクロック信号ＣＫＩによって補
正するためのものである。下位ビット補正器３８のキャ
リー出力に１がセットリセット（ＳＲ）ラム位相変調用
ラッチ３４からの位相変調信号Ｔ１が入力されており、
下位ビット補正器３８のキャリー出力に１とドラム位相
変調用ラッチ３４の位相変調信号Ｔ１のアンド信号でセ
ットされ、基準クロック信号ＣＫ２と時分割パルスＣの
アンド信号でリセットされる。このＳＲクラッチ９の出
力がパルス幅変調された信号ＰＷＭＩとなって、ウィン
ドウ回路４０に供給される。このウィンドウ回路４０の
役割は従来技術として説明したものと同じであり、バス
ラインＢＬを介してドラム計測用ラッチ３２の上位６ビ
ツトが入力されている。 その詳細を第４図に示す。第４図において、４０１はデ
コーダであり、ドラム計測用ラッチ３２の上位６ビツト
がｒｌｏｌｌｌｌＪ　とｒｌｌｏｏ。 Ｏ」のときだけ“１″をラッチ回路４０２へ出力する。 一方、ドラム計測用ラッチ３２から供給される６ビツト
のうち上位２ビツトがアンドゲート４０３に入力され、
そのアンド出力がラッチ４０４に入力される。ラッチ４
０２及び４０４にはラッチクロックとしてロードパルス
Ｌｌｌが入力されており、ラッチ４０２の出力はゲート
４０５へゲートオープン信号として供給されると共に、
インバータ４０６を介してゲート４０７へゲートオープ
ン信号として供給される。他方、ＳＲクラッチ９からの
出力ＰＷＭＩはゲート４０５を介してオアゲート４０８
の一方の入力端に入力される。 オアゲート４０８の他方の入力端にはラッチ４０４の出
力がゲート４０７を介して入力されている。 そして、このオアゲート４０８の出力がドラムＡＦＣエ
ラー信号となるものである。 ４１はキャプスタン系の下位ビット補正器であり、キャ
プスタン計測用ラッチ３３の下位２ビツトがバスライン
ＢＬを介して入力されると共に、クロック信号ＣＫＩと
ロードパルスＬ２１が入力されている。この下位ビット
補正器４１のキャリー出力に２はＳＲクラッチ２へ入力
される。ＳＲクラッチ２ｋは時分割パルスｄ、基準クロ
ック信号ＧＫ２、キャプスタン位相変調用ラッチ３５の
位相変調信号Ｔ２が入力されており、キャリー信号に２
と位相変調信号Ｔ２のアンド信号でセットされ１時分割
パルスミと基準クロック信号ＣＫ２のアンド信号でリセ
ットされるもので、その出力はパルス幅変調された信号
ＰＷＭ２としてウィンドウ回路４３へ供給される。ウィ
ンドウ回路４３はキャプスタン計測用ラッチ３３の上位
６ビットとロードパルスＬ２１が入力されており、キャ
プスタンＡＦＣエラー信号を出力するものである。 次に、上記のように構成されたディジタルサーボ制御回
路の動作を第２図及び第５図のタイムチャートを参照し
て説明する。 回転ドラム１１の回転を回転検出器１２が検出し、約８
００Ｈｚの回転検出パルスＦ浄τ発生する。これを分局
器１２は２分周し、約４００Ｈｚ第２図（１）（２）に
示す、また、基準クロック発生器 器１７は同図（３）に示すクロック信号ＣＫＩを基に同
図（４）に示す基準クロック信号ＣＫ２を発生関係があ
る訳であり、図面上タイムレンジは合っていない、一方
１時分割制御回路３１はクロック信号ＣＫＩ、ＣＫ２を
基に同図（５）に示すような時分割パルスａ％ｂ％ｃ、
ｄを発生している。尚、第２図（１）、（２）において
回転検出パルスＦＪ誂、立上りとイネーブルパルスＥ１
の立下りのタイミングがずれているのは、分周器１３が
クロック信号ＣＫＩに同期して動作しているからである
。 しかして、ドラム計測用、ラッチ３２、キャプスタン計
測用ラッチ３３、ドラム位相変調用ラッチ３４及びキャ
プスタン位相変調用ラッチ３５は加算器３６を時分割で
共用しているものであり、各ラッチはそれぞれ時分割パ
ルスａの期間、ｂの期間、Ｃの期間、ｄの期間に動作す
る。 時分割パルスａの期間では、ドラム計測用ラッチ３２が
時分割パルスａの立上りでラッチしてい下 たデータを出力し、立上りで加算器３６からのデータを
ラッチする。このとき、加算器制御回路３７はアンドゲ
ート３７１が開くから、イネーブルパルスＥｌがアンド
ゲート３７１、オアゲート３７８を通過し、イネーブル
パルスＥｌが“Ｈ”の期間のみ加算指令Ｓを“Ｈ”とし
て加算器３６に印加することになる【第２図（９））　
、従って、ドラム計測用ラッチ３２は時分割パルスａが
印加されるごとにその内容がバスラインＢＬ及び加算器
３６を通って１ずつ加算される。そして、イネーブルパ
ルスＥ１が立下ると、第２図（６）に示すよ・うにロー
ドパルス発生器１５１からロードパルスＬｌｌが出力さ
れるから、ドラム計測用ラッチ３６はこのロードパルス
Ｌｌｌが印加されたときに、その３〜７ビツトをドラム
位相変調用ラッチ３４へ、また、下位２ビツトを下位ビ
ット補正器３８へそれぞれ出力する。 時分割パルスｂの期間では、キャプスタン計測用ラッチ
３３が同様にして、イネーブルパルスＥ２が“Ｈ”の期
間中カウント動作を行う。 時分割パルスＣの期間では、ドラム位相変調用ラッチ３
４がカウント動作を行うが、この位相変調用ラッチ３４
はロードパルスＬｌｌが印加されたときに、ドラム計測
用カウンタ３２がラッチしているデータの３〜７ビツト
を読み込んでプリセットされる。そして、その後時分割
パルスＣが印加されるごとにその内容がバスラインＢＬ
及び加算器３７を介して１ずつ加算されるものである。 このとき、加算器制御回路３７はロードパルスＬ、１１
が無いときにアンドゲート３７３を開くから、通常の時
分割パルスＣの期間は加算器３６に加算動作を行わせ、
ロードパルスＬｌｌが出力されたときのみ加算動作を行
わせずスルーとして、ドラム位相変調用ラッチ３４にド
ラム計測用ラッチ３２からのデータがプリセットされる
ように制御している。そして、ドラム位相変調用ラッチ
３４のッチ３９に供給される【第５図（５）］　。 すなわち、第５図においてロードパルスＬｌｌのが発生
したときに、ドラム計測用ラッチ３２ｋラッチされてい
るデータの３〜・７ビツトの５ビツトデータがドラム位
相変調用ラッチ３４にプリセットされ、時分割パルスＣ
が発生するごとに＋１されるから、そのカウント値がｒ
ｏｌｌｌｌ、＋からｒｌｏｏｏＯＪに変わるタイミング
を考えると、プリセットされたときの値によって変わっ
てくることがわかる。例えば、正常時のカウント値を３
０７２（２進数ではｒｌｌｏｏｏｏｏｏｏｏｏＯＪその
３〜７ビツトはｒｏｏｏｏＯＪ　）とすると、ｒｏ　Ｏ
ＯＯＯＪが「１００００」に変わるまテニ１６カウント
することになる。このときのドラム位相変調用ラッチ３
４の上から２ビツトめのキャリー信号の立上りをＯとす
ると、このＯの波形に対する上記キャリー信号の立上り
の位相差が、ドラム計測用ラッチ３２のカウント値の差
、つまり回転ドラム１１の回転速度に対応していること
になる。従って、ドラム位相変調用ラッチ３４の最上位
ビットが０”のときの上から２ビツトめのキャリー信号
が、位相変調信号Ｔ１として出力さＫＨｚであるから、
（１）、（２）と（３）以降はタイムレンジが合ってい
ない。 時分割パルスｄの期間では、キャプスタン位相変調用ラ
ッチ３５が同様にして、キャプスタン計測用ラッチ３３
からのプリセット動作及びカウント動作を行い、その最
上位ビットが“Ｏ”のときの上から２ビツトめのキャリ
ー信号を位相変調信号Ｔ２としてＳＲクラッチ２ｋ供給
する。 一方、下位ビット補正器３８は、ロードパルスＬｌｌが
印加されたときドラム計測用ラッチ３２の下位２ビツト
がプリセットされ、その後クロック信号ＣＫＩをカウン
トする。従って、そのキャリー信号に１は第５図（６）
に示すようにクロック信号ＣＫＩが４発出るごとに出力
され、ＳＲラッ上記キャリー信号に１の立下りのアンド
信号によってセットされ、基準クロック信号ＧＫ２と時
分変調信号に変換する訳であるが、ドラム位相変調用カ
ウンタ３４は時分割パルスＣが発生したときのみ加算動
作を行っているので最速クロックであるクロック信号Ｃ
Ｋｌに較べると精度が１／４になっている。そこで、ド
ラム計測用ラッチ３２のデータのうち３〜７ビツトめを
ドラム位相変調用ラッチ３４にプリセットし、１〜２ビ
ツトは下位ビット補正器３８にプリセットして、最小ク
ロック信号ＣＫＩで独自にカウントさせてい、るのであ
る。そして、このＳＲクラッチ９においてドラム位相変
調用ラッチ３４からの位相変調信号Ｔ１と下位ビット補
正器３８からのキャリー信号に１のアンド信号でセット
するようにすれば、クロック信号ＣＫＩをカウントする
７ビツトのカウンタと同様の動作を得ることができる。 このＳＲクラッチ９からのパルス幅変調された信号ＰＷ
ＭＩは、ウィンドウ回路４０を介してドラムＡＦＣエラ
ー信号となる。すなわち、ドラム計測用ラッチ３２の上
位６ビツトをデコーダ４０１でデコードして、ｒｌｏｌ
ｌｌｌＪと「１１００００Ｊのときだけ出力信号“１″
を得、ロードパルスＬｌｌによりラッチ４０２ｋセット
する。 一方、その上位２ビツトがアンドゲート４０３に入力さ
れて「１１」のときは′１”、他は１０″をロードパル
スＬｌｌによりラッチ４０４にセットする。従って、ラ
ッチ４０２ｋ“１”がセットされたときにはゲート４０
５が開いてＳＲクラッチ９からのパルス幅変調信号ＰＷ
ＭＩがそのままドラムＡＦＣエラー信号として出力され
、ラッチ４０２ｋ“Ｏｎがセットされたときにはゲート
４０７が開いてアンドゲート４０３の出力、すなわち、
上位２ビツトが「１１」のときは“１”、それ以外は“
０”をドラムＡＦＣエラー信号として出力するものであ
る。従って、ドラム゛計測用ラッチ３２のカウント値が
基準値の３０７２の前後６４カウントずつ、つまり、３
００８〜３１３５の範囲内にあれば、そのままそのカウ
ント値に対応するパルス幅変調信号ＰＷＭＩを出力し、
３００８未満側にはずれたときは“Ｏ”信号を、３１３
６以上側にはずれたときは“１”信号を出力する訳であ
る。 他方、キャブ人タン系の下位ビット補正器４１、ＳＲク
ラッチ２．ウィンドウ回路４３についてはドラム系と同
じ動作原理であるので説明は省略する。 以上説明したように、この実施例によれば、回転ドラム
の回転検出パルスＦＧの周波数をｆＦＧ、クロック信号
ＣＫ１の周波数をｆい基準クロック信号ＣＫ２の周波数
をｆ２、ドラム計測用ラッチ３２のビット数をｎ、ドラ
ム位相変調用ラッチ３４＋下位ビット補正器３８のビッ
ト数をｍとすると。 ｆよ＝　　ｆｌ　ｘ　　２−ｍ の関係にあり、ｆＦＧの波長が −Ｘ　（２ｎ−１＋　２ｎ−２） ｆ□ となるようにサーボ制御される。 尚、上記実施例で示した各信号の周波数はあくまで一例
であり、何らこれに限定されるものではない、また、ド
ラム系とキャプスタン系の周波数は共通でも独立でもよ
い。 また、上記実施例ではドラムとキャプスタンの回転速度
（周波数）制御を例にとって説明したが。 位相制御に応用することも可能である。 〔発明の効果〕 この発明は以上詳述したように、ディジタルサーボ制御
回路において、多数使用される多ビットの同期式カウン
タを、ラッチ部のみ独立とし、加算器を時分割で共用す
ると共に、最速周波数の１／Ａの周波数で動作するラッ
チの下位ビットを最速周波数で動作するカウンタによっ
て補正することにより、回路規模を縮小できると共にサ
ーボ制御の分解能を向上することができる。

【図面の簡単な説明】

第１図乃至第５図は本発明の一実施例を示し。 第６図乃至第８図は従来技術を示すもので、第１図は本
実施例のディジタルサーボ制御回路の構成を示すブロッ
ク図、第２図及び第５図は本実施例の動作を説明するた
めのタイムチャート、第３図は第１図の加算器制御回路
３７の回路構成を示す図、第４図は第１図のウィンドウ
回路４０の回路゛構成を示す図、第６図は従来のディジ
タルサーボ制御回路の構成を示すブロック図、第７図は
第６図の動作を説明するためのタイムチャート、第８図
は同期式カウンタの原理を示す図である。

Claims (1)

1. 【特許請求の範囲】 被制御体の回転数若しくは位相に比例した長さのパルス
   を発生し、このパルスの長さを計測してその計測値を位
   相変調した後、パルス幅変調してサーボ用エラー信号を
   出力するディジタルサーボ制御回路において、 周波数ｆ＿１のクロック信号を発生する手段と、互いに
   位相がずれたＡ種類の時分割パルスを発生する手段と、 この時分割パルスに同期し周波数がｆ＿２（ｆ＿２＜ｆ
   ＿１）のクロック信号を発生する手段と、上記被制御体
   の回転数若しくは位相に比例した長さのパルスが存在す
   る間、１／Ａのタイミングごとに加算動作を行い該パル
   スの長さを示す数値が記憶されるｎビット構成の第１の
   ラッチと、上記第１のラッチに記憶された数値のうち下
   位にビットを除くｌビット（ｌ≦ｎ−ｋ）がプリセット
   され、１／Ａのタイミングごとに加算動作を行い、プリ
   セットされた数値を周波数がｆ＿２の位相変調信号に変
   換するｎビット構成の第２のラッチと、 上記第１のラッチに記憶された数値の下位にビットがプ
   リセットされ、周波数ｆ＿１のクロック信号をカウント
   してキャリー信号を出力するカウンタと、 上記第２のラッチから出力される位相変調信号、上記カ
   ウンタのキャリー信号及び上記周波数がｆ＿２のクロッ
   ク信号を基に、パルス幅変調信号を発生する手段と、 このパルス幅変調信号をエラー信号として出力する手段
   と、 を備え、 上記第１及び第２のラッチはバスラインと加算器を共用
   し、上記時分割パルスにより１／Ａのタイミングごとに
   時分割でそれぞれの加算ループを閉じる構成となってお
   り、 ｆ＿２＝ｆ＿１×２＾−＾（＾ｌ＾＋＾ｋ＾）、２＾ｋ
   ＝Ａの関係にあることを特徴とするディジタルサーボ制
   御回路。