JPH1062454A

JPH1062454A - ピーク電圧検出回路

Info

Publication number: JPH1062454A
Application number: JP24115396A
Authority: JP
Inventors: Koju Yanagisawa; 幸樹柳沢; Yoshiaki Tanaka; 祥顕田中
Original assignee: Ando Electric Co Ltd
Current assignee: Ando Electric Co Ltd
Priority date: 1996-08-23
Filing date: 1996-08-23
Publication date: 1998-03-06

Abstract

(57)【要約】【課題】カウンタのクロック入力信号より高い周波数
の入力アナログ信号でのピーク電圧検出ができるピーク
電圧検出回路を提供すること。【解決手段】入力アナログ信号がｎビットＤＡＣ７の
出力信号の電圧より大きいときに、電圧比較器４から出
力信号を発生して、非同期セット付きフリップ・フロッ
プ５に入力してｎビット・カウンタ６のクロック入力信
号と同期をとり、ｎビット・カウンタ６は非同期セット
付きフリップ・フロップ５の出力信号ＥＮがクロック入
力信号を有効とするときにカウント・アップし、ｎビッ
トＤＡＣ７の出力電圧が入力アナログ信号を越えると、
ｎビット・カウンタ６のカウント動作が停止し、ｎビッ
ト・カウンタ６の出力信号をｎビットＤＡＣ７でアナロ
グ電圧に変換し、検出電圧を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ピーク電圧検出
回路に関し、特にカウンタのクロック入力信号有効信号
のリセットをカウンタのクロック入力信号と同期した信
号として、カウンタのクロック入力信号より高い周波数
の入力アナログ信号での動作を可能としたピーク電圧検
出回路に関する。

【０００２】

【従来の技術】従来、この種のピーク電圧検出回路は、
定常状態の入力信号の振幅電圧を測定することを目的と
して用いられている。

【０００３】図５は、従来のピーク電圧検出回路の一例
を示すブロック図である。図５で、アナログ入力端子１
は電圧比較器４の一方の入力端に接続されており、電圧
比較器４の他方の入力端はｎビット・ディジタル／アナ
ログ変換器（以下、ＤＡＣという。）７の出力端に接続
されている。

【０００４】電圧比較器４の出力端は、ｎビット・カウ
ンタ６の入力端Ｅに接続されている。ｎビット・カウン
タ６のクロック入力端ＣＫはクロック入力端子２に接続
されており、また、ｎビット・カウンタ６のリセット入
力端Ｒはリセット入力端子３に接続されている。

【０００５】ｎビット・カウンタ６の出力端Ｑはｎビッ
トＤＡＣ７の入力端に接続されている。ｎビットＤＡＣ
７の出力端はピーク・ホールド電圧出力端子８に接続さ
れている。

【０００６】電圧比較器４は、アナログ入力端子１に導
入される入力アナログ信号の電圧とｎビットＤＡＣ７の
出力信号の電圧とを比較し、入力アナログ信号の電圧が
ｎビットＤＡＣ７の出力信号の電圧より大きいときに、
ｎビット・カウンタ６のクロック入力信号が有効になる
信号ハイを出すようにしている。

【０００７】ｎビット・カウンタ６は、電圧比較器４の
出力信号がクロック入力信号有効信号ハイのときに、ク
ロック入力端子２に導入されるクロック入力信号によっ
てカウント・アップをするようにしている。

【０００８】また、リセット入力端子３に導入されるリ
セット入力により、ｎビット・カウンタ６は０になる。
ｎビット・カウンタ６のカウント値は、ｎビットＤＡＣ
７の出力電圧を決めるデータ入力となるものである。

【０００９】次に、図５の従来例の動作を説明する。最
初にリセット入力端子３に入力されるリセット信号をハ
イにすることによって、ｎビット・カウンタ６を「０」
にする。ｎビット・カウンタ６のリセット状態を解除
することによって、ピーク電圧検出動作を開始する。ｎ
ビット・カウンタ６が「０」のとき、ｎビットＤＡＣ７
の出力信号の電圧は０Ｖになる。このとき、入力アナロ
グ信号の電圧が０Ｖ以上ならば電圧比較器４の出力信号
によってｎビット・カウンタ６がクロック入力信号有効
状態となり、カウント・アップする。

【００１０】ｎビット・カウンタ６がカウント・アップ
することによって、ｎビットＤＡＣ７の出力信号の電圧
は１ビット分の電圧が上がる。次の瞬間、電圧比較器４
はアナログ入力端子１に導入される入力アナログ信号の
電圧と１ビット上がった電圧とを比較して、その結果に
よってカウント・アップするかどうかが決まる。

【００１１】この動作を繰り返すことによって、ｎビッ
トＤＡＣ７の出力信号の電圧は、入力アナログ信号の電
圧を越えたところで止まる。ｎビット・カウンタ６が止
まっているときのｎビットＤＡＣ７の出力信号の電圧が
ピーク電圧検出値となる。

【００１２】また、特開平６ー１７４７５６号公報は、
入力信号のピーク値を高精度に維持し得るピーク・ホー
ルド回路が開示されている。

【００１３】この公報の場合は、入力アナログ信号を比
較器の一方の入力端に入力し、比較器の出力信号を状態
判定回路に入力し、状態判定回路は比較器の出力信号が
一定時間以上Ｈレベルとなると、Ｈレベルの出力信号を
出力し、状態判定回路の出力信号をカウンタ回路に入力
してパルス数をカウントし、カウンタ回路の出力信号を
ＤＡＣに入力してアナログ電圧に変換し、このアナログ
電圧を出力電圧とし、かつ前記比較器の他方の入力端に
入力するようにしたものである。

【００１４】

【発明が解決しようとする課題】図５に示す従来のピー
ク電圧検出回路および前記公報により開示されたピーク
・ホールド回路のうち、前者のピーク電圧検出回路の場
合には、電圧比較器４の出力信号がｎビット・カウンタ
６のクロック入力信号と非同期信号のままである。

【００１５】このため、アナログ入力信号の周波数は、
クロック入力信号の周波数より低い信号に限定される。
したがって、入力アナログ信号の周波数が高くなるにつ
れて、高速動作が可能なｎビット・カウンタ６とｎビッ
トＤＡＣ７が必要となる。また、検出電圧を保持するた
め、回路の校正が困難である。

【００１６】一方、上記公報により開示されたピーク・
ホールド回路の場合には、カウンタのクロック入力信号
有効信号のリセットをカウンタのクロック入力信号と同
期していないために、カウンタのクロック入力信号より
高い周波数の入力アナログ信号が導入された場合には、
動作不能となる可能性がある。

【００１７】

【課題を解決するための手段】この課題を解決するた
め、この発明のピーク電圧検出回路は、入力アナログ信
号とＤＡＣ７の出力とを比較する電圧比較器４と、電圧
比較器４の出力信号によってカウント動作を行い、ピー
ク電圧検出データを出力してＤＡＣ７に出力するカウン
タ６と、電圧比較器４の出力信号を入力してカウンタ６
のクロック入力信号と同期した動作に変えてカウンタ６
にカウント動作を行わせる制御手段とを備える。

【００１８】

【発明の実施の形態】この発明のピーク電圧検出回路に
よれば、入力アナログ信号の電圧とＤＡＣ７の出力信号
の電圧とを電圧比較器４で比較して、入力アナログ信号
がＤＡＣ７の出力電圧より大きい場合に電圧比較器４か
ら出力信号を発生し、この出力信号を制御手段に入力す
ることにより、電圧比較器４の出力信号をカウンタ６の
クロック入力信号と同期させ、制御手段の出力信号がク
ロック入力信号を有効とするときにカウンタ６でカウン
ト・アップし、ＤＡＣ７の出力信号の電圧が入力アナロ
グ信号の電圧を越えると、カウンタ６のカウント動作が
停止し、このときのカウンタ６のカウント値がピーク電
圧データとなり、このピーク電圧データをＤＡＣ７でア
ナログのピーク電圧データに変換して、検出電圧を得
る。

【００１９】次に、この発明のピーク電圧検出回路の実
施の形態について図面を参照して説明する。図１はこの
発明の一実施の形態の構成を示すブロック図である。図
１において、図５と同一部分には、同一符号を付して説
明する。

【００２０】図１において、アナログ入力端子１から入
力された入力アナログ信号ＳＩＧが電圧比較器４の一方
の入力端に入力されるようになっており、電圧比較器４
の他方の入力端には、ｎビットＤＡＣ７の出力信号が入
力されるようになっている。

【００２１】電圧比較器４は、入力アナログ信号の電圧
がｎビットＤＡＣ７の出力信号の電圧よりも大きい場合
に電圧比較器４の出力信号を制御手段としての非同期セ
ット付きＤタイプ・フリップ・フロップ５（以下、ＦＦ
という。）の入力端Ｓに入力するようになっている。

【００２２】ＦＦ５のクロック入力信号入力端ＣＫとｎ
ビット・カウンタ６のクロック入力信号入力端ＣＫには
クロック入力端子２が接続されている。このクロック信
号入力端子２にはクロック入力信号ＣＬＫが導入される
ようになっている。

【００２３】ＦＦ５の出力端は、ｎビット・カウンタ６
の入力端Ｅに接続されている。ｎビット・カウンタ６の
リセット入力端Ｒには、リセット入力端子３が接続され
ている。このリセット入力端子３には、リセット信号Ｒ
が導入されるようになっている。

【００２４】ｎビット・カウンタ６の出力端Ｑはｎビッ
トＤＡＣ７の入力端とｎビットのピーク電圧検出データ
出力端子９に接続されている。このピーク電圧検出デー
タ出力端子９にコンピュータ回路１０が接続されてお
り、コンピュータ回路１０により、ピーク電圧検出デー
タ出力端子９に出力されたピーク電圧の検出結果をハー
ドウェア校正のために、使用するようになっている。

【００２５】また、ｎビットＤＡＣ７の出力端は前記の
ように、電圧比較器４の他方の入力端に接続されている
とともに、ピーク・ホールド電圧出力端子８に接続され
ている。

【００２６】電圧比較器４がアナログ入力端子１に導入
される入力アナログ信号の電圧がｎビットＤＡＣ７の出
力信号の電圧よりも大きい場合に、クロック入力信号有
効信号としての出力信号ＵＰとしてハイを出力するよう
になっている。

【００２７】出力信号ＵＰはＦＦ５によって、ｎビット
・カウンタ６のクロック入力信号と同期動作をするよう
になっている。ｎビット・カウンタ６は、ＦＦ５の出力
ＥＮがクロック入力信号を有効とするときにカウント・
アップするようにしている。

【００２８】ｎビットＤＡＣ７は、ｎビット・カウンタ
６のカウント値によって出力電圧を決めるようになって
おり、ｎビット・カウンタ６がカウント・アップするた
びに、電圧比較器４で比較されるｎビットＤＡＣ７の出
力信号の電圧が変化し、ｎビットＤＡＣ７の出力信号の
電圧が入力アナログ信号の電圧を越えたときにｎビット
・カウンタ６のカウント動作が止まるようになってい
る。

【００２９】このときのピーク電圧検出データ出力端子
９からデータをコンピュータ回路１０で読むことによっ
て、ピーク電圧検出結果を得るようにしており、このピ
ーク電圧検出結果を校正してハードウェアの校正用に供
するようになっている。また、このときのピーク・ホー
ルド電圧出力端子８に検出電圧を出力する。

【００３０】次に、この実施の形態の動作について図２
〜図４のタイミング・チャートを参照して説明する。図
２は入力アナログ信号ＳＩＧがＤＣ信号の場合を示し、
図３は入力アナログ信号ＳＩＧの周波数がクロック入力
信号ＣＬＫの周波数より低い場合を示し、図４は入力ア
ナログ信号ＳＩＧの周波数がクロック入力信号ＣＬＫの
周波数より高い場合を示す。

【００３１】まず、図２（ａ）に示すような入力アナロ
グ信号ＳＩＧがＤＣの場合において、図２（ｄ）に示す
リセット信号Ｒがハイの間は、ｎビット・カウンタ６の
図２（ｇ）に示すような出力データＤｎ−０は「０」と
なる。

【００３２】このときのピーク・ホールド電圧ＶＨは、
図２（ｂ）に示すように０Ｖである。図２の場合は、図
２（ａ）に示す入力アナログ信号ＳＩＧが「＋」で一定
であるため、ピーク・ホールド電圧ＶＨが０Ｖのときは
電圧比較器４の出力信号ＵＰは図２（ｅ）に示すよう
に、ハイ（カウント・アップ）となる。

【００３３】電圧比較器４の出力信号ＵＰがハイのた
め、ＦＦ５の出力信号ＥＮは図２（ｆ）に示すように、
ハイとなる。

【００３４】図２（ｄ）に示すリセット信号Ｒがローと
なり、ｎビット・カウンタ６のリセットが解除される
と、ＦＦ５の出力信号ＥＮがハイのため、ｎビット・カ
ウンタ６は図２（ｃ）に示すクロック入力信号ＣＬＫに
よりカウント・アップを開始する。ｎビット・カウンタ
６の出力データＤｎ−０が「５」になると同時に電圧比
較器４の出力信号ＵＰはローとなる。

【００３５】電圧比較器４の出力信号ＵＰはクロック入
力信号ＣＬＫに対して遅れるため、ＦＦ５の出力信号Ｅ
Ｎは電圧比較器４の出力信号ＵＰに対して１クロック遅
れてローになる。

【００３６】ＦＦ５の出力信号ＥＮが１クロック遅れる
ため、ｎビット・カウンタ６の出力データＤｎ−０は
「６」で止まる。このｎビット・カウンタ６の出力デー
タＤｎ−０はｎビットＤＡＣ７とピーク電圧検出データ
出力端子９に出力され、コンピュータ回路１０でピーク
電圧検出データ出力端子９のデータを読み取り、その値
から「１」を引いた値がピーク電圧検出値となる。

【００３７】次に、図３（ａ）に示す入力アナログ信号
ＳＩＧの周波数が図３（ｃ）に示すクロック入力信号Ｃ
ＬＫの周波数よりも低い場合について、この図３を参照
して説明する。

【００３８】この場合、図２と同様に図３（ｄ）に示す
リセット信号Ｒがハイの間は、ｎビット・カウンタ６の
出力データＤｎ−０は図３（ｇ）に示すように「０」と
なる。このときのピークホールド電圧ＶＨは、図３
（ｂ）に示すように、「０」Ｖである。

【００３９】入力アナログ信号ＳＩＧが「＋」側である
ため、図３（ｂ）に示すピーク・ホールド電圧ＶＨが
「０」Ｖのときは電圧比較器４の出力信号ＵＰは図３
（ｅ）に示すように、ハイ（カウント・アップ）とな
る。

【００４０】電圧比較器４の出力信号ＵＰがハイのた
め、ＦＦ５の出力信号ＥＮは図３（ｆ）に示すように、
ハイとなる。また、リセット入力端子３に導入されるリ
セット信号Ｒが図３（ｄ）に示すように、ローとなり、
ｎビット・カウンタ６のリセットが解除されると、ＦＦ
５の出力信号ＥＮがハイのため、カウント・アップを開
始する。

【００４１】入力アナログ信号が正弦波であるため、電
圧比較器４の一方の入力端の電圧（第１の＋側の電圧）
が下がると、ｎビット・カウンタ６の出力データＤｎ−
０が図３（ｇ）に示すように、「３」になったときに電
圧比較器４の出力信号ＵＰが図３（ｅ）に示すように、
ローになる。

【００４２】図２の場合と同様に、ＦＦ５の出力信号Ｅ
Ｎが１クロック遅れてローになる。このため、ｎビット
・カウンタ６の出力データＤｎ−０は図３（ｇ）に示す
ように、「４」で停止する。

【００４３】しかし、入力アナログ信号ＳＩＧが図３
（ａ）に示すように、電圧比較器４の一方の入力端の電
圧（第２の＋側の電圧）が上がり始めると、再び電圧比
較器４の出力信号ＵＰがハイとなり、ｎビット・カウン
タ６がカウント・アップを始める。この動作を繰り返
す。

【００４４】最後に、ＦＦ５の出力ＥＮが１クロック遅
れるため、ｎビット・カウンタ６の出力データＤｎ−０
は入力アナログ信号ＳＩＧの検出電圧より１大きい値で
止まる。この出力データＤｎ−０はｎビットＤＡＣ７お
よびピーク電圧検出データ出力端子９に送出される。

【００４５】コンピュータ回路１０はピーク電圧検出デ
ータ出力端子９のデータを読み取り、その値から「１」
を引いた値がピーク電圧検出値となる。

【００４６】次に、図４（ａ）に示す入力アナログ信号
ＳＩＧの周波数が図４（ｂ）に示すクロック入力信号Ｃ
ＬＫの周波数よりも高い場合の動作について、この図４
を参照して説明する。

【００４７】図２、図３の場合と同様に、図４（ｃ）に
示すリセット信号Ｒがハイの間は、ｎビット・カウンタ
６の出力データＤｎ−０は図４（ｆ）に示すように、
「０」となる。このときのピーク・ホールド電圧ＶＨは
図４（ａ）のようになる。

【００４８】この図４の場合は、図４（ｂ）に示すよう
に、クロック入力信号ＣＬＫの周波数が図４（ａ）に示
す入力アナログ信号ＳＩＧの周波数より低いため、クロ
ック入力信号ＣＬＫの１周期の間に電圧比較器４の出力
信号ＵＰに図４（ｄ）に示すように、ハイとローの区間
ができる。

【００４９】電圧比較器４の出力信号ＵＰはＦＦ５の非
同期セット端子（入力端Ｓ）に接続され、入力アナログ
信号ＳＩＧの立ち上がりでセットされるため、図４
（ｅ）に示すＦＦ５の出力信号ＥＮはクロック入力信号
ＣＬＫの立ち上がりエッジがくるまでハイを保持し続け
る。

【００５０】ＦＦ５の出力信号ＥＮの動作は、図２，図
３のときと同じであるため、図４（ｆ）で示すｎビット
・カウンタ６の出力データＤｎ−０は入力アナログ信号
ＳＩＧの検出電圧より「１」大きい値で止まる。

【００５１】コンピュータ回路１０でピーク電圧検出デ
ータ出力端子９のデータを読み取り、その値から「１」
を引いた値がピーク電圧検出値となる。また、図２，図
３，図４において、ピーク電圧検出データはｎビット・
カウンタ６がリセットされるまで保持される。さらに、
ピーク電圧検出データはコンピュータ回路１０で処理す
るため、既知の入力アナログ信号によってソフトウエア
で校正することができる。

【００５２】

【発明の効果】この発明によるピーク電圧検出回路によ
れは、入力アナログ信号がＤＡＣの出力信号より大きい
場合に電圧比較器から出力信号を発生して制御手段に入
力し、この制御手段により電圧比較器の出力信号をカウ
ンタのクロック入力信号と同期をとるようにし、制御手
段の出力信号がクロック入力信号を有効とするときにカ
ウンタがカウント・アップし、ＤＡＣの出力信号の電圧
が入力アナログ信号の電圧を越えると、カウンタのカウ
ント動作を停止するようにしたので、カウンタの動作ク
ロック入力信号より高い周波数の入力アナログ信号での
ピーク電圧検出ができる。

【００５３】また、高速回路で構成されていたカウン
タ，ＤＡＣを低速に変更可能とし、回路ノイズが低減で
きる。

【図面の簡単な説明】

【図１】この発明のピーク電圧検出回路の一実施の形態
の構成を示すブロック図である。

【図２】入力アナログ信号がＤＣのときの図１のピーク
電圧検出回路の動作を説明するためのタイムチャートで
ある。

【図３】入力アナログ信号の周波数がクロック入力信号
の周波数よりも低いときの図１のピーク電圧検出回路の
動作を説明するためのタイムチャートである。

【図４】入力アナログ信号の周波数がクロック入力信号
の周波数よりも高いときの図１のピーク電圧検出回路の
動作を説明するためのタイムチャートである。

【図５】従来のピーク電圧検出回路の構成を示すブロッ
ク図である。

【符号の説明】

１アナログ入力端子２クロック入力信号端子３リセット入力端子４電圧比較器５非同期セット付きＤタイプＦＦ６ｎビット・カウンタ７ｎビットＤＡＣ８ピーク・ホールド電圧出力端子９ピーク電圧検出データ出力端子１０コンピュータ回路

Claims

【特許請求の範囲】

【請求項１】入力アナログ信号とディジタル／アナロ
グ変換器(7) の出力信号とを比較する電圧比較器(4)
と、前記電圧比較器(4) の出力信号によってカウント動作を
行い、ピーク電圧検出データを前記ディジタル／アナロ
グ変換器(7) に出力するカウンタ(6) と、前記電圧比較器(4) の出力を入力とし、前記カウンタ
(6) のクロック入力信号と同期させて前記カウンタ(6)
にカウント動作を行わせる制御手段とを備えたことを特
徴とするピーク電圧検出回路。
【請求項２】前記ピーク電圧検出データは、コンピュ
ータ回路(10)で校正することを特徴とする請求項１に記
載のピーク電圧検出回路。
【請求項３】前記制御手段は、非同期セット付きＤタ
イプ・フリップ・フロップ(5) であることを特徴とする
請求項１に記載のピーク電圧検出回路。