JP2643247B2 - デジタル同期検出装置 - Google Patents
デジタル同期検出装置Info
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- JP2643247B2 JP2643247B2 JP63055532A JP5553288A JP2643247B2 JP 2643247 B2 JP2643247 B2 JP 2643247B2 JP 63055532 A JP63055532 A JP 63055532A JP 5553288 A JP5553288 A JP 5553288A JP 2643247 B2 JP2643247 B2 JP 2643247B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えば入力映像信号を入力同期信号に同期
して処理を行なうデジタル処理システムに適用して好適
なデジタル同期検出装置に関する。
して処理を行なうデジタル処理システムに適用して好適
なデジタル同期検出装置に関する。
本発明は、入力映像信号より同期信号をデジタル的に
検出するようにしたことにより、他のデジタル回路と共
に集積化できるようにし、周辺部品の削減、実装スペー
スの縮小を図るようにしたものである。
検出するようにしたことにより、他のデジタル回路と共
に集積化できるようにし、周辺部品の削減、実装スペー
スの縮小を図るようにしたものである。
入力映像信号をメモリに書き込み、このメモリより所
定の同期信号に同期してデータを読み出して出力映像信
号を得ることにより、例えば入力映像信号のジッターを
吸収するメモリ装置がある。この場合、入力映像信号
は、これより分離される入力同期信号に同期して書き込
みがなされることになる。第８図は、このようなデジタ
ル処理システムにおいて、ラインロックのクロックAFC
・CLKを作製する場合の構成例を示している。
定の同期信号に同期してデータを読み出して出力映像信
号を得ることにより、例えば入力映像信号のジッターを
吸収するメモリ装置がある。この場合、入力映像信号
は、これより分離される入力同期信号に同期して書き込
みがなされることになる。第８図は、このようなデジタ
ル処理システムにおいて、ラインロックのクロックAFC
・CLKを作製する場合の構成例を示している。
同図において、入力端子（21）に供給される映像信号
SVは、ローパスフィルタ（22）で帯域制限されると共
に、クランプ回路（23）で、例えばペデスタルレベルが
所定レベルとなるようにクランプされ、さらにA/D変換
器（24）でデジタル信号とされたのちデジタル処理回路
（25）に供給される。
SVは、ローパスフィルタ（22）で帯域制限されると共
に、クランプ回路（23）で、例えばペデスタルレベルが
所定レベルとなるようにクランプされ、さらにA/D変換
器（24）でデジタル信号とされたのちデジタル処理回路
（25）に供給される。
また、ローパスフィルタ（22）で帯域制限された映像
信号SVは、ノイズ除去用のローパスフィルタ（26）およ
びアンプ（27）を介して同期分離回路（28）に供給され
て同期信号SYNCが分離される。この同期分離回路（28）
は、例えば第９図に示すように構成される。同図におい
て、入力端子（281）に供給される映像信号SVは、クラ
ンプ回路（282）を介して比較器（283）に供給される。
また、入力端子（281）に供給される映像信号SVは、ソ
フトクランプ回路（284）に供給され、シンクチップレ
ベルが所定レベルとなるようにクランプされたのち、ク
ランプパルス発生回路（285）および比較レベル信号形
成用のサンルホールド回路（286）に供給される。クラ
ンプパルス発生回路（285）では、映像信号SVのペデス
タルレベル部分に対応するパルスPCLが発生される。こ
のパルスPCLは、サンプルホールド回路（286）にサンプ
リングパルスとして供給され、このサンプルホールド回
路（286）ではソフトクランプ回路（284）でクランプさ
れた映像信号SVのペデスタルレベル部分がサンプリング
ホールドされて比較レベル信号VREFが形成される。そし
て、この比較レベル信号VREFは比較器（283）に供給さ
れる。また、クランプパルス発生回路（285）で発生さ
れるパルスPCLは保護回路（287）を介してクランプ回路
（282）にクランプパルスとして供給され、このクラン
プ回路（282）では、端子（281）より供給される映像信
号SVのクランプレベルが所定レベルとなるようにクラン
プされる。これにより、比較器（283）では、クランプ
回路（282）でクランプされた映像信号SVが比較レベル
信号VREFと比較され、この比較器（283）の出力側には
同期信号SYNCが分離して得られ、出力端子（288）に供
給される。
信号SVは、ノイズ除去用のローパスフィルタ（26）およ
びアンプ（27）を介して同期分離回路（28）に供給され
て同期信号SYNCが分離される。この同期分離回路（28）
は、例えば第９図に示すように構成される。同図におい
て、入力端子（281）に供給される映像信号SVは、クラ
ンプ回路（282）を介して比較器（283）に供給される。
また、入力端子（281）に供給される映像信号SVは、ソ
フトクランプ回路（284）に供給され、シンクチップレ
ベルが所定レベルとなるようにクランプされたのち、ク
ランプパルス発生回路（285）および比較レベル信号形
成用のサンルホールド回路（286）に供給される。クラ
ンプパルス発生回路（285）では、映像信号SVのペデス
タルレベル部分に対応するパルスPCLが発生される。こ
のパルスPCLは、サンプルホールド回路（286）にサンプ
リングパルスとして供給され、このサンプルホールド回
路（286）ではソフトクランプ回路（284）でクランプさ
れた映像信号SVのペデスタルレベル部分がサンプリング
ホールドされて比較レベル信号VREFが形成される。そし
て、この比較レベル信号VREFは比較器（283）に供給さ
れる。また、クランプパルス発生回路（285）で発生さ
れるパルスPCLは保護回路（287）を介してクランプ回路
（282）にクランプパルスとして供給され、このクラン
プ回路（282）では、端子（281）より供給される映像信
号SVのクランプレベルが所定レベルとなるようにクラン
プされる。これにより、比較器（283）では、クランプ
回路（282）でクランプされた映像信号SVが比較レベル
信号VREFと比較され、この比較器（283）の出力側には
同期信号SYNCが分離して得られ、出力端子（288）に供
給される。
また、同期分離回路（28）より得られる同期信号SYNC
は、位相比較器を構成する鋸歯状波信号発生器（29）に
供給され、同期信号SYNCに同期した水平鋸歯状波信号ST
が形成される。この鋸歯状波信号発生器（29）は、例え
ば第10図に示すように構成される。同図において、入力
端子（291）から供給される同期信号SYNCはトランジス
タ（292）のベースに供給される。また、（293）は充電
用のコンデンサであり、同期信号SYNCの期間はトランジ
スタ（292）がオンとなって充電がなされ、その他の期
間はトランジスタ（292）がオフとなるので、放電用抵
抗（294）を通じて放電がなされる。したがって、バッ
ファアンプ（295）を介して導出される出力端子（296）
には、同期信号SYNCに同期した水平鋸歯状波信号STが得
られる。
は、位相比較器を構成する鋸歯状波信号発生器（29）に
供給され、同期信号SYNCに同期した水平鋸歯状波信号ST
が形成される。この鋸歯状波信号発生器（29）は、例え
ば第10図に示すように構成される。同図において、入力
端子（291）から供給される同期信号SYNCはトランジス
タ（292）のベースに供給される。また、（293）は充電
用のコンデンサであり、同期信号SYNCの期間はトランジ
スタ（292）がオンとなって充電がなされ、その他の期
間はトランジスタ（292）がオフとなるので、放電用抵
抗（294）を通じて放電がなされる。したがって、バッ
ファアンプ（295）を介して導出される出力端子（296）
には、同期信号SYNCに同期した水平鋸歯状波信号STが得
られる。
また、鋸歯状波信号発生器（29）より得られる水平鋸
歯状波信号STは、鋸歯状波信号発生器（29）と共に位相
比較器を構成するサンプルホールド回路（30）に供給さ
れる。このサンルホールド回路（30）は、例えば第11図
に示すように構成される。同図において、（301）はホ
ールド用のコンデンサ、（302）はスイッチング素子を
構成するFETであり、入力端子（303）には、水平鋸歯状
波信号STが供給される。そして、後述する基準水平同期
信号REFHは、サンプリングパルスとして入力端子（30
4）よりトランジスタ（305）のベースに供給される。こ
の場合、基準水平同期信号REFHのタイミングでトランジ
スタ（305）がオンとなってFET（302）がオンとなり、
そのタイミングにおける水平鋸歯状波信号STがコンデン
サ（301）にホールドされる。そのため、バッファアン
プ（306）を介して導出される出力端子（307）にはホー
ルド信号が得られる。
歯状波信号STは、鋸歯状波信号発生器（29）と共に位相
比較器を構成するサンプルホールド回路（30）に供給さ
れる。このサンルホールド回路（30）は、例えば第11図
に示すように構成される。同図において、（301）はホ
ールド用のコンデンサ、（302）はスイッチング素子を
構成するFETであり、入力端子（303）には、水平鋸歯状
波信号STが供給される。そして、後述する基準水平同期
信号REFHは、サンプリングパルスとして入力端子（30
4）よりトランジスタ（305）のベースに供給される。こ
の場合、基準水平同期信号REFHのタイミングでトランジ
スタ（305）がオンとなってFET（302）がオンとなり、
そのタイミングにおける水平鋸歯状波信号STがコンデン
サ（301）にホールドされる。そのため、バッファアン
プ（306）を介して導出される出力端子（307）にはホー
ルド信号が得られる。
このサンルホールド回路（30）の出力信号は、PLL回
路のループフィルタを構成する積分回路（31）を介して
電圧制御発振器（32）に制御信号として供給される。そ
して、この電圧制御発振器（32）より出力される発振信
号は、デジタル処理回路（25）内の分周器（33）で1/
N、例えば1/910に分周されて基準水平同期信号RFEHが得
られ、この基準水平同期信号REFHは、サンプルホールド
回路（30）にサンプリングパルスとして供給される。こ
の場合、同期信号SYNCの位相が変動すると、サンプルホ
ールド回路（30）の出力信号のレベルが変わり、電圧制
御発振器（32）の発振周波数もそれに応じて変わる。そ
のため、この電圧制御発振器（32）の発振信号は常に同
期信号SYNCに同期したものとなり、この発振信号は、ラ
インロックのクロックAFC・CLKとなる。
路のループフィルタを構成する積分回路（31）を介して
電圧制御発振器（32）に制御信号として供給される。そ
して、この電圧制御発振器（32）より出力される発振信
号は、デジタル処理回路（25）内の分周器（33）で1/
N、例えば1/910に分周されて基準水平同期信号RFEHが得
られ、この基準水平同期信号REFHは、サンプルホールド
回路（30）にサンプリングパルスとして供給される。こ
の場合、同期信号SYNCの位相が変動すると、サンプルホ
ールド回路（30）の出力信号のレベルが変わり、電圧制
御発振器（32）の発振周波数もそれに応じて変わる。そ
のため、この電圧制御発振器（32）の発振信号は常に同
期信号SYNCに同期したものとなり、この発振信号は、ラ
インロックのクロックAFC・CLKとなる。
この第８図例の構成によれば、同期分離回路（28）、
鋸歯状波信号発生器（29）、サンプルホールド回路（3
0）等のアナログ回路が必要であり、デジタル処理回路
（25）の周辺部品点数が多く高価となると共に、実装ス
ペースも広くなる不都合があった。
鋸歯状波信号発生器（29）、サンプルホールド回路（3
0）等のアナログ回路が必要であり、デジタル処理回路
（25）の周辺部品点数が多く高価となると共に、実装ス
ペースも広くなる不都合があった。
本発明はこのような点を考慮し、デジタル処理回路の
周辺部品の削減、実装スペースの縮小を図ることを目的
とするものである。
周辺部品の削減、実装スペースの縮小を図ることを目的
とするものである。
本発明は、ペデスタルレベルが所定レベルにクランプ
されたデジタルの入力映像信号をサンプリング周期だけ
遅延させる遅延回路（63）と、入力映像信号が供給さ
れ、そのレベルと同期検出用のスレッショルドとのレベ
ル差を検出する第１の減算回路（64）と、遅延回路（6
3）の出力信号が供給され、そのレベルとスレッショル
ドとのレベル差を検出する第２の減算回路（65）と、サ
ンプリング周期のクロックが供給される基準水平カウン
タ（60）のカウント出力が供給され、入力映像信号の同
期信号部分に対応する複数のサンプリングされたブロッ
ク領域のウインドを示すブロックナンバーデータを発生
するブロックカウンタ（61）と、第１および第２の減算
回路（64）および（65）の出力信号が供給され、ブロッ
ク領域内の複数のサブブロック領域をそれぞれ示すサブ
ブロックナンバーデータを得る変換テーブル、例えばRO
M（66）と、入力映像信号および遅延回路（63）の出力
信号が供給され、それらのレベルの間にスレッショルド
が存在することを検出する比較器（67）と、この比較器
（67）からの検出信号でブロックカウンタ（61）からの
ウインドのタイミングおよび変換テーブルからのスレッ
ショルド値を通過したタイミング時の出力信号をラッチ
するラッチ回路（68）とよりなるものである。
されたデジタルの入力映像信号をサンプリング周期だけ
遅延させる遅延回路（63）と、入力映像信号が供給さ
れ、そのレベルと同期検出用のスレッショルドとのレベ
ル差を検出する第１の減算回路（64）と、遅延回路（6
3）の出力信号が供給され、そのレベルとスレッショル
ドとのレベル差を検出する第２の減算回路（65）と、サ
ンプリング周期のクロックが供給される基準水平カウン
タ（60）のカウント出力が供給され、入力映像信号の同
期信号部分に対応する複数のサンプリングされたブロッ
ク領域のウインドを示すブロックナンバーデータを発生
するブロックカウンタ（61）と、第１および第２の減算
回路（64）および（65）の出力信号が供給され、ブロッ
ク領域内の複数のサブブロック領域をそれぞれ示すサブ
ブロックナンバーデータを得る変換テーブル、例えばRO
M（66）と、入力映像信号および遅延回路（63）の出力
信号が供給され、それらのレベルの間にスレッショルド
が存在することを検出する比較器（67）と、この比較器
（67）からの検出信号でブロックカウンタ（61）からの
ウインドのタイミングおよび変換テーブルからのスレッ
ショルド値を通過したタイミング時の出力信号をラッチ
するラッチ回路（68）とよりなるものである。
上述構成においては、同期信号がデジタル的に検出さ
れるので、例えばデジタル処理回路と共に集積化し得る
ようになる。これにより、デジタル処理回路の周辺部品
の削減、実装スペースの縮小を図ることが可能となる。
れるので、例えばデジタル処理回路と共に集積化し得る
ようになる。これにより、デジタル処理回路の周辺部品
の削減、実装スペースの縮小を図ることが可能となる。
以下、第１図を参照しながら本発明の一実施例につい
て説明する。本例は、第８図例と同様にラインロックの
クロックAFC・CLKを作成する場合の構成例である。
て説明する。本例は、第８図例と同様にラインロックの
クロックAFC・CLKを作成する場合の構成例である。
同図において、入力端子（１）に供給される映像信号
SVは、ローパスフィルタ（２）で帯域制限されると共に
クランプ回路（３）でクランプされ、さらにA/D変換器
（４）でデジタル信号とされたのちデジタル処理回路
（５）に供給される。この場合、デジタル処理回路
（５）よりクランプ回路（３）にクランプエラー信号E
CLが供給され、クランプ回路（３）では、映像信号SV
の、例えばペデスタルレベルが一定レベルとなるように
クランプされる。A/D変換器（４）で１サンプル８ビッ
トのデジタル信号に変換されるとき、ペデスタルレベル
は、例えばC8H（16進法表示）のレベルとなるようにさ
れる。
SVは、ローパスフィルタ（２）で帯域制限されると共に
クランプ回路（３）でクランプされ、さらにA/D変換器
（４）でデジタル信号とされたのちデジタル処理回路
（５）に供給される。この場合、デジタル処理回路
（５）よりクランプ回路（３）にクランプエラー信号E
CLが供給され、クランプ回路（３）では、映像信号SV
の、例えばペデスタルレベルが一定レベルとなるように
クランプされる。A/D変換器（４）で１サンプル８ビッ
トのデジタル信号に変換されるとき、ペデスタルレベル
は、例えばC8H（16進法表示）のレベルとなるようにさ
れる。
また、デジタル処理回路（５）には、同期検出および
位相比較回路（６）が共に集積化されて配されている。
この回路（６）においては、入力映像信号SVの同期信号
SYNCが検出されると共に、その位相の変動に応じた位相
エラー信号EPが出力される。この位相エラー信号EPは、
PLL回路のループフィルタを構成する積分回路（７）を
介して電圧制御発振器（８）に供給される。そのため、
この電圧制御発振器（８）の発振信号は同期信号SYNCに
同期したものとなり、この発振信号は、ラインロックの
クロックAFC・CLKとしてデジタル処理回路（５）に供給
される。
位相比較回路（６）が共に集積化されて配されている。
この回路（６）においては、入力映像信号SVの同期信号
SYNCが検出されると共に、その位相の変動に応じた位相
エラー信号EPが出力される。この位相エラー信号EPは、
PLL回路のループフィルタを構成する積分回路（７）を
介して電圧制御発振器（８）に供給される。そのため、
この電圧制御発振器（８）の発振信号は同期信号SYNCに
同期したものとなり、この発振信号は、ラインロックの
クロックAFC・CLKとしてデジタル処理回路（５）に供給
される。
上述の同期検出および位相比較回路（６）は、第２図
に示すように構成される。同図において、（60）は水平
周期カウンタであり、この水平周期カウンタ（60）に
は、電圧制御発振器（８）（第１図参照）よりクロック
AFC・CLKが供給され、サンプリング周期で順次カウント
アップされる。そして、この水平周期カウンタ（60）の
カウント出力はブロックカウンタ（61）に供給される。
このブロックカウンタ（61）からは、水平周期カウンタ
（60）のカウント出力に基づき、第３図及び第７図Ａに
示すように、入力端子（62）に供給される輝度信号Ｙ
（例えば、映像信号SVがカラー方式のものであるときに
は、これより分離して得られる）の同期信号部分に対応
したタイミングで８個のブロック領域W0〜W7をそれぞれ
示す４ビットのブロックナンバーデータDA1が順次発生
される。
に示すように構成される。同図において、（60）は水平
周期カウンタであり、この水平周期カウンタ（60）に
は、電圧制御発振器（８）（第１図参照）よりクロック
AFC・CLKが供給され、サンプリング周期で順次カウント
アップされる。そして、この水平周期カウンタ（60）の
カウント出力はブロックカウンタ（61）に供給される。
このブロックカウンタ（61）からは、水平周期カウンタ
（60）のカウント出力に基づき、第３図及び第７図Ａに
示すように、入力端子（62）に供給される輝度信号Ｙ
（例えば、映像信号SVがカラー方式のものであるときに
は、これより分離して得られる）の同期信号部分に対応
したタイミングで８個のブロック領域W0〜W7をそれぞれ
示す４ビットのブロックナンバーデータDA1が順次発生
される。
また、入力端子（62）に供給される輝度信号Ｙは、サ
ンプリング周期の遅延時間を有する遅延回路（63）に供
給される。また、入力端子（62）に供給される輝度信号
Ｙは、減算器（64）に供給されて同期検出用のスレッシ
ョルドを示す信号Vth（レベルは、例えばA7H（16進法表
示）とされる）との間で減算がなされる。この減算器
（64）からは、入力端子（62）に供給される輝度信号Ｙ
および信号Vthのレベル差を示す減算信号Sbが出力され
る。また、遅延回路（63）で１サンプリング周期だけ遅
延された輝度信号Ｙは、減算器（65）に供給されて信号
Vthとの間で減算がなされる。この減算器（65）から
は、遅延回路（63）より出力される輝度信号Ｙおよび信
号Vthのレベル差を示す減算信号Saが出力される。そし
て、これら減算器（64）および（65）よりそれぞれ出力
される減算信号SaおよびSbはROM（66）にアドレス信号
として供給される。このROM（66）からは、減算信号Sa
およびSbに基づき，第４図に示すように、上述したブロ
ック領域W0〜W7内の８個のサブブロック領域S0〜S7をそ
れぞれ示す４ビットのサブブロックナンバーデータDA2
が出力される。
ンプリング周期の遅延時間を有する遅延回路（63）に供
給される。また、入力端子（62）に供給される輝度信号
Ｙは、減算器（64）に供給されて同期検出用のスレッシ
ョルドを示す信号Vth（レベルは、例えばA7H（16進法表
示）とされる）との間で減算がなされる。この減算器
（64）からは、入力端子（62）に供給される輝度信号Ｙ
および信号Vthのレベル差を示す減算信号Sbが出力され
る。また、遅延回路（63）で１サンプリング周期だけ遅
延された輝度信号Ｙは、減算器（65）に供給されて信号
Vthとの間で減算がなされる。この減算器（65）から
は、遅延回路（63）より出力される輝度信号Ｙおよび信
号Vthのレベル差を示す減算信号Saが出力される。そし
て、これら減算器（64）および（65）よりそれぞれ出力
される減算信号SaおよびSbはROM（66）にアドレス信号
として供給される。このROM（66）からは、減算信号Sa
およびSbに基づき，第４図に示すように、上述したブロ
ック領域W0〜W7内の８個のサブブロック領域S0〜S7をそ
れぞれ示す４ビットのサブブロックナンバーデータDA2
が出力される。
また、入力端子（62）に供給される輝度信号Ｙおよび
遅延回路（63）より出力される輝度信号Ｙは比較器（6
7）に供給され、信号Vthとレベル比較される。そして、
この比較器（67）からは、信号Vthのレベルが入力端子
（62）に供給される輝度信号Ｙおよび遅延回路（63）よ
り出力される輝度信号Ｙのレベル間に存在するとき、検
出信号SDが出力され、この検出信号SDは、ラッチ回路
（68）にラッチパルスとして供給される。また、このラ
ッチ回路（68）には、ブロックカウンタ（61）より出力
されるブロックナンバーデータDA1およびROM（66）より
出力されるサブブロックナンバーデータDA2が供給され
る。そして、このラッチ回路（68）では、これらデータ
DA1およびDA2が検出信号SDのタイミングでラッチされ、
このラッチ回路（68）より導出される出力端子（69）に
は、第５図に示すように、b0〜b7の８ビットの信号が得
られる。
遅延回路（63）より出力される輝度信号Ｙは比較器（6
7）に供給され、信号Vthとレベル比較される。そして、
この比較器（67）からは、信号Vthのレベルが入力端子
（62）に供給される輝度信号Ｙおよび遅延回路（63）よ
り出力される輝度信号Ｙのレベル間に存在するとき、検
出信号SDが出力され、この検出信号SDは、ラッチ回路
（68）にラッチパルスとして供給される。また、このラ
ッチ回路（68）には、ブロックカウンタ（61）より出力
されるブロックナンバーデータDA1およびROM（66）より
出力されるサブブロックナンバーデータDA2が供給され
る。そして、このラッチ回路（68）では、これらデータ
DA1およびDA2が検出信号SDのタイミングでラッチされ、
このラッチ回路（68）より導出される出力端子（69）に
は、第５図に示すように、b0〜b7の８ビットの信号が得
られる。
このように第２図例によれば入力端子（62）に供給さ
れる輝度信号Ｙが信号Vthを横切るタイミングで検出信
号SDが出力され、これによって同期信号SYNCが検出され
ることとなる。そして、この検出信号SDのタイミングで
ラッチ回路（68）にラッチされるb0〜b7の８ビットの信
号は、同期信号SYNCの位置、すなわち、入力端子（62）
に供給される輝度信号Ｙと信号Vthとの交点を示すもの
となる。
れる輝度信号Ｙが信号Vthを横切るタイミングで検出信
号SDが出力され、これによって同期信号SYNCが検出され
ることとなる。そして、この検出信号SDのタイミングで
ラッチ回路（68）にラッチされるb0〜b7の８ビットの信
号は、同期信号SYNCの位置、すなわち、入力端子（62）
に供給される輝度信号Ｙと信号Vthとの交点を示すもの
となる。
このラッチ回路（68）にラッチされるb0〜b7の８ビッ
トの信号は、位相エラー信号EPとして積分回路（７）に
供給される。この位相エラー信号EPは同期信号SYNCの位
置に対応しており、アナログで示すと第７図Ｂに示すよ
うに変化する。第７図Ｂで波形の立ち上がり部はカウン
タのリセット点である。ところで、積分回路（７）は、
第６図に示すように、例えばオペアンプ（71）をもって
構成される。そして、b0〜b7の８ビットの信号の各ビッ
トの信号は、入力端子（720）〜（727）に供給されて抵
抗器R0〜R7をもって重み付けされて混合されたのち、オ
ペアンプ（71）の入力側に供給され、その出力側より導
出される出力端子（73）に積分信号が得られる。ここ
で、同期信号SYNCの位相が変動すると、b0〜b7の８ビッ
トの信号の値が変わり、積分回路（７）の出力信号のレ
ベルが変わるので、電圧制御発振器（８）の発振周波数
もそれに応じて変わる。そのため、電圧制御発振器
（８）の発振信号は常に同期信号SYNCに同期したものと
なり、この発振信号はラインロックのクロックAFC・CLK
となる。
トの信号は、位相エラー信号EPとして積分回路（７）に
供給される。この位相エラー信号EPは同期信号SYNCの位
置に対応しており、アナログで示すと第７図Ｂに示すよ
うに変化する。第７図Ｂで波形の立ち上がり部はカウン
タのリセット点である。ところで、積分回路（７）は、
第６図に示すように、例えばオペアンプ（71）をもって
構成される。そして、b0〜b7の８ビットの信号の各ビッ
トの信号は、入力端子（720）〜（727）に供給されて抵
抗器R0〜R7をもって重み付けされて混合されたのち、オ
ペアンプ（71）の入力側に供給され、その出力側より導
出される出力端子（73）に積分信号が得られる。ここ
で、同期信号SYNCの位相が変動すると、b0〜b7の８ビッ
トの信号の値が変わり、積分回路（７）の出力信号のレ
ベルが変わるので、電圧制御発振器（８）の発振周波数
もそれに応じて変わる。そのため、電圧制御発振器
（８）の発振信号は常に同期信号SYNCに同期したものと
なり、この発振信号はラインロックのクロックAFC・CLK
となる。
なお、第３図および第４図は、同期信号SYNCがブロッ
ク領域W3内に存在する例を示している。
ク領域W3内に存在する例を示している。
このように本例によれば、同期信号SYNCがデジタル的
に検出されるので、例えばデジタル処理回路と共に集積
化でき、これにより、デジタル処理回路の周辺部品の削
減、実装スペースの縮小を図ることができる。
に検出されるので、例えばデジタル処理回路と共に集積
化でき、これにより、デジタル処理回路の周辺部品の削
減、実装スペースの縮小を図ることができる。
以上述べた本発明によれば、入力映像信号より同期信
号をデジタル的に検出するようにしたので、他のデジタ
ル回路と共に集積化でき、周辺部品の削減により安価に
構成できると共に、実装スペースの縮小を図ることがで
きる。
号をデジタル的に検出するようにしたので、他のデジタ
ル回路と共に集積化でき、周辺部品の削減により安価に
構成できると共に、実装スペースの縮小を図ることがで
きる。
第１図は本発明の一実施例を示す構成図、第２図は実施
例の要部の構成図、第３図〜第７図は第２図例の説明の
ための図、第８図はデジタル処理装置の一例の構成図、
第９図〜第11図は第８図例の説明のための図である。 （５）はデジタル処理回路、（６）は同期検出および位
相比較回路、（７）は積分回路、（８）は電圧制御発振
器、（61）はブロックカウンタ、（62）は入力端子、
（63）は遅延回路、（64）および（65）は減算器、（6
6）はROM、（67）は比較器、（68）はラッチ回路、（6
9）は出力端子である。
例の要部の構成図、第３図〜第７図は第２図例の説明の
ための図、第８図はデジタル処理装置の一例の構成図、
第９図〜第11図は第８図例の説明のための図である。 （５）はデジタル処理回路、（６）は同期検出および位
相比較回路、（７）は積分回路、（８）は電圧制御発振
器、（61）はブロックカウンタ、（62）は入力端子、
（63）は遅延回路、（64）および（65）は減算器、（6
6）はROM、（67）は比較器、（68）はラッチ回路、（6
9）は出力端子である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 上野 克彦 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (56)参考文献 特開 昭62−140558（ＪＰ，Ａ) 特開 昭61−255171（ＪＰ，Ａ) 特開 昭62−226771（ＪＰ，Ａ)
Claims (1)
- 【請求項１】ペデスタルレベルが所定レベルにクランプ
されたデジタルの入力映像信号をサンプリング周期だけ
遅延させる遅延回路と、 上記入力映像信号が供給され、そのレベルと同期検出用
のスレッショルドとのレベル差を検出する第１の減算回
路と、 上記遅延回路の出力信号が供給され、そのレベルと上記
スレッショルドとのレベル差を検出する第２の減算回路
と、 上記サンプリング周期のクロックが供給される基準水平
カウンタのカウント出力が供給され、上記入力映像信号
の同期信号部分に対応する複数のブロック領域をそれぞ
れ示すブロックナンバーデータを発生するブロックカウ
ンタと、 上記第１および第２の減算回路の出力信号が供給され、
上記ブロック領域内の複数のサンプリングされたサブブ
ロック領域のウインドを示すサブブロックナンバーデー
タを得る変換テーブルと、 上記入力映像信号および上記遅延回路の出力信号が供給
され、それらのレベルの間に上記スレッショルドが存在
することを検出する比較器と、 上記比較器からの検出信号で上記ブロックカウンタから
の上記ウインドのタイミングおよび上記変換テーブルか
らのスレッショルド値を通過したタイミング時の出力信
号をラッチするラッチ回路とよりなることを特徴とする
デジタル同期検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63055532A JP2643247B2 (ja) | 1988-03-09 | 1988-03-09 | デジタル同期検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63055532A JP2643247B2 (ja) | 1988-03-09 | 1988-03-09 | デジタル同期検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01228377A JPH01228377A (ja) | 1989-09-12 |
| JP2643247B2 true JP2643247B2 (ja) | 1997-08-20 |
Family
ID=13001339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63055532A Expired - Lifetime JP2643247B2 (ja) | 1988-03-09 | 1988-03-09 | デジタル同期検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2643247B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5879746A (en) * | 1992-08-28 | 1999-03-09 | Daikin Industries, Ltd. | Aqueous dispersion compositions of fluorine-containing melt-processable resins |
| JP2008147907A (ja) * | 2006-12-08 | 2008-06-26 | Victor Co Of Japan Ltd | 位相同期回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6019363A (ja) * | 1983-07-13 | 1985-01-31 | Hitachi Ltd | デイジタル信号処理系における位相同期方式 |
| JPS61255171A (ja) * | 1985-05-07 | 1986-11-12 | Toshiba Corp | デジタル水平同期回路 |
| JPS62140558A (ja) * | 1985-12-13 | 1987-06-24 | Pioneer Electronic Corp | 同期信号検出回路 |
-
1988
- 1988-03-09 JP JP63055532A patent/JP2643247B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01228377A (ja) | 1989-09-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |