JPH08286165A - Ｐｌｌ回路およびそれを用いた画像表示装置 - Google Patents

Abstract

(57)【要約】 【目的】 電圧制御発振器が出力するクロックにおける
外来ノイズ等の影響によるジッタを減少させることが可
能となるＰＬＬ回路を提供する。 【構成】 電圧制御発振器と、分周器と、基準信号と分
周器で分周された電圧制御発振器からのクロックとの位
相誤差を検出して位相誤差出力を出力する位相比較器
と、位相比較器からの位相誤差出力から直流成分を除去
した直流成分除去位相誤差出力を出力する直流成分除去
手段と、入力信号として直流成分除去手段からの直流成
分除去位相誤差出力が入力され、直流成分除去位相誤差
出力に応じた出力電流を出力するチャージポンプと、チ
ャージポンプからの出力電流を電圧に変換するとともに
帯域制限を行うローパスフィルタとを備えるＰＬＬ回路
において、ローパスフィルタの出力電圧をバイアス電圧
としてチャージポンプの入力信号に印加する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＰＬＬ（Ｐｈａｓｅ
Ｌｏｃｋｅｄ Ｌｏｏｐ）回路に係わり、特に、画像表
示装置等に用いられる、基準信号対して常に位相を一致
させて高速なクロックを生成するＰＬＬシンセサイザ回
路に適用して有効な技術に関する。

【０００２】

【従来の技術】近年、画像表示モニタに、テレビジョン
放送やビデオ等の映像を表示する、いわゆる、ビデオキ
ャプチャ機能を備えた、パーソナルコンピュータやワー
クステーションの需要が高くなっている。

【０００３】図９は、従来のビデオキャプチャ機能を備
えた、パーソナルコンピュータやワークステーションに
使用される液晶ディスプレイ装置の概略構成を示すブロ
ック図である。

【０００４】図９において、３０１はＰＬＬ回路、３０
２はアナログ／ディジタル変換器、３０３はカラー液晶
ディスプレイ、３０４はインバータである。

【０００５】カラー液晶ディスプレイ３０３は、パーソ
ナルコンピュータ等の表示装置として一般に使用される
ディスプレイであり、公知のディジタルインターフェイ
スを有している。

【０００６】即ち、カラー液晶ディスプレイ３０３は、
赤（Ｒ）・緑（Ｇ）・青（Ｂ）のディジタルビデオ信号
であるディジタルＲ信号４０７、ディジタルＧ信号４０
８、および、ディジタルＢ信号４０９と、前記ディジタ
ルビデオ信号（４０７，４０８，４０９）と同期した出
力クロック４１１と、表示制御信号である垂直同期信号
４０２および水平同期信号４０３とが入力されること
で、カラー液晶ディスプレイ３０３の表示面に画像を表
示する。

【０００７】アナログ／ディジタル変換器３０２は、赤
（Ｒ）・緑（Ｇ）・青（Ｂ）のアナログビデオ信号であ
るアナログＲ信号４０４、アナログＧ信号４０５、およ
び、アナログＢ信号４０６を、ディジタルＲ信号４０
７、ディジタルＧ信号４０８、および、ディジタルＢ信
号４０９に変換する。

【０００８】また、ＰＬＬ回路３０１は、水平同期信号
４０３に基づいて、アナログ／ディジタル変換器３０２
のサンプリングパルスであるＰＬＬクロック４１０を生
成する。

【０００９】図１０は、図９に示す液晶ディスプレイ装
置の動作タイミングを示すタイミングチャートである。

【００１０】次に、図１０を用いて、図９に示す液晶デ
ィスプレイ装置の動作を説明する。

【００１１】図１０において、（１）は、アナログ形式
の映像データ５０１を有するアナログＲ信号４０４の波
形を示し、また、（２）は、水平同期信号４０３の波形
を示している。

【００１２】また、（３）は、水平同期信号４０３を基
にＰＬＬ回路３０１で生成されるＰＬＬクロック４１０
の波形を示している。

【００１３】（４）は、（１）に示すアナログＲ信号４
０４の波形の一部を拡大して示しており、図１０の
（４）に示すように、アナログＲ信号４０４には、赤
（Ｒ）・緑（Ｇ）・青（Ｂ）のアナログビデオ信号を生
成する装置の帯域限界や接続ケーブルによって、波形に
なまりが生じる。

【００１４】（５）は、（３）に示すＰＬＬクロック４
１０の波形を拡大して示している。

【００１５】（６）は、ディジタルＲ信号４０７を示
し、ＰＬＬクロック４１０の立ち上がりのタイミングに
おけるアナログＲ信号４０４の振幅を、アナログ／ディ
ジタル変換器３０２によってディジタルデータに変換し
たものである。

【００１６】なお、図９に示す液晶ディスプレイ装置に
おいては、アナログ／ディジタル変換器３０２に８ビッ
ト出力のものを使用した場合を示しており、ディジタル
Ｒ信号４０７の値は０〜２５５の範囲を有する。

【００１７】（７）は、カラー液晶ディスプレイ３０３
に出力する画像表示用のドットクロックである出力クロ
ック波形４１１を示しており、ＰＬＬクロック４１０を
インバータ３０４によって反転したものである。

【００１８】前記図９に示す液晶ディスプレイ装置によ
れば、アナログＲ信号４０４、アナログＧ信号４０５、
および、アナログＢ信号４０６を、ディジタルＲ信号４
０７、ディジタルＧ信号４０８、および、ディジタルＢ
信号４０９に変換できるので、一般のブラウン管型ディ
スプレイのインタフェースであるアナログＲＧＢ信号を
入力することにより、カラー液晶ディスプレイ３０３に
画像を表示することが可能である。

【００１９】図１１は、図９に示すＰＬＬ回路３０１の
従来の回路構成を示す図である。

【００２０】図１１において、５０は基準信号発生手
段、５１は位相比較器、５２はチャージポンプ、５３は
ローパスフィルタ、５４は電圧制御発振器（以下、ＶＣ
Ｏと称す。）、５５は分周器、６１，６２，６３，６
４，６５，６６は抵抗、６７はｐｎｐトランジスタ、６
８はｎｐｎトランジスタである。

【００２１】図１１に示すＰＬＬ回路は、基準信号発生
手段５０と、位相比較器５１と、チャージポンプ５２
と、ローパスフィルタ５３と、ＶＣＯ５４と、分周器５
５とから構成され、また、チャージポンプ５２は、抵抗
（６１，６２，６３，６４，６５，６６）と、ｐｎｐト
ランジスタ６７と、ｎｐｎトランジスタ６８とから構成
される。

【００２２】図１２は、図１１に示すＰＬＬ回路の動作
タイミングを示すタイミングチャートである。

【００２３】次に、図１２を用いて、図１１に示すＰＬ
Ｌ回路の動作を説明する。

【００２４】図１２において、（１）は、基準信号発生
手段５０が出力する基準信号２０１を示し、図９に示す
ＰＬＬ回路３０１においては、基準信号２０１は水平同
期信号４０３である。

【００２５】（２）は、分周器５５が出力する比較信号
２０２を示しており、図１１に示すＰＬＬ回路は、基準
信号２０１と比較信号２０２との立ち上がりエッジの位
相を合わせるように作用する。

【００２６】（３）は、位相比較器５１の出力２０３を
示し、位相比較器５１は、基準信号２０１の位相が比較
信号２０２よりもｔ１だけ進んでいる場合に、出力２０
３に幅ｔ１の“Ｌ”レベルのパルスを出力する。

【００２７】（４）は、位相比較器５１の他の出力２０
４を示し、位相比較器５１は、基準信号２０１の位相が
比較信号２０２よりもｔ２だけ遅れている場合に、出力
２０４に幅ｔ２の“Ｈ”レベルのパルスを出力する。

【００２８】なお、図１１に示すＰＬＬ回路の位相比較
器５１はＣ−ＭＯＳロジックで構成されていることを前
提としており、出力２０３および出力２０４の信号振幅
およそ“Ｌ”レベル＝０Ｖ、“Ｈ”レベル＝５Ｖであ
る。

【００２９】（５）は、抵抗６１および抵抗６３によっ
て分圧された位相比較器５１の出力２０３、即ち、ｐｎ
ｐトランジスタ６７のベースの駆動信号２０５を示して
いる。

【００３０】この駆動信号２０５は、出力２０３が
“Ｌ”レベルのときｐｎｐトランジスタ６７がＯＮする
電位（＝ＶＩＯＮ）に設定されている。

【００３１】また、ｐｎｐトランジスタ６７がＯＮする
ことにより、抵抗６５によって決定される電流がローパ
スフィルタ５３のコンデンサにチャージされて、ＶＣＯ
５４の入力電位が上昇し、これにより、ＶＣＯ５４の出
力クロック２０８の周波数が上昇し、比較信号２０２の
位相遅れを補正するように作用する。

【００３２】（６）は、抵抗６２および抵抗６４によっ
て分圧された位相比較器５１の他の出力２０４、即ち、
ｎｐｎトランジスタ６８のベースの駆動信号２０６を示
している。

【００３３】この駆動信号２０６は、出力２０４が
“Ｈ”レベルのときｎｐｎトランジスタ６８がＯＮする
電位（＝ＶＤＯＮ）に設定されている。

【００３４】また、ｎｐｎトランジスタ６８がＯＮする
ことにより、抵抗６６によって決定される電流がローパ
スフィルタ５３のコンデンサからディスチャージされ
て、ＶＣＯ５４の入力電位が下降し、これにより、ＶＣ
Ｏ５４の出力クロック２０８の周波数が低下し、比較信
号２０２の位相進みを補正するように作用する。

【００３５】（７）は、ＶＣＯ５４の出力クロック２０
８であり、クロック周波数（ｆＶＣＯ）は分周器５５の
分周比（Ｎ）と基準信号２０１の周波数（ｆＲＥＦ）に
よって決まり、［ｆＶＣＯ＝ｆＲＥＦ×Ｎ］となる。

【００３６】

【発明が解決しようとする課題】前記図９に示す液晶デ
ィスプレイ装置を例に挙げて説明したように、ビデオキ
ャプチャ機能を備えた、パーソナルコンピュータやワー
クステーションにおいては、画像表示用のドットクロッ
クを生成するＰＬＬ回路が必要とされる。

【００３７】また、画像表示モニタの高精細化に伴い、
ドットクロック周波数が高くなり、高精度なＰＬＬ回路
を使用する必要がある。

【００３８】前記図９に示す液晶ディスプレイ装置にお
いて、ＰＬＬ回路を用いて画像表示用のドットクロック
を生成する場合に、基準信号（水平同期信号４０３）に
対してＰＬＬクロック４１０にジッタが生じると、ＰＬ
Ｌクロック４１０のジッタが表示画像のゆれとなって表
れ、液晶ディスプレイ装置の表示画面の表示品質を損な
うという問題点があった。

【００３９】また、図１３に示すように、図９に示す液
晶ディスプレイ装置において、ＰＬＬクロック４１０に
ジッタが生じると、アナログＲ信号４０４をアナログ／
ディジタル変換器３０２でディジタルデータに変換する
際に、その振幅検出値に誤差（Ｅｊ）が生じる。

【００４０】この誤差（Ｅｊ）により、表示画像にちら
つきや色ずれが生じ、液晶ディスプレイ装置の表示画面
の表示品質を損なうという問題点があった。

【００４１】したがって、前記図９に示す液晶ディスプ
レイ装置において、ＰＬＬ回路より画像表示用のドット
クロックを生成する場合に、基準信号に対するＰＬＬク
ロック４１０のジッタを極力減少させる必要がある。

【００４２】ＰＬＬ回路のジッタは、主に電源電位及び
接地電位のゆれによって生じ、特に、ローパスフィルタ
の接地電位に対するＶＣＯの接地電位がゆれた場合に生
じる。

【００４３】図１４は、図１１に示すＰＬＬ回路におい
て、ローパスフィルタ５３の接地電位に対してＶＣＯ５
４の接地電位がゆれた場合の動作を説明するための図で
ある。

【００４４】図１４において、Ａはローパスフィルタ５
３の接地電位、ＢはＶＣＯ５４の接地電位、Ｃはローパ
スフィルタ５３の出力電位がＶＣとした場合の出力電位
である。

【００４５】ここで、Ａ〜Ｃの各電位は、ローパスフィ
ルタ５３の接地電位Ａを基準（＝０Ｖ）として示してい
る。

【００４６】図１４に示すように、ローパスフィルタ５
３の出力電位が一定の値（＝ＶＣ）の場合には、ＶＣＯ
５４の出力クロック２０８の周波数は一定となるのが理
想的な動作であるが、実際に回路を構成した場合にはノ
イズ等の影響でＶＣＯ５４の接地電位にノイズ電圧が重
畳され、ＶＣＯ５４の接地電位がＢのように相対的にゆ
れる可能性がある。

【００４７】そのとき、ＶＣＯ５４の入力電位はＶＣ’
＝［Ｃ−Ｂ］であるため、ＶＣＯ５４の出力クロック２
０８の周波数にゆれ（変移）が生じ、ジッタとなる。

【００４８】したがって、ＰＬＬ回路においてジッタを
減らすためには、ローパスフィルタ５３の出力レンジを
広くして、ローパスフィルタ５３の出力振幅の対ノイズ
電圧比を高くする必要がある。

【００４９】図１５は、ローパスフィルタ５３の出力電
位に対するＶＣＯ５４の出力クロックの周波数可変範囲
を示すグラフであり、図１５に示すように、ＶＣＯ５４
の出力クロックの周波数可変範囲が同じであれば、ロー
パスフィルタ５３の出力レンジ大きくしたほうが、ノイ
ズ電圧によるＶＣＯ５４の出力クロックの周波数の変移
量が小さくなる。

【００５０】なお、この種の技術としては、例えば、特
開平４−２９７１２８号公報、特開昭６２−９２５２１
号公報に記載されている。

【００５１】ここで、前記図１１に示す従来のＰＬＬ回
路において、チャージポンプ５２の出力電位は、ローパ
スフィルタ５３の電位に等しい。

【００５２】しかしながら、前記図１１に示す従来のＰ
ＬＬ回路においては、チャージポンプ５２の出力レンジ
を広くすることができないために、ローパスフィルタ５
３の出力レンジが制限されるという問題点があった。

【００５３】即ち、ｐｎｐトランジスタ６７がＯＮした
場合のベース電位２０５（図１２に示すＶＩＯＮ）より
も、チャージポンプ５２の出力電位２０７を高くする
と、ｐｎｐトランジスタ６７が飽和するため、ローパス
フィルタ５３の出力レンジの上限はＶＩＯＮとなる。

【００５４】同様に、ｎｐｎトランジスタ６８がＯＮし
た場合のベース電位２０６（図１２に示すＶＤＯＮ）よ
りも、チャージポンプ５２の出力電位２０７を低くする
と、ｎｐｎトランジスタ６８が飽和するため、ローパス
フィルタ５３の出力レンジの下限はＶＤＯＮとなる。

【００５５】トランジスタをＯＮするためのベースエミ
ッタ間電圧（ＶＢＥ）は０．７Ｖ程度であるため、ロー
パスフィルタ５３の出力レンジ［ＶＩＯＮ−ＶＤＯＮ］
を３Ｖ以上に設定することが困難である。

【００５６】本発明は、前記従来技術の問題点を解決す
るためになされたものであり、本発明の目的は、ＰＬＬ
回路において、電圧制御発振器が出力するクロックにお
ける外来ノイズ等の影響によるジッタを減少させること
が可能となる技術を提供することにある。

【００５７】また、本発明の他の目的は、画像表示装置
において、電圧制御発振器が出力するクロックにおける
外来ノイズ等の影響によるジッタを減少させたＰＬＬ回
路を使用することにより、表示画面の表示品質を向上さ
せることが可能となる技術を提供することにある。

【００５８】本発明の前記目的並びにその他の目的及び
新規な特徴は、本明細書の記載及び添付図面によって明
らかにする。

【００５９】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。

【００６０】（１）電圧制御発振器と、前記電圧制御発
振器から出力されるクロックを分周する分周器と、基準
信号と前記分周器で分周された前記電圧制御発振器から
のクロックとの位相誤差を検出して位相誤差出力を出力
する位相比較器と、前記位相比較器からの位相誤差出力
から直流成分を除去した直流成分除去位相誤差出力を出
力する直流成分除去手段と、入力信号として前記直流成
分除去手段からの直流成分除去位相誤差出力が入力さ
れ、前記直流成分除去位相誤差出力に応じた出力電流を
出力するチャージポンプと、前記チャージポンプからの
出力電流を電圧に変換するとともに帯域制限を行うロー
パスフィルタとを備え、前記電圧制御発振器が、前記ロ
ーパスフィルタの出力電圧に応じた周波数のクロックを
出力するようにしたＰＬＬ回路であって、前記ローパス
フィルタの出力電圧をバイアス電圧として前記チャージ
ポンプの入力信号に印加することを特徴とする。

【００６１】（２）電圧制御発振器と、前記電圧制御発
振器から出力されるクロックを分周する分周器と、基準
信号と前記分周器で分周された前記電圧制御発振器から
のクロックとの位相誤差を検出して正相の位相誤差出力
と逆相の位相誤差出力とを出力する位相比較器と、前記
位相比較器からの正相の位相誤差出力と逆相の位相誤差
出力とから直流成分を除去した正相の直流成分除去位相
誤差出力と逆相の直流成分除去位相誤差出力とをそれぞ
れ出力する直流成分除去手段と、入力信号として前記直
流成分除去手段からの正相の直流成分除去位相誤差出力
と逆相の直流成分除去位相誤差出力とがそれぞれ入力さ
れ、前記正相の直流成分除去位相誤差出力と逆相の直流
成分除去位相誤差出力とに応じた正相の出力電流と逆相
の出力電流とをそれぞれ出力するチャージポンプと、前
記チャージポンプからの正相の出力電流と逆相の出力電
流とをそれぞれ電圧に変換するとともに帯域制限を行う
ローパスフィルタとを備え、前記電圧制御発振器が、前
記ローパスフィルタの正相の出力電圧と逆相の出力電圧
との差の電圧に応じた周波数のクロックを出力するよう
にしたＰＬＬ回路であって、前記ローパスフィルタの正
相の出力電圧と逆相の出力電圧とをバイアス電圧として
前記チャージポンプのそれぞれの入力信号に印加するこ
とを特徴とする。

【００６２】（３）表示制御信号から画像表示用のクロ
ックを生成するＰＬＬ回路と、前記ＰＬＬ回路からのク
ロックに基づいてアナログの映像信号をディジタルの映
像信号に変換するアナログ／ディジタル変換回路と、表
示制御信号と前記ＰＬＬ回路からのクロックと前記アナ
ログ／ディジタル変換回路からのディジタル映像信号と
が入力される表示装置とから構成される画像表示装置に
おいて、前記ＰＬＬ回路として前記（１）または（２）
の手段に記載されたＰＬＬ回路を用いることを特徴とす
る。

【００６３】

【作用】前記（１）の手段によれば、基準信号と分周器
で分周された電圧制御発振器からのクロックとの位相誤
差を検出して位相誤差出力を出力する位相比較器と、位
相比較器からの位相誤差出力から直流成分を除去した直
流成分除去位相誤差出力を出力する直流除去手段と、入
力信号として直流成分除去手段からの直流成分除去位相
誤差出力が入力され、直流成分除去位相誤差出力に応じ
た出力電流を出力するチャージポンプと、チャージポン
プからの出力電流を電圧に変換するとともに帯域制限を
行うローパスフィルタとを備えるＰＬＬ回路において、
ローパスフィルタの出力電圧をバイアス電圧としてチャ
ージポンプの入力信号に印加するようにしたので、チャ
ージポンプの出力レンジを拡大することができ、ローパ
スフィルタの出力レンジを広く確保することが可能とな
る。

【００６４】これにより、ローパスフィルタの出力振幅
の対ノイズ電圧比を高くすることが可能となり、基準信
号に対する電圧制御発振器の出力するクロックのジッタ
を減少させること可能となる。

【００６５】前記（２）の手段によれば、基準信号と分
周器で分周された電圧制御発振器からのクロックとの位
相誤差を検出して正相の位相誤差出力と逆相の位相誤差
出力とを出力する位相比較器と、位相比較器からの正相
の位相誤差出力と逆相の位相誤差出力とから直流成分を
除去した正相の直流成分除去位相誤差出力と逆相の直流
成分除去位相誤差出力をそれぞれ出力する直流成分除去
手段と、入力信号として直流成分除去手段からの正相の
直流成分除去位相誤差出力と逆相の直流成分除去位相誤
差出力とがそれぞれ入力され、正相の直流成分除去位相
誤差出力と逆相の直流成分除去位相誤差出力とに応じた
正相の出力電流と逆相の出力電流とをそれぞれ出力する
チャージポンプと、チャージポンプからの正相の出力電
流と逆相の出力電流とをそれぞれ電圧に変換するととも
に帯域制限を行うローパスフィルタとを備えるＰＬＬ回
路において、ローパスフィルタの正相の出力電圧と逆相
の出力電圧とを、バイアス電圧としてチャージポンプの
それぞれの入力信号に印加するようにしたので、接地電
位に重畳されたノイズ電圧の影響を少なくすることで
き、基準信号に対する電圧制御発振器の出力するクロッ
クのジッタをさらに減少させること可能となる。

【００６６】前記（３）の手段によれば、表示制御信号
から画像表示用のクロックを生成するＰＬＬ回路と、Ｐ
ＬＬ回路からのクロックに基づいてアナログの映像信号
をディジタルの映像信号に変換するアナログ／ディジタ
ル変換回路と、表示制御信号とＰＬＬ回路からのクロッ
クとアナログ／ディジタル変換回路からのディジタル映
像信号とが入力される表示装置とから構成される画像表
示装置において、ＰＬＬ回路として前記（１）または
（２）の手段に記載されたＰＬＬ回路を用いるようにし
たので、ＰＬＬ回路によって高精細画像表示用のドット
クロックを生成する際に、ジッタによる表示画像の劣化
を防ぐことが可能となり、表示画面の表示品質を向上さ
せることが可能となる。

【００６７】

【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。

【００６８】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。

【００６９】［実施例１］図１は、本発明の一実施例
（実施例１）であるＰＬＬ回路の回路構成を示す図であ
る。

【００７０】図１において、１０は位相比較器、１１は
チャージポンプ、１２はローパスフィルタ、１３は電圧
制御発振器（以下、ＶＣＯと称す。）、１４は分周器、
１９は基準信号発生手段、２０，２１，２７はコンデン
サ、２２，２３，２８は抵抗、２４はバッファ、２５，
２６はダイオード、２９はバイアス手段である。

【００７１】本実施例１のＰＬＬ回路は、位相比較器１
０と、コンデンサ２０と、コンデンサ２１と、チャージ
ポンプ１１と、ローパスフィルタ１２と、ＶＣＯ１３
と、分周器１４と、基準信号発生手段１９と、バイアス
手段２９とから構成される。

【００７２】なお、コンデンサ２０と、コンデンサ２１
とは、直流成分除去手段を構成する。

【００７３】また、前記チャージポンプ１１は、ダイオ
ード２５とダイオード２６で構成され、前記ローパスフ
ィルタ１２は、コンデンサ２７と抵抗２８とで構成され
る。

【００７４】さらに、バイアス手段２９は、バッファ２
４と、抵抗２２と、抵抗２３とで構成される。

【００７５】図２は、本実施例１のＰＬＬ回路の動作タ
イミングを示すタイミングチャートである。

【００７６】次に、図２を用いて、本実施例１のＰＬＬ
回路の動作を説明する。

【００７７】図２において、（１）は、基準信号発生手
段１９が出力する基準信号１０１を示し、また、（２）
は、分周器１４が出力する比較信号１０２を示してい
る。

【００７８】本実施例１のＰＬＬ回路は、基準信号１０
１と比較信号１０２との立ち上がりエッジの位相を合わ
せるように作用する。

【００７９】（３）は、位相比較器１０の出力１０３を
示しており、位相比較器１０は、基準信号１０１の位相
が比較信号１０２よりもｔ１だけ進んでいる場合に、出
力１０３に幅ｔ１の“Ｈ”レベルのパルスを出力する。

【００８０】（４）は、位相比較器１０の他の出力１０
４を示しており、位相比較器１０は、基準信号１０１の
位相が比較信号１０２よりもｔ２だけ遅れている場合
に、出力１０４に幅ｔ２の“Ｌ”レベルのパルスを出力
する。

【００８１】なお、本実施例１の位相比較器１０は、Ｅ
ＣＬロジックで構成されていることを前提としており、
出力１０３および出力１０４の信号振幅（ＶＡ）はおよ
そ０．８Ｖである。

【００８２】（５）は、入力信号としてチャージポンプ
１１に入力されるコンデンサ２０の出力１０５を示して
おり、位相比較器１０の出力１０３の直流成分を除去し
た後、バイアス手段２９によって直流オフセットが与え
れたものである。

【００８３】バイアス手段２９が与える直流オフセット
値は、ローパスフィルタ１２の出力電圧１０７（電圧＝
ＶＣ）であり、前記出力電圧１０７は、バイアス手段２
９のバッファ２４および抵抗２２を介して出力１０５に
印加される。

【００８４】（６）は、入力信号としてチャージポンプ
１１に入力されるコンデンサ２１の出力１０６を示して
おり、位相比較器１０の他の出力１０４の直流成分を除
去した後、バイアス手段２９によって直流オフセットが
与えられたものである。

【００８５】バイアス手段２９が与える直流オフセット
値は、ローパスフィルタ１２の出力電圧１０７（電圧＝
ＶＣ）であり、前記出力電圧１０７は、バイアス手段２
９のバッファ２４および抵抗２３を介して出力１０６に
印加される。

【００８６】（７）は、基準信号１０１に対して分周器
１４からの比較信号１０２の位相が遅れた場合の、ダイ
オード２５の両端に加わる電圧［（出力１０５の電位）
−（出力１０７の電位）］を示している。

【００８７】ｔ１期間以外は、バイアス手段２９が出力
１０５に与える直流オフセット値のために、ダイオード
２５の両端に加わる電圧はおよそゼロとなるが、ｔ１期
間中は（ＶＡ）の信号振幅（約０．８Ｖ）が印加され
る。

【００８８】したがって、（８）に示すように、ダイオ
ード２５がＯＮしてダイオードの順方向電流がローパス
フィルタ１２のコンデンサ２７に流れる。

【００８９】コンデンサ２７は、ローパスフィルタ１２
に流れ込む電流をチャージして、その出力電位を上昇さ
せる。

【００９０】その結果、ＶＣＯ１３の出力クロック１０
８の周波数が高くなり、分周器１４が出力する比較信号
１０２の位相遅れを補正するように作用する。

【００９１】（９）は、基準信号１０１に対して分周器
１４からの比較信号１０２の位相が進んだ場合の、ダイ
オード２６の両端に加わる電圧［（出力１０６の電位）
−（出力１０７の電位）］を示している。

【００９２】ｔ２期間以外は、バイアス手段２９が信号
１０６に与える直流オフセット値のために、ダイオード
２６の両端に加わる電圧はおよそゼロとなるが、ｔ２期
間中に（−ＶＡ）の信号振幅（−約０．８Ｖ）が印加さ
れる。

【００９３】したがって、（１０）に示すように、ダイ
オード２６がＯＮしてローパスフィルタ１２のコンデン
サ２７からダイオードの順方向電流が流れる。

【００９４】コンデンサ２７は、ダイオードの順方向電
流をディスチャージして、その出力電位を低下させる。

【００９５】その結果、ＶＣＯ１３の出力クロック１０
８の周波数が低くなり、分周器１４が出力する比較信号
１０２の位相進みを補正するように作用する。

【００９６】（１１）は、ＶＣＯ１３の出力クロック１
０８を示しており、クロック周波数（ｆＶＣＯ）は、分
周器１４の分周比（Ｎ）と基準信号１０１の周波数（ｆ
ＲＥＦ）によって決定され、［ｆＶＣＯ＝ｆＲＥＦ×
Ｎ］となる。

【００９７】前記したように、チャージポンプ１１の入
力電位は、バイアス手段２９によってチャージポンプ１
１自身の出力電位と同電位に調整されるため、チャージ
ポンプ１１は、自身の出力電位に依存せずに常に正常動
作可能である。

【００９８】したがって、チャージポンプ１１の出力レ
ンジは、制限を受けることなく無限に広く確保すること
ができるので、ローパスフィルタ１２の出力レンジを広
く確保することが可能となり、ローパスフィルタ１２の
出力振幅の対ノイズ電圧比を高くすることが可能とな
る。

【００９９】これにより、ノイズ電圧によるＶＣＯ１３
の出力クロック１０８の周波数の変移を小さくすること
が可能となり、基準信号１０１に対するＶＣＯ１３が出
力するクロック１０８のジッタを減少させることが可能
となる。

【０１００】また、本実施例１のＰＬＬ回路は、小規模
な回路構成で実現することが可能である。

【０１０１】また、ダイオード２５およびダイオード２
６がｏｆｆの時は、ダイオード２５およびダイオード２
６の両端に加わる電圧がゼロとなるため、ダイオード逆
電流がほとんど流れない。

【０１０２】したがって、ダイオード２５およびダイオ
ード２６がｏｆｆのときに、ローパスフィルタ１２のコ
ンデンサ２７から電荷のチャージ、あるいは、ディスチ
ャージが生じないので、ローパスフィルタ１２の出力電
位の狂いが生じず、精度が高い出力クロック１０８を得
ることが可能となる。

【０１０３】図３は、図１に示す位相比較器１０がＣ−
ＭＯＳロジックで構成されている場合のチャージポンプ
４０の回路構成を示す図である。

【０１０４】前記説明では、ＰＬＬ回路の位相比較器１
０は、ＥＣＬロジックで構成されており、その出力の信
号振幅がＥＣＬレベルの信号（信号振幅、約０．８Ｖ）
の場合を想定したが、位相比較器１０の出力の信号振幅
がＣ−ＭＯＳレベル（信号振幅、約５．０Ｖ）の場合
は、図３に示すチャージポンプ４０を用いることで、同
等の性能を得ることが可能となる。

【０１０５】図３に示すチャージポンプ４０は、ダイオ
ード２５およびダイオード２６に対して抵抗４１および
抵抗４２をそれぞれ直列に接続したものである。

【０１０６】図３に示す回路構成において、抵抗４１お
よび抵抗４２の値を適切に設定することで、ダイオード
２５およびダイオード２６がＯＮ時のダイオードの順方
向電流を、位相比較器１０の出力の信号振幅がＥＣＬレ
ベルの場合と同等に調整することが可能となる。

【０１０７】［実施例２］図４は、本発明の他の実施例
（実施例２）であるＰＬＬ回路の回路構成を示す回路図
である。

【０１０８】図４において、１０は位相比較器、１２は
ローパスフィルタ、１３はＶＣＯ、１４は分周器、１６
はチャージポンプ、１９は基準信号発生手段、２０，２
１，２７はコンデンサ、２２，２３，２８は抵抗、２４
はバッファ、２９はバイアス手段、３３はｎｐｎトラン
ジスタ、３４はｐｎｐトランジスタ、３５，３６は電流
源である。

【０１０９】本実施例２のＰＬＬ回路は、位相比較器１
０と、コンデンサ２０と、コンデンサ２１と、チャージ
ポンプ１６と、ローパスフィルタ１２と、ＶＣＯ１３
と、分周器１４と、基準信号発生手段１９と、バイアス
手段２９とから構成される。

【０１１０】なお、コンデンサ２０と、コンデンサ２１
とは、直流成分除去手段を構成する。

【０１１１】また、前記チャージポンプ１６は、ｎｐｎ
トランジスタ３３と、ｐｎｐトランジスタ３４と、電流
源３５と、電流源３６とで構成され、前記ローパスフィ
ルタ１２は、コンデンサ２７と抵抗２８とで構成され
る。

【０１１２】さらに、バイアス手段２９は、バッファ２
４と、抵抗２２と、抵抗２３とで構成される。

【０１１３】図５は、本実施例２のＰＬＬ回路の動作タ
イミングを示すタイミングチャートである。

【０１１４】次に、図５を用いて、本実施例２のＰＬＬ
回路の動作を説明する。

【０１１５】図５において、（１）は、基準信号発生手
段１９が出力する基準信号１０１を示しており、（２）
は、分周器１４が出力する比較信号１０２を示してい
る。

【０１１６】本実施例２のＰＬＬ回路は、基準信号１０
１と比較信号１０２との立ち上がりエッジの位相を合わ
せるように作用する。

【０１１７】（３）は、位相比較器１０の出力１０３を
示しており、位相比較器１０は、基準信号１０１の位相
が比較信号１０２よりもｔ１だけ進んでいる場合に、出
力１０３に幅ｔ１の“Ｈ”レベルのパルスを出力する。

【０１１８】（４）は、位相比較器１０の他の出力１０
４を示しており、位相比較器１０は、基準信号１０１の
位相が比較信号１０２よりもｔ２だけ遅れている場合
に、出力１０４に幅ｔ２の“Ｌ”レベルのパルスを出力
する。

【０１１９】（５）は、入力信号線を介してチャージポ
ンプ１１に入力されるコンデンサ２０の出力１０５を示
しており、位相比較器１０の出力１０３の直流成分を除
去した後、バイアス手段２９によって直流オフセットが
与えられたものである。

【０１２０】（６）は、入力信号線を介してチャージポ
ンプ１１に入力されるコンデンサ２１の出力１０６を示
しており、位相比較器１０の他の出力１０４の直流成分
を除去した後、バイアス手段２９によって直流オフセッ
トを与えられたものである。

【０１２１】なお、前記（１）〜（６）は、前記実施例
１とその動作において同じである。

【０１２２】（７）は、基準信号１０１に対して分周器
１４からの比較信号１０２の位相が遅れた場合の、ｎｐ
ｎトランジスタ３３のベース／エミッタ間に加わる電圧
［（出力１０５の電位）−（出力１０７の電位）］を示
している。

【０１２３】ｔ１期間以外は、バイアス手段２９が出力
１０５に与える直流オフセット値のために、ｎｐｎトラ
ンジスタ３３のベース／エミッタ間に加わる電圧はおよ
そゼロとなるが、ｔ１期間中は（ＶＡ）の信号振幅（約
０．８Ｖ）が印加される。

【０１２４】したがって、（８）に示すように、ｔ１期
間中に、ｎｐｎトランジスタ３３がＯＮして、電流源３
５の電流がローパスフィルタ１２のコンデンサ２７に流
れる。

【０１２５】コンデンサ２７は、ローパスフィルタ１２
に流れ込む電流源３５の電流をチャージして、その出力
電位を上昇させる。

【０１２６】その結果、ＶＣＯ１３の出力クロック１０
８の周波数が高くなり、分周器１４が出力する比較信号
１０２の位相遅れを補正するように作用する。

【０１２７】（９）は、基準信号１０１に対して分周器
１４からの比較信号１０２の位相が進んだ場合の、ｐｎ
ｐトランジスタ３４のエミッタ／ベース間に加わる電圧
［（出力１０６の電位）−（出力１０７の電位）］を示
している。

【０１２８】ｔ２期間以外は、バイアス手段２９が出力
１０６に与える直流オフセット値のために、ｐｎｐトラ
ンジスタ３４のエミッタ／ベース間に加わる電圧はおよ
そゼロとなるが、ｔ２期間中は（−ＶＡ）の信号振幅
（−約０．８Ｖ）が印加される。

【０１２９】したがって、（１０）に示すように、ｔ２
期間中に、ｐｎｐトランジスタ３４がＯＮして、ローパ
スフィルタ１２のコンデンサ２７から電流源３６に電流
が流れる。

【０１３０】コンデンサ２７は、ローパスフィルタ１２
から電流源３６に流れる電流をディスチャージして、そ
の出力電圧を低下させる。

【０１３１】その結果、ＶＣＯ１３の出力クロック１０
８の周波数が低くなり、分周器１４が出力する比較信号
１０２の位相進みを補正するように作用する。

【０１３２】（１１）は、ＶＣＯ１３の出力クロック１
０８を示しており、クロック周波数（ｆＶＣＯ）は、分
周器１４の分周比（Ｎ）と基準信号１０１の周波数（ｆ
ＲＥＦ）によって決定され、［ｆＶＣＯ＝ｆＲＥＦ×
Ｎ］となる。

【０１３３】前記本実施例２においても、前記実施例１
と同じく、チャージポンプ１１の出力レンジは、無限に
広く確保することができるので、ローパスフィルタ１２
の出力レンジを広く確保することが可能となり、ローパ
スフィルタ１２の出力振幅の対ノイズ電圧比を高くする
ことが可能となる。

【０１３４】これにより、ノイズ電圧によるＶＣＯ１３
の出力クロック１０８の周波数の変移を小さくすること
が可能となり、基準信号１０１に対するＶＣＯ１３が出
力するクロック１０８のジッタを減少させることが可能
となる。

【０１３５】また、本実施例２では、チャージポンプ１
６の出力電流を電流源回路３５，３６で生成しているた
め、前記実施例１よりも、チャージポンプ１６の出力電
流精度を高くすることが可能となる。

【０１３６】［実施例３］図６は、本発明の他の実施例
（実施例３）であるＰＬＬ回路の回路構成を示す回路図
である。

【０１３７】図６において、１０は位相比較器、１４は
分周器、１９は基準信号発生手段、２０，２１，２７，
３２０，３２１，３２７はコンデンサ、２２，２３，２
８，３２２，３２８は抵抗、２４，３２４はバッファ、
２５，２６，３２５，３２６はダイオード、２９，３２
９はバイアス手段、３１１はチャージポンプ、３１２は
ローパスフィルタ、３１３はＶＣＯである。

【０１３８】本実施例３のＰＬＬ回路は、前記実施例１
のＰＬＬ回路を差動動作型にしたものであり、本実施例
３のＰＬＬ回路は、正相の位相誤差出力と逆相の位相誤
差出力とを出力する位相比較手段１０と、コンデンサ２
０と、コンデンサ２１と、コンデンサ３２０と、コンデ
ンサ３２１と、チャージポンプ３１１と、正相の制御電
圧と逆相の制御電圧とを出力するローパスフィルタ３１
２と、正相の制御電圧と逆相の制御電圧との差動制御電
圧が入力される差動型ＶＣＯ３１３と、分周器１４と、
基準信号発生手段１９と、バイアス手段２９と、バイア
ス手段３２９とから構成される。

【０１３９】なお、コンデンサ２０と、コンデンサ２１
と、コンデンサ３２０と、コンデンサ３２１とは、直流
成分除去手段を構成する。

【０１４０】また、前記チャージポンプ３１１は、ダイ
オード２５と、ダイオード２６と、ダイオード３２５
と、ダイオード３２６とで構成され、前記ローパスフィ
ルタ３１２は、コンデンサ２７と、コンデンサ３２７
と、抵抗２８と、抵抗３２８とで構成される。

【０１４１】さらに、前記バイアス手段２９は、バッフ
ァ２４と、抵抗２２と、抵抗２３とで構成され、また、
前記バイアス手段３２９は、バッファ３２４と、抵抗３
２２と、抵抗２３とで構成される。

【０１４２】図７は、本実施例３のＰＬＬ回路の動作タ
イミングを示すタイミングチャートである。

【０１４３】次に、図７を用いて、本実施例３のＰＬＬ
回路の動作を説明する。

【０１４４】なお、本実施例３において、前記実施例１
と同じものについては、その説明は省略する。

【０１４５】図７において、（１）は、基準信号発生手
段１９が出力する基準信号１０１を示し、また、（２）
は、分周器１４が出力する比較信号１０２を示してい
る。

【０１４６】本実施例３のＰＬＬ回路は、基準信号１０
１と比較信号１０２との立ち上がりエッジの位相を合わ
せるように作用する。

【０１４７】（３）は、位相比較器１０の出力４０３を
示しており、位相比較器１０は、基準信号１０１の位相
が比較信号１０２よりもｔ１だけ進んでいる場合に、出
力４０３に幅ｔ１の“Ｌ”レベルのパルスを出力する。

【０１４８】（４）は、位相比較器１０の他の出力４０
４を示しており、位相比較器１０は、基準信号１０１の
位相が比較信号１０２よりもｔ２だけ遅れている場合
に、出力４０４に幅ｔ２の“Ｈ”レベルのパルスを出力
する。

【０１４９】なお、本実施例３の位相比較器１０は、Ｅ
ＣＬロジックで構成されていることを前提としており、
出力４０３および出力４０４の信号振幅（ＶＡ）はおよ
そ０．８Ｖである。

【０１５０】（５）は、入力信号としてチャージポンプ
３１１に入力されるコンデンサ３２０の出力４０５を示
しており、位相比較器１０の出力４０３の直流成分を除
去した後、バイアス手段３２９によって直流オフセット
が与えられたものである。

【０１５１】バイアス手段３２９が与える直流オフセッ
ト値は、ローパスフィルタ３１２の出力電位４０７（電
圧＝ＶＣ）であり、前記出力電位４０７は、バイアス手
段３２９のバッファ３２４および抵抗３２２を介して出
力４０５に印加される。

【０１５２】（６）は、入力信号としてチャージポンプ
３１１に入力されるコンデンサ３２１の出力４０６を示
しており、位相比較器１０の他の出力４０４の直流成分
を除去した後、バイアス手段３２９によって直流オフセ
ットが与えられたものである。

【０１５３】バイアス手段３２９が与える直流オフセッ
ト値は、ローパスフィルタ３１２の出力電圧４０７（電
圧＝ＶＣ）であり、前記出力電圧４０７は、バイアス手
段３２９のバッファ３２４および抵抗３２３を介して出
力４０６に印加される。

【０１５４】（７）は、基準信号１０１に対して分周器
１４からの比較信号１０２の位相が遅れた場合の、ダイ
オード３２５の両端に加わる電圧［（出力４０５の電
位）−（出力４０７の電位）］を示している。

【０１５５】ｔ１期間以外は、バイアス手段３２９が出
力４０５に与える直流オフセット値のために、ダイオー
ド３２５の両端に加わる電圧はおよそゼロとなるが、ｔ
１期間中は（−ＶＡ）の信号振幅（−約０．８Ｖ）が印
加される。

【０１５６】したがって、（８）に示すように、ダイオ
ード３２５がＯＮしてローパスフィルタ３１２のコンデ
ンサ３２７からダイオードの順方向電流が流れる。

【０１５７】コンデンサ３２７は、ダイオードの順方向
電流をディスチャージして、その出力電圧を低下させ
る。

【０１５８】（９）は、基準信号１０１に対して分周器
１４からの比較信号１０２の位相が進んだ場合の、ダイ
オード３２６の両端に加わる電圧［（出力４０６の電
位）−（出力４０７の電位）］を示している。

【０１５９】ｔ２期間以外は、バイアス手段３２９が出
力４０６に与える直流オフセット値のために、ダイオー
ド３２６の両端に加わる電圧はおよそゼロとなるが、ｔ
２期間中は（ＶＡ）の信号振幅（約０．８Ｖ）が印加さ
れる。

【０１６０】したがって、（１０）に示すように、ダイ
オード３２６がＯＮしてダイオードの順方向電流がロー
パスフィルタ３１２のコンデンサ３２７に流れる。

【０１６１】コンデンサ３２７は、ローパスフィルタ３
１２に流れ込む電流をチャージして、その出力電位を上
昇させる。

【０１６２】以上の結果、（１１）に示すように、ロー
パスフィルタ３１２の出力電位４０７と出力電位１０７
とは逆位相で変化し、差動型ＶＣＯ３１３は、出力電位
１０７と出力電位４０７との差の電位（Ｅｄｉｆ）で制
御される。

【０１６３】また、差動型ＶＣＯ３１３のクロック周波
数（ｆＶＣＯ）は、分周器１４の分周比（Ｎ）と基準信
号１０１の周波数（ｆＲＥＦ）によって決定され、［ｆ
ＶＣＯ＝ｆＲＥＦ×Ｎ］となる。

【０１６４】図８は、図６に示す差動型電圧制御発振器
（ＶＣＯ）３１３の回路構成の一例を示す図である。

【０１６５】図８において、３５０はレベル変換回路、
３５１はエミッタ結合型非安定マルチバイブレータ回
路、３５２は差動増幅回路、３５３はカレントミラー回
路である。

【０１６６】カレントミラー回路３５３は、電流Ｉｄと
同じ電流値の電流Ｉａと電流Ｉｂを生成し、また、エミ
ッタ結合型非安定マルチバイブレータ回路３５１は、電
流Ｉａと電流Ｉｂの電流値に比例した周波数のクロック
を生成して出力する。

【０１６７】差動増幅回路３５２は、出力電位１０７と
出力電位４０７との差の電位（Ｅｄｉｆ）に応じて、電
流Ｉｄが変化する。

【０１６８】電流Ｉｄが変化すると、カレントミラー回
路３５３により、電流Ｉａと電流Ｉｂが変化し、エミッ
タ結合型非安定マルチバイブレータ回路３５１から出力
されるクロックの発振周波数が変化する。

【０１６９】レベル変換回路３５０は、エミッタ結合型
非安定マルチバイブレータ回路３５１から出力されるク
ロックのレベルをＭＯＳレベルやＥＣＬレベルに変換す
る。

【０１７０】本実施例３でも、チャージポンプ３１１の
入力電位は、バイアス手段２９およびバイアス手段３２
９によって、チャージポンプ３１１自身の出力電位と同
電位に調整されるため、チャージポンプ３１１は、自身
の出力電位に依存せずに常に正常動作可能である。

【０１７１】したがって、チャージポンプ３１１の出力
レンジは、制限を受けることなく無限に広く確保するこ
とができるので、ローパスフィルタ３１２の出力レンジ
を広く確保することが可能となり、ローパスフィルタ３
１２の出力振幅の対ノイズ電圧比を高くすることが可能
となる。

【０１７２】これにより、ノイズ電圧によるＶＣＯ３１
３の出力クロック１０８の周波数の変移を小さくするこ
とが可能となり、基準信号１０１に対するＶＣＯ３１３
が出力するクロック１０８のジッタを減少させることが
可能となる。

【０１７３】また、前記実施例１あるいは実施例２のＶ
ＣＯは、入力電位１０７と接地電位との差の電位で動作
するため、接地電位に重畳されるノイズ電圧の影響によ
りクロック１０８にジッタが生じる。

【０１７４】しかしながら、本実施例３のＶＣＯは、入
力電位１０７と入力電位４０７との差の電位で動作する
ため、接地電位にノイズ電圧が重畳されてもクロック１
０８にジッタが生じることはほとんどない。

【０１７５】したがって、本実施例３では、接地電位に
重畳されるノイズ電圧の影響が少なくなり、さらに、ジ
ッタを減少することが可能となる。

【０１７６】また、前記各実施例のＰＬＬ回路を、前記
図９に示すような液晶ディスプレイ装置の画像表示用の
ドットクロックを生成するＰＬＬ回路に使用することに
より、ジッタによる表示画像の劣化を防ぐことが可能と
なり、これにより、表示画面の表示品質を向上させるこ
とが可能となる。

【０１７７】以上、本発明を実施例に基づき具体的に説
明したが、本発明は、前記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で種々変更し得ること
は言うまでもない。

【０１７８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。

【０１７９】（１）本発明によれば、ＰＬＬ回路におい
て、位相比較器とチャージポンプと間に、位相比較器か
らの位相誤差出力から直流成分を除去し、当該直流成分
を除去した位相誤差出力をチャージポンプの入力信号と
して出力する直流除去手段を備えるとともに、ローパス
フィルタの出力電圧をバイアス電圧としてチャージポン
プの入力信号に印加するようにしたので、チャージポン
プの出力レンジを拡大することができ、ローパスフィル
タの出力レンジを広く確保することが可能となる。

【０１８０】これにより、接地電位のノイズ成分に対し
て、ローパスフィルタの出力振幅の比率を高くすること
ができ、基準信号に対する電圧制御発振器の出力するク
ロックのジッタを減少することが可能となる。

【０１８１】（２）本発明によれば、差動動作型のＰＬ
Ｌ回路において、位相比較器とチャージポンプと間に、
位相比較器からの位相誤差出力から直流成分を除去し、
当該直流成分を除去した位相誤差出力をチャージポンプ
の入力信号として出力する直流除去手段を備えるととも
に、ローパスフィルタの出力電圧をバイアス電圧として
チャージポンプの入力信号に印加するようにしたので、
チャージポンプの出力レンジを拡大することができ、ロ
ーパスフィルタの出力レンジを広く確保することが可能
となる。

【０１８２】これにより、接地電位のノイズ成分に対し
て、ローパスフィルタの出力振幅の比率を高くすること
ができるばかりでなく、接地電位に重畳したノイズ電圧
の影響を少なくすることが可能となり、基準信号に対す
る電圧制御発振器の出力するクロックのジッタをさらに
減少させること可能となる。

【０１８３】（３）本発明によれば、画像表示装置にお
いて、ＰＬＬ回路によって高精細画像表示用のドットク
ロックを生成する際に、ジッタによる表示画像の劣化を
防ぐことが可能となり、表示画面の表示品質を向上させ
ることが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例（実施例１）であるＰＬＬ回
路の回路構成を示す図である。

【図２】本実施例１のＰＬＬ回路の動作タイミングを示
すタイミングチャートである。

【図３】図１に示す位相比較器がＣ−ＭＯＳ構成である
場合のチャージポンプの回路構成を示す図である。

【図４】本発明の他の実施例（実施例２）であるＰＬＬ
回路の回路構成を示す図である。

【図５】本実施例２のＰＬＬ回路の動作タイミングを示
すタイミングチャートである。

【図６】本発明の他の実施例（実施例３）であるＰＬＬ
回路の回路構成を示す図である。

【図７】本実施例３のＰＬＬ回路の動作タイミングを示
すタイミングチャートである。

【図８】図６に示す差動型電圧制御発振器の回路構成の
一例を示す図である。

【図９】従来のビデオキャプチャ機能を備えた、パーソ
ナルコンピュータやワークステーションに使用される液
晶ディスプレイ装置の概略構成を示すブロック図であ
る。

【図１０】図９に示す液晶ディスプレイ装置の動作タイ
ミングを示すタイミングチャートである。

【図１１】図９に示すＰＬＬ回路の従来の回路構成を示
す図である。

【図１２】図１１に示すＰＬＬ回路の動作タイミングを
示すタイミングチャートである。

【図１３】図９に示す液晶ディスプレイ装置において、
ＰＬＬクロックにジッタが生じた場合のアナログ／ディ
ジタル変換器の動作を説明するための図である。

【図１４】図１１に示すＰＬＬ回路において、ローパス
フィルタの接地電位に対して電圧制御発振器の接地電位
がゆれた場合の動作を説明するための図である。

【図１５】ローパスフィルタの出力電位に対する電圧制
御発振器の出力クロックの周波数可変範囲を示すグラフ
である。

【符号の説明】

１０，５１…位相比較器、１１，１６，４０，５２，３
１１…チャージポンプ、１２，５３，３１２…ローパス
フィルタ、１３，５４，３１３…電圧制御発振器（ＶＣ
Ｏ）、１４，５５…分周器、１９，５０…基準信号発生
手段、２０，２１，２７，３２０，３２１，３２７…コ
ンデンサ、２２，２３，２８，４１，４２，６１，６
２，６３，６４，６５，６６，３２２，３２３…抵抗、
２４，３２４… バッファ、２５，２６，３２５，３２６…ダイオード、
２９，３２９…バイアス手段、３３，６８…ｎｐｎトラ
ンジスタ、３４，６７……ｐｎｐトランジスタ、３０１
…ＰＬＬ回路、３０２…アナログ／ディジタル変換器、
３０３…カラー液晶ディスプレイ、３０４…インバー
タ、３５０…レベル変換回路、３５１…エミッタ結合型
非安定マルチバイブレータ回路、３５２…差動増幅回
路、３５３…カレントミラー回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 永田 俊次 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立画像情報システム内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 電圧制御発振器と、前記電圧制御発振器
   から出力されるクロックを分周する分周器と、基準信号
   と前記分周器で分周された前記電圧制御発振器からのク
   ロックとの位相誤差を検出して位相誤差出力を出力する
   位相比較器と、前記位相比較器からの位相誤差出力から
   直流成分を除去した直流成分除去位相誤差出力を出力す
   る直流成分除去手段と、入力信号として前記直流成分除
   去手段からの直流成分除去位相誤差出力が入力され、前
   記直流成分除去位相誤差出力に応じた出力電流を出力す
   るチャージポンプと、前記チャージポンプからの出力電
   流を電圧に変換するとともに帯域制限を行うローパスフ
   ィルタとを備え、前記電圧制御発振器が、前記ローパス
   フィルタの出力電圧に応じた周波数のクロックを出力す
   るようにしたＰＬＬ回路であって、前記ローパスフィル
   タの出力電圧をバイアス電圧として前記チャージポンプ
   の入力信号に印加することを特徴とするＰＬＬ回路。
2. 【請求項２】 電圧制御発振器と、前記電圧制御発振器
   から出力されるクロックを分周する分周器と、基準信号
   と前記分周器で分周された前記電圧制御発振器からのク
   ロックとの位相誤差を検出して正相の位相誤差出力と逆
   相の位相誤差出力とを出力する位相比較器と、前記位相
   比較器からの正相の位相誤差出力と逆相の位相誤差出力
   とから直流成分を除去した正相の直流成分除去位相誤差
   出力と逆相の直流成分除去位相誤差出力とをそれぞれ出
   力する直流成分除去手段と、入力信号として前記直流成
   分除去手段からの正相の直流成分除去位相誤差出力と逆
   相の直流成分除去位相誤差出力とがそれぞれ入力され、
   前記正相の直流成分除去位相誤差出力と逆相の直流成分
   除去位相誤差出力とに応じた正相の出力電流と逆相の出
   力電流とをそれぞれ出力するチャージポンプと、前記チ
   ャージポンプからの正相の出力電流と逆相の出力電流と
   をそれぞれ電圧に変換するとともに帯域制限を行うロー
   パスフィルタとを備え、前記電圧制御発振器が、前記ロ
   ーパスフィルタの正相の出力電圧と逆相の出力電圧との
   差の電圧に応じた周波数のクロックを出力するようにし
   たＰＬＬ回路であって、前記ローパスフィルタの正相の
   出力電圧と逆相の出力電圧とをバイアス電圧として前記
   チャージポンプのそれぞれの入力信号に印加することを
   特徴とするＰＬＬ回路。
3. 【請求項３】 表示制御信号から画像表示用のクロック
   を生成するＰＬＬ回路と、前記ＰＬＬ回路からのクロッ
   クに基づいてアナログの映像信号をディジタルの映像信
   号に変換するアナログ／ディジタル変換回路と、表示制
   御信号と前記ＰＬＬ回路からのクロックと前記アナログ
   ／ディジタル変換回路からのディジタル映像信号とが入
   力される表示装置とから構成される画像表示装置におい
   て、前記ＰＬＬ回路として前記請求項１または請求項２
   に記載されたＰＬＬ回路を用いることを特徴とする画像
   表示装置。