JPH08286165A - Pll回路およびそれを用いた画像表示装置 - Google Patents
Pll回路およびそれを用いた画像表示装置Info
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- JPH08286165A JPH08286165A JP7092071A JP9207195A JPH08286165A JP H08286165 A JPH08286165 A JP H08286165A JP 7092071 A JP7092071 A JP 7092071A JP 9207195 A JP9207195 A JP 9207195A JP H08286165 A JPH08286165 A JP H08286165A
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- voltage
- clock
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Liquid Crystal Display Device Control (AREA)
- Synchronizing For Television (AREA)
Abstract
(57)【要約】
【目的】 電圧制御発振器が出力するクロックにおける
外来ノイズ等の影響によるジッタを減少させることが可
能となるPLL回路を提供する。 【構成】 電圧制御発振器と、分周器と、基準信号と分
周器で分周された電圧制御発振器からのクロックとの位
相誤差を検出して位相誤差出力を出力する位相比較器
と、位相比較器からの位相誤差出力から直流成分を除去
した直流成分除去位相誤差出力を出力する直流成分除去
手段と、入力信号として直流成分除去手段からの直流成
分除去位相誤差出力が入力され、直流成分除去位相誤差
出力に応じた出力電流を出力するチャージポンプと、チ
ャージポンプからの出力電流を電圧に変換するとともに
帯域制限を行うローパスフィルタとを備えるPLL回路
において、ローパスフィルタの出力電圧をバイアス電圧
としてチャージポンプの入力信号に印加する。
外来ノイズ等の影響によるジッタを減少させることが可
能となるPLL回路を提供する。 【構成】 電圧制御発振器と、分周器と、基準信号と分
周器で分周された電圧制御発振器からのクロックとの位
相誤差を検出して位相誤差出力を出力する位相比較器
と、位相比較器からの位相誤差出力から直流成分を除去
した直流成分除去位相誤差出力を出力する直流成分除去
手段と、入力信号として直流成分除去手段からの直流成
分除去位相誤差出力が入力され、直流成分除去位相誤差
出力に応じた出力電流を出力するチャージポンプと、チ
ャージポンプからの出力電流を電圧に変換するとともに
帯域制限を行うローパスフィルタとを備えるPLL回路
において、ローパスフィルタの出力電圧をバイアス電圧
としてチャージポンプの入力信号に印加する。
Description
【0001】
【産業上の利用分野】本発明は、PLL(Phase
Locked Loop)回路に係わり、特に、画像表
示装置等に用いられる、基準信号対して常に位相を一致
させて高速なクロックを生成するPLLシンセサイザ回
路に適用して有効な技術に関する。
Locked Loop)回路に係わり、特に、画像表
示装置等に用いられる、基準信号対して常に位相を一致
させて高速なクロックを生成するPLLシンセサイザ回
路に適用して有効な技術に関する。
【0002】
【従来の技術】近年、画像表示モニタに、テレビジョン
放送やビデオ等の映像を表示する、いわゆる、ビデオキ
ャプチャ機能を備えた、パーソナルコンピュータやワー
クステーションの需要が高くなっている。
放送やビデオ等の映像を表示する、いわゆる、ビデオキ
ャプチャ機能を備えた、パーソナルコンピュータやワー
クステーションの需要が高くなっている。
【0003】図9は、従来のビデオキャプチャ機能を備
えた、パーソナルコンピュータやワークステーションに
使用される液晶ディスプレイ装置の概略構成を示すブロ
ック図である。
えた、パーソナルコンピュータやワークステーションに
使用される液晶ディスプレイ装置の概略構成を示すブロ
ック図である。
【0004】図9において、301はPLL回路、30
2はアナログ/ディジタル変換器、303はカラー液晶
ディスプレイ、304はインバータである。
2はアナログ/ディジタル変換器、303はカラー液晶
ディスプレイ、304はインバータである。
【0005】カラー液晶ディスプレイ303は、パーソ
ナルコンピュータ等の表示装置として一般に使用される
ディスプレイであり、公知のディジタルインターフェイ
スを有している。
ナルコンピュータ等の表示装置として一般に使用される
ディスプレイであり、公知のディジタルインターフェイ
スを有している。
【0006】即ち、カラー液晶ディスプレイ303は、
赤(R)・緑(G)・青(B)のディジタルビデオ信号
であるディジタルR信号407、ディジタルG信号40
8、および、ディジタルB信号409と、前記ディジタ
ルビデオ信号(407,408,409)と同期した出
力クロック411と、表示制御信号である垂直同期信号
402および水平同期信号403とが入力されること
で、カラー液晶ディスプレイ303の表示面に画像を表
示する。
赤(R)・緑(G)・青(B)のディジタルビデオ信号
であるディジタルR信号407、ディジタルG信号40
8、および、ディジタルB信号409と、前記ディジタ
ルビデオ信号(407,408,409)と同期した出
力クロック411と、表示制御信号である垂直同期信号
402および水平同期信号403とが入力されること
で、カラー液晶ディスプレイ303の表示面に画像を表
示する。
【0007】アナログ/ディジタル変換器302は、赤
(R)・緑(G)・青(B)のアナログビデオ信号であ
るアナログR信号404、アナログG信号405、およ
び、アナログB信号406を、ディジタルR信号40
7、ディジタルG信号408、および、ディジタルB信
号409に変換する。
(R)・緑(G)・青(B)のアナログビデオ信号であ
るアナログR信号404、アナログG信号405、およ
び、アナログB信号406を、ディジタルR信号40
7、ディジタルG信号408、および、ディジタルB信
号409に変換する。
【0008】また、PLL回路301は、水平同期信号
403に基づいて、アナログ/ディジタル変換器302
のサンプリングパルスであるPLLクロック410を生
成する。
403に基づいて、アナログ/ディジタル変換器302
のサンプリングパルスであるPLLクロック410を生
成する。
【0009】図10は、図9に示す液晶ディスプレイ装
置の動作タイミングを示すタイミングチャートである。
置の動作タイミングを示すタイミングチャートである。
【0010】次に、図10を用いて、図9に示す液晶デ
ィスプレイ装置の動作を説明する。
ィスプレイ装置の動作を説明する。
【0011】図10において、(1)は、アナログ形式
の映像データ501を有するアナログR信号404の波
形を示し、また、(2)は、水平同期信号403の波形
を示している。
の映像データ501を有するアナログR信号404の波
形を示し、また、(2)は、水平同期信号403の波形
を示している。
【0012】また、(3)は、水平同期信号403を基
にPLL回路301で生成されるPLLクロック410
の波形を示している。
にPLL回路301で生成されるPLLクロック410
の波形を示している。
【0013】(4)は、(1)に示すアナログR信号4
04の波形の一部を拡大して示しており、図10の
(4)に示すように、アナログR信号404には、赤
(R)・緑(G)・青(B)のアナログビデオ信号を生
成する装置の帯域限界や接続ケーブルによって、波形に
なまりが生じる。
04の波形の一部を拡大して示しており、図10の
(4)に示すように、アナログR信号404には、赤
(R)・緑(G)・青(B)のアナログビデオ信号を生
成する装置の帯域限界や接続ケーブルによって、波形に
なまりが生じる。
【0014】(5)は、(3)に示すPLLクロック4
10の波形を拡大して示している。
10の波形を拡大して示している。
【0015】(6)は、ディジタルR信号407を示
し、PLLクロック410の立ち上がりのタイミングに
おけるアナログR信号404の振幅を、アナログ/ディ
ジタル変換器302によってディジタルデータに変換し
たものである。
し、PLLクロック410の立ち上がりのタイミングに
おけるアナログR信号404の振幅を、アナログ/ディ
ジタル変換器302によってディジタルデータに変換し
たものである。
【0016】なお、図9に示す液晶ディスプレイ装置に
おいては、アナログ/ディジタル変換器302に8ビッ
ト出力のものを使用した場合を示しており、ディジタル
R信号407の値は0〜255の範囲を有する。
おいては、アナログ/ディジタル変換器302に8ビッ
ト出力のものを使用した場合を示しており、ディジタル
R信号407の値は0〜255の範囲を有する。
【0017】(7)は、カラー液晶ディスプレイ303
に出力する画像表示用のドットクロックである出力クロ
ック波形411を示しており、PLLクロック410を
インバータ304によって反転したものである。
に出力する画像表示用のドットクロックである出力クロ
ック波形411を示しており、PLLクロック410を
インバータ304によって反転したものである。
【0018】前記図9に示す液晶ディスプレイ装置によ
れば、アナログR信号404、アナログG信号405、
および、アナログB信号406を、ディジタルR信号4
07、ディジタルG信号408、および、ディジタルB
信号409に変換できるので、一般のブラウン管型ディ
スプレイのインタフェースであるアナログRGB信号を
入力することにより、カラー液晶ディスプレイ303に
画像を表示することが可能である。
れば、アナログR信号404、アナログG信号405、
および、アナログB信号406を、ディジタルR信号4
07、ディジタルG信号408、および、ディジタルB
信号409に変換できるので、一般のブラウン管型ディ
スプレイのインタフェースであるアナログRGB信号を
入力することにより、カラー液晶ディスプレイ303に
画像を表示することが可能である。
【0019】図11は、図9に示すPLL回路301の
従来の回路構成を示す図である。
従来の回路構成を示す図である。
【0020】図11において、50は基準信号発生手
段、51は位相比較器、52はチャージポンプ、53は
ローパスフィルタ、54は電圧制御発振器(以下、VC
Oと称す。)、55は分周器、61,62,63,6
4,65,66は抵抗、67はpnpトランジスタ、6
8はnpnトランジスタである。
段、51は位相比較器、52はチャージポンプ、53は
ローパスフィルタ、54は電圧制御発振器(以下、VC
Oと称す。)、55は分周器、61,62,63,6
4,65,66は抵抗、67はpnpトランジスタ、6
8はnpnトランジスタである。
【0021】図11に示すPLL回路は、基準信号発生
手段50と、位相比較器51と、チャージポンプ52
と、ローパスフィルタ53と、VCO54と、分周器5
5とから構成され、また、チャージポンプ52は、抵抗
(61,62,63,64,65,66)と、pnpト
ランジスタ67と、npnトランジスタ68とから構成
される。
手段50と、位相比較器51と、チャージポンプ52
と、ローパスフィルタ53と、VCO54と、分周器5
5とから構成され、また、チャージポンプ52は、抵抗
(61,62,63,64,65,66)と、pnpト
ランジスタ67と、npnトランジスタ68とから構成
される。
【0022】図12は、図11に示すPLL回路の動作
タイミングを示すタイミングチャートである。
タイミングを示すタイミングチャートである。
【0023】次に、図12を用いて、図11に示すPL
L回路の動作を説明する。
L回路の動作を説明する。
【0024】図12において、(1)は、基準信号発生
手段50が出力する基準信号201を示し、図9に示す
PLL回路301においては、基準信号201は水平同
期信号403である。
手段50が出力する基準信号201を示し、図9に示す
PLL回路301においては、基準信号201は水平同
期信号403である。
【0025】(2)は、分周器55が出力する比較信号
202を示しており、図11に示すPLL回路は、基準
信号201と比較信号202との立ち上がりエッジの位
相を合わせるように作用する。
202を示しており、図11に示すPLL回路は、基準
信号201と比較信号202との立ち上がりエッジの位
相を合わせるように作用する。
【0026】(3)は、位相比較器51の出力203を
示し、位相比較器51は、基準信号201の位相が比較
信号202よりもt1だけ進んでいる場合に、出力20
3に幅t1の“L”レベルのパルスを出力する。
示し、位相比較器51は、基準信号201の位相が比較
信号202よりもt1だけ進んでいる場合に、出力20
3に幅t1の“L”レベルのパルスを出力する。
【0027】(4)は、位相比較器51の他の出力20
4を示し、位相比較器51は、基準信号201の位相が
比較信号202よりもt2だけ遅れている場合に、出力
204に幅t2の“H”レベルのパルスを出力する。
4を示し、位相比較器51は、基準信号201の位相が
比較信号202よりもt2だけ遅れている場合に、出力
204に幅t2の“H”レベルのパルスを出力する。
【0028】なお、図11に示すPLL回路の位相比較
器51はC−MOSロジックで構成されていることを前
提としており、出力203および出力204の信号振幅
およそ“L”レベル=0V、“H”レベル=5Vであ
る。
器51はC−MOSロジックで構成されていることを前
提としており、出力203および出力204の信号振幅
およそ“L”レベル=0V、“H”レベル=5Vであ
る。
【0029】(5)は、抵抗61および抵抗63によっ
て分圧された位相比較器51の出力203、即ち、pn
pトランジスタ67のベースの駆動信号205を示して
いる。
て分圧された位相比較器51の出力203、即ち、pn
pトランジスタ67のベースの駆動信号205を示して
いる。
【0030】この駆動信号205は、出力203が
“L”レベルのときpnpトランジスタ67がONする
電位(=VION)に設定されている。
“L”レベルのときpnpトランジスタ67がONする
電位(=VION)に設定されている。
【0031】また、pnpトランジスタ67がONする
ことにより、抵抗65によって決定される電流がローパ
スフィルタ53のコンデンサにチャージされて、VCO
54の入力電位が上昇し、これにより、VCO54の出
力クロック208の周波数が上昇し、比較信号202の
位相遅れを補正するように作用する。
ことにより、抵抗65によって決定される電流がローパ
スフィルタ53のコンデンサにチャージされて、VCO
54の入力電位が上昇し、これにより、VCO54の出
力クロック208の周波数が上昇し、比較信号202の
位相遅れを補正するように作用する。
【0032】(6)は、抵抗62および抵抗64によっ
て分圧された位相比較器51の他の出力204、即ち、
npnトランジスタ68のベースの駆動信号206を示
している。
て分圧された位相比較器51の他の出力204、即ち、
npnトランジスタ68のベースの駆動信号206を示
している。
【0033】この駆動信号206は、出力204が
“H”レベルのときnpnトランジスタ68がONする
電位(=VDON)に設定されている。
“H”レベルのときnpnトランジスタ68がONする
電位(=VDON)に設定されている。
【0034】また、npnトランジスタ68がONする
ことにより、抵抗66によって決定される電流がローパ
スフィルタ53のコンデンサからディスチャージされ
て、VCO54の入力電位が下降し、これにより、VC
O54の出力クロック208の周波数が低下し、比較信
号202の位相進みを補正するように作用する。
ことにより、抵抗66によって決定される電流がローパ
スフィルタ53のコンデンサからディスチャージされ
て、VCO54の入力電位が下降し、これにより、VC
O54の出力クロック208の周波数が低下し、比較信
号202の位相進みを補正するように作用する。
【0035】(7)は、VCO54の出力クロック20
8であり、クロック周波数(fVCO)は分周器55の
分周比(N)と基準信号201の周波数(fREF)に
よって決まり、[fVCO=fREF×N]となる。
8であり、クロック周波数(fVCO)は分周器55の
分周比(N)と基準信号201の周波数(fREF)に
よって決まり、[fVCO=fREF×N]となる。
【0036】
【発明が解決しようとする課題】前記図9に示す液晶デ
ィスプレイ装置を例に挙げて説明したように、ビデオキ
ャプチャ機能を備えた、パーソナルコンピュータやワー
クステーションにおいては、画像表示用のドットクロッ
クを生成するPLL回路が必要とされる。
ィスプレイ装置を例に挙げて説明したように、ビデオキ
ャプチャ機能を備えた、パーソナルコンピュータやワー
クステーションにおいては、画像表示用のドットクロッ
クを生成するPLL回路が必要とされる。
【0037】また、画像表示モニタの高精細化に伴い、
ドットクロック周波数が高くなり、高精度なPLL回路
を使用する必要がある。
ドットクロック周波数が高くなり、高精度なPLL回路
を使用する必要がある。
【0038】前記図9に示す液晶ディスプレイ装置にお
いて、PLL回路を用いて画像表示用のドットクロック
を生成する場合に、基準信号(水平同期信号403)に
対してPLLクロック410にジッタが生じると、PL
Lクロック410のジッタが表示画像のゆれとなって表
れ、液晶ディスプレイ装置の表示画面の表示品質を損な
うという問題点があった。
いて、PLL回路を用いて画像表示用のドットクロック
を生成する場合に、基準信号(水平同期信号403)に
対してPLLクロック410にジッタが生じると、PL
Lクロック410のジッタが表示画像のゆれとなって表
れ、液晶ディスプレイ装置の表示画面の表示品質を損な
うという問題点があった。
【0039】また、図13に示すように、図9に示す液
晶ディスプレイ装置において、PLLクロック410に
ジッタが生じると、アナログR信号404をアナログ/
ディジタル変換器302でディジタルデータに変換する
際に、その振幅検出値に誤差(Ej)が生じる。
晶ディスプレイ装置において、PLLクロック410に
ジッタが生じると、アナログR信号404をアナログ/
ディジタル変換器302でディジタルデータに変換する
際に、その振幅検出値に誤差(Ej)が生じる。
【0040】この誤差(Ej)により、表示画像にちら
つきや色ずれが生じ、液晶ディスプレイ装置の表示画面
の表示品質を損なうという問題点があった。
つきや色ずれが生じ、液晶ディスプレイ装置の表示画面
の表示品質を損なうという問題点があった。
【0041】したがって、前記図9に示す液晶ディスプ
レイ装置において、PLL回路より画像表示用のドット
クロックを生成する場合に、基準信号に対するPLLク
ロック410のジッタを極力減少させる必要がある。
レイ装置において、PLL回路より画像表示用のドット
クロックを生成する場合に、基準信号に対するPLLク
ロック410のジッタを極力減少させる必要がある。
【0042】PLL回路のジッタは、主に電源電位及び
接地電位のゆれによって生じ、特に、ローパスフィルタ
の接地電位に対するVCOの接地電位がゆれた場合に生
じる。
接地電位のゆれによって生じ、特に、ローパスフィルタ
の接地電位に対するVCOの接地電位がゆれた場合に生
じる。
【0043】図14は、図11に示すPLL回路におい
て、ローパスフィルタ53の接地電位に対してVCO5
4の接地電位がゆれた場合の動作を説明するための図で
ある。
て、ローパスフィルタ53の接地電位に対してVCO5
4の接地電位がゆれた場合の動作を説明するための図で
ある。
【0044】図14において、Aはローパスフィルタ5
3の接地電位、BはVCO54の接地電位、Cはローパ
スフィルタ53の出力電位がVCとした場合の出力電位
である。
3の接地電位、BはVCO54の接地電位、Cはローパ
スフィルタ53の出力電位がVCとした場合の出力電位
である。
【0045】ここで、A〜Cの各電位は、ローパスフィ
ルタ53の接地電位Aを基準(=0V)として示してい
る。
ルタ53の接地電位Aを基準(=0V)として示してい
る。
【0046】図14に示すように、ローパスフィルタ5
3の出力電位が一定の値(=VC)の場合には、VCO
54の出力クロック208の周波数は一定となるのが理
想的な動作であるが、実際に回路を構成した場合にはノ
イズ等の影響でVCO54の接地電位にノイズ電圧が重
畳され、VCO54の接地電位がBのように相対的にゆ
れる可能性がある。
3の出力電位が一定の値(=VC)の場合には、VCO
54の出力クロック208の周波数は一定となるのが理
想的な動作であるが、実際に回路を構成した場合にはノ
イズ等の影響でVCO54の接地電位にノイズ電圧が重
畳され、VCO54の接地電位がBのように相対的にゆ
れる可能性がある。
【0047】そのとき、VCO54の入力電位はVC’
=[C−B]であるため、VCO54の出力クロック2
08の周波数にゆれ(変移)が生じ、ジッタとなる。
=[C−B]であるため、VCO54の出力クロック2
08の周波数にゆれ(変移)が生じ、ジッタとなる。
【0048】したがって、PLL回路においてジッタを
減らすためには、ローパスフィルタ53の出力レンジを
広くして、ローパスフィルタ53の出力振幅の対ノイズ
電圧比を高くする必要がある。
減らすためには、ローパスフィルタ53の出力レンジを
広くして、ローパスフィルタ53の出力振幅の対ノイズ
電圧比を高くする必要がある。
【0049】図15は、ローパスフィルタ53の出力電
位に対するVCO54の出力クロックの周波数可変範囲
を示すグラフであり、図15に示すように、VCO54
の出力クロックの周波数可変範囲が同じであれば、ロー
パスフィルタ53の出力レンジ大きくしたほうが、ノイ
ズ電圧によるVCO54の出力クロックの周波数の変移
量が小さくなる。
位に対するVCO54の出力クロックの周波数可変範囲
を示すグラフであり、図15に示すように、VCO54
の出力クロックの周波数可変範囲が同じであれば、ロー
パスフィルタ53の出力レンジ大きくしたほうが、ノイ
ズ電圧によるVCO54の出力クロックの周波数の変移
量が小さくなる。
【0050】なお、この種の技術としては、例えば、特
開平4−297128号公報、特開昭62−92521
号公報に記載されている。
開平4−297128号公報、特開昭62−92521
号公報に記載されている。
【0051】ここで、前記図11に示す従来のPLL回
路において、チャージポンプ52の出力電位は、ローパ
スフィルタ53の電位に等しい。
路において、チャージポンプ52の出力電位は、ローパ
スフィルタ53の電位に等しい。
【0052】しかしながら、前記図11に示す従来のP
LL回路においては、チャージポンプ52の出力レンジ
を広くすることができないために、ローパスフィルタ5
3の出力レンジが制限されるという問題点があった。
LL回路においては、チャージポンプ52の出力レンジ
を広くすることができないために、ローパスフィルタ5
3の出力レンジが制限されるという問題点があった。
【0053】即ち、pnpトランジスタ67がONした
場合のベース電位205(図12に示すVION)より
も、チャージポンプ52の出力電位207を高くする
と、pnpトランジスタ67が飽和するため、ローパス
フィルタ53の出力レンジの上限はVIONとなる。
場合のベース電位205(図12に示すVION)より
も、チャージポンプ52の出力電位207を高くする
と、pnpトランジスタ67が飽和するため、ローパス
フィルタ53の出力レンジの上限はVIONとなる。
【0054】同様に、npnトランジスタ68がONし
た場合のベース電位206(図12に示すVDON)よ
りも、チャージポンプ52の出力電位207を低くする
と、npnトランジスタ68が飽和するため、ローパス
フィルタ53の出力レンジの下限はVDONとなる。
た場合のベース電位206(図12に示すVDON)よ
りも、チャージポンプ52の出力電位207を低くする
と、npnトランジスタ68が飽和するため、ローパス
フィルタ53の出力レンジの下限はVDONとなる。
【0055】トランジスタをONするためのベースエミ
ッタ間電圧(VBE)は0.7V程度であるため、ロー
パスフィルタ53の出力レンジ[VION−VDON]
を3V以上に設定することが困難である。
ッタ間電圧(VBE)は0.7V程度であるため、ロー
パスフィルタ53の出力レンジ[VION−VDON]
を3V以上に設定することが困難である。
【0056】本発明は、前記従来技術の問題点を解決す
るためになされたものであり、本発明の目的は、PLL
回路において、電圧制御発振器が出力するクロックにお
ける外来ノイズ等の影響によるジッタを減少させること
が可能となる技術を提供することにある。
るためになされたものであり、本発明の目的は、PLL
回路において、電圧制御発振器が出力するクロックにお
ける外来ノイズ等の影響によるジッタを減少させること
が可能となる技術を提供することにある。
【0057】また、本発明の他の目的は、画像表示装置
において、電圧制御発振器が出力するクロックにおける
外来ノイズ等の影響によるジッタを減少させたPLL回
路を使用することにより、表示画面の表示品質を向上さ
せることが可能となる技術を提供することにある。
において、電圧制御発振器が出力するクロックにおける
外来ノイズ等の影響によるジッタを減少させたPLL回
路を使用することにより、表示画面の表示品質を向上さ
せることが可能となる技術を提供することにある。
【0058】本発明の前記目的並びにその他の目的及び
新規な特徴は、本明細書の記載及び添付図面によって明
らかにする。
新規な特徴は、本明細書の記載及び添付図面によって明
らかにする。
【0059】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。
【0060】(1)電圧制御発振器と、前記電圧制御発
振器から出力されるクロックを分周する分周器と、基準
信号と前記分周器で分周された前記電圧制御発振器から
のクロックとの位相誤差を検出して位相誤差出力を出力
する位相比較器と、前記位相比較器からの位相誤差出力
から直流成分を除去した直流成分除去位相誤差出力を出
力する直流成分除去手段と、入力信号として前記直流成
分除去手段からの直流成分除去位相誤差出力が入力さ
れ、前記直流成分除去位相誤差出力に応じた出力電流を
出力するチャージポンプと、前記チャージポンプからの
出力電流を電圧に変換するとともに帯域制限を行うロー
パスフィルタとを備え、前記電圧制御発振器が、前記ロ
ーパスフィルタの出力電圧に応じた周波数のクロックを
出力するようにしたPLL回路であって、前記ローパス
フィルタの出力電圧をバイアス電圧として前記チャージ
ポンプの入力信号に印加することを特徴とする。
振器から出力されるクロックを分周する分周器と、基準
信号と前記分周器で分周された前記電圧制御発振器から
のクロックとの位相誤差を検出して位相誤差出力を出力
する位相比較器と、前記位相比較器からの位相誤差出力
から直流成分を除去した直流成分除去位相誤差出力を出
力する直流成分除去手段と、入力信号として前記直流成
分除去手段からの直流成分除去位相誤差出力が入力さ
れ、前記直流成分除去位相誤差出力に応じた出力電流を
出力するチャージポンプと、前記チャージポンプからの
出力電流を電圧に変換するとともに帯域制限を行うロー
パスフィルタとを備え、前記電圧制御発振器が、前記ロ
ーパスフィルタの出力電圧に応じた周波数のクロックを
出力するようにしたPLL回路であって、前記ローパス
フィルタの出力電圧をバイアス電圧として前記チャージ
ポンプの入力信号に印加することを特徴とする。
【0061】(2)電圧制御発振器と、前記電圧制御発
振器から出力されるクロックを分周する分周器と、基準
信号と前記分周器で分周された前記電圧制御発振器から
のクロックとの位相誤差を検出して正相の位相誤差出力
と逆相の位相誤差出力とを出力する位相比較器と、前記
位相比較器からの正相の位相誤差出力と逆相の位相誤差
出力とから直流成分を除去した正相の直流成分除去位相
誤差出力と逆相の直流成分除去位相誤差出力とをそれぞ
れ出力する直流成分除去手段と、入力信号として前記直
流成分除去手段からの正相の直流成分除去位相誤差出力
と逆相の直流成分除去位相誤差出力とがそれぞれ入力さ
れ、前記正相の直流成分除去位相誤差出力と逆相の直流
成分除去位相誤差出力とに応じた正相の出力電流と逆相
の出力電流とをそれぞれ出力するチャージポンプと、前
記チャージポンプからの正相の出力電流と逆相の出力電
流とをそれぞれ電圧に変換するとともに帯域制限を行う
ローパスフィルタとを備え、前記電圧制御発振器が、前
記ローパスフィルタの正相の出力電圧と逆相の出力電圧
との差の電圧に応じた周波数のクロックを出力するよう
にしたPLL回路であって、前記ローパスフィルタの正
相の出力電圧と逆相の出力電圧とをバイアス電圧として
前記チャージポンプのそれぞれの入力信号に印加するこ
とを特徴とする。
振器から出力されるクロックを分周する分周器と、基準
信号と前記分周器で分周された前記電圧制御発振器から
のクロックとの位相誤差を検出して正相の位相誤差出力
と逆相の位相誤差出力とを出力する位相比較器と、前記
位相比較器からの正相の位相誤差出力と逆相の位相誤差
出力とから直流成分を除去した正相の直流成分除去位相
誤差出力と逆相の直流成分除去位相誤差出力とをそれぞ
れ出力する直流成分除去手段と、入力信号として前記直
流成分除去手段からの正相の直流成分除去位相誤差出力
と逆相の直流成分除去位相誤差出力とがそれぞれ入力さ
れ、前記正相の直流成分除去位相誤差出力と逆相の直流
成分除去位相誤差出力とに応じた正相の出力電流と逆相
の出力電流とをそれぞれ出力するチャージポンプと、前
記チャージポンプからの正相の出力電流と逆相の出力電
流とをそれぞれ電圧に変換するとともに帯域制限を行う
ローパスフィルタとを備え、前記電圧制御発振器が、前
記ローパスフィルタの正相の出力電圧と逆相の出力電圧
との差の電圧に応じた周波数のクロックを出力するよう
にしたPLL回路であって、前記ローパスフィルタの正
相の出力電圧と逆相の出力電圧とをバイアス電圧として
前記チャージポンプのそれぞれの入力信号に印加するこ
とを特徴とする。
【0062】(3)表示制御信号から画像表示用のクロ
ックを生成するPLL回路と、前記PLL回路からのク
ロックに基づいてアナログの映像信号をディジタルの映
像信号に変換するアナログ/ディジタル変換回路と、表
示制御信号と前記PLL回路からのクロックと前記アナ
ログ/ディジタル変換回路からのディジタル映像信号と
が入力される表示装置とから構成される画像表示装置に
おいて、前記PLL回路として前記(1)または(2)
の手段に記載されたPLL回路を用いることを特徴とす
る。
ックを生成するPLL回路と、前記PLL回路からのク
ロックに基づいてアナログの映像信号をディジタルの映
像信号に変換するアナログ/ディジタル変換回路と、表
示制御信号と前記PLL回路からのクロックと前記アナ
ログ/ディジタル変換回路からのディジタル映像信号と
が入力される表示装置とから構成される画像表示装置に
おいて、前記PLL回路として前記(1)または(2)
の手段に記載されたPLL回路を用いることを特徴とす
る。
【0063】
【作用】前記(1)の手段によれば、基準信号と分周器
で分周された電圧制御発振器からのクロックとの位相誤
差を検出して位相誤差出力を出力する位相比較器と、位
相比較器からの位相誤差出力から直流成分を除去した直
流成分除去位相誤差出力を出力する直流除去手段と、入
力信号として直流成分除去手段からの直流成分除去位相
誤差出力が入力され、直流成分除去位相誤差出力に応じ
た出力電流を出力するチャージポンプと、チャージポン
プからの出力電流を電圧に変換するとともに帯域制限を
行うローパスフィルタとを備えるPLL回路において、
ローパスフィルタの出力電圧をバイアス電圧としてチャ
ージポンプの入力信号に印加するようにしたので、チャ
ージポンプの出力レンジを拡大することができ、ローパ
スフィルタの出力レンジを広く確保することが可能とな
る。
で分周された電圧制御発振器からのクロックとの位相誤
差を検出して位相誤差出力を出力する位相比較器と、位
相比較器からの位相誤差出力から直流成分を除去した直
流成分除去位相誤差出力を出力する直流除去手段と、入
力信号として直流成分除去手段からの直流成分除去位相
誤差出力が入力され、直流成分除去位相誤差出力に応じ
た出力電流を出力するチャージポンプと、チャージポン
プからの出力電流を電圧に変換するとともに帯域制限を
行うローパスフィルタとを備えるPLL回路において、
ローパスフィルタの出力電圧をバイアス電圧としてチャ
ージポンプの入力信号に印加するようにしたので、チャ
ージポンプの出力レンジを拡大することができ、ローパ
スフィルタの出力レンジを広く確保することが可能とな
る。
【0064】これにより、ローパスフィルタの出力振幅
の対ノイズ電圧比を高くすることが可能となり、基準信
号に対する電圧制御発振器の出力するクロックのジッタ
を減少させること可能となる。
の対ノイズ電圧比を高くすることが可能となり、基準信
号に対する電圧制御発振器の出力するクロックのジッタ
を減少させること可能となる。
【0065】前記(2)の手段によれば、基準信号と分
周器で分周された電圧制御発振器からのクロックとの位
相誤差を検出して正相の位相誤差出力と逆相の位相誤差
出力とを出力する位相比較器と、位相比較器からの正相
の位相誤差出力と逆相の位相誤差出力とから直流成分を
除去した正相の直流成分除去位相誤差出力と逆相の直流
成分除去位相誤差出力をそれぞれ出力する直流成分除去
手段と、入力信号として直流成分除去手段からの正相の
直流成分除去位相誤差出力と逆相の直流成分除去位相誤
差出力とがそれぞれ入力され、正相の直流成分除去位相
誤差出力と逆相の直流成分除去位相誤差出力とに応じた
正相の出力電流と逆相の出力電流とをそれぞれ出力する
チャージポンプと、チャージポンプからの正相の出力電
流と逆相の出力電流とをそれぞれ電圧に変換するととも
に帯域制限を行うローパスフィルタとを備えるPLL回
路において、ローパスフィルタの正相の出力電圧と逆相
の出力電圧とを、バイアス電圧としてチャージポンプの
それぞれの入力信号に印加するようにしたので、接地電
位に重畳されたノイズ電圧の影響を少なくすることで
き、基準信号に対する電圧制御発振器の出力するクロッ
クのジッタをさらに減少させること可能となる。
周器で分周された電圧制御発振器からのクロックとの位
相誤差を検出して正相の位相誤差出力と逆相の位相誤差
出力とを出力する位相比較器と、位相比較器からの正相
の位相誤差出力と逆相の位相誤差出力とから直流成分を
除去した正相の直流成分除去位相誤差出力と逆相の直流
成分除去位相誤差出力をそれぞれ出力する直流成分除去
手段と、入力信号として直流成分除去手段からの正相の
直流成分除去位相誤差出力と逆相の直流成分除去位相誤
差出力とがそれぞれ入力され、正相の直流成分除去位相
誤差出力と逆相の直流成分除去位相誤差出力とに応じた
正相の出力電流と逆相の出力電流とをそれぞれ出力する
チャージポンプと、チャージポンプからの正相の出力電
流と逆相の出力電流とをそれぞれ電圧に変換するととも
に帯域制限を行うローパスフィルタとを備えるPLL回
路において、ローパスフィルタの正相の出力電圧と逆相
の出力電圧とを、バイアス電圧としてチャージポンプの
それぞれの入力信号に印加するようにしたので、接地電
位に重畳されたノイズ電圧の影響を少なくすることで
き、基準信号に対する電圧制御発振器の出力するクロッ
クのジッタをさらに減少させること可能となる。
【0066】前記(3)の手段によれば、表示制御信号
から画像表示用のクロックを生成するPLL回路と、P
LL回路からのクロックに基づいてアナログの映像信号
をディジタルの映像信号に変換するアナログ/ディジタ
ル変換回路と、表示制御信号とPLL回路からのクロッ
クとアナログ/ディジタル変換回路からのディジタル映
像信号とが入力される表示装置とから構成される画像表
示装置において、PLL回路として前記(1)または
(2)の手段に記載されたPLL回路を用いるようにし
たので、PLL回路によって高精細画像表示用のドット
クロックを生成する際に、ジッタによる表示画像の劣化
を防ぐことが可能となり、表示画面の表示品質を向上さ
せることが可能となる。
から画像表示用のクロックを生成するPLL回路と、P
LL回路からのクロックに基づいてアナログの映像信号
をディジタルの映像信号に変換するアナログ/ディジタ
ル変換回路と、表示制御信号とPLL回路からのクロッ
クとアナログ/ディジタル変換回路からのディジタル映
像信号とが入力される表示装置とから構成される画像表
示装置において、PLL回路として前記(1)または
(2)の手段に記載されたPLL回路を用いるようにし
たので、PLL回路によって高精細画像表示用のドット
クロックを生成する際に、ジッタによる表示画像の劣化
を防ぐことが可能となり、表示画面の表示品質を向上さ
せることが可能となる。
【0067】
【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。
に説明する。
【0068】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【0069】[実施例1]図1は、本発明の一実施例
(実施例1)であるPLL回路の回路構成を示す図であ
る。
(実施例1)であるPLL回路の回路構成を示す図であ
る。
【0070】図1において、10は位相比較器、11は
チャージポンプ、12はローパスフィルタ、13は電圧
制御発振器(以下、VCOと称す。)、14は分周器、
19は基準信号発生手段、20,21,27はコンデン
サ、22,23,28は抵抗、24はバッファ、25,
26はダイオード、29はバイアス手段である。
チャージポンプ、12はローパスフィルタ、13は電圧
制御発振器(以下、VCOと称す。)、14は分周器、
19は基準信号発生手段、20,21,27はコンデン
サ、22,23,28は抵抗、24はバッファ、25,
26はダイオード、29はバイアス手段である。
【0071】本実施例1のPLL回路は、位相比較器1
0と、コンデンサ20と、コンデンサ21と、チャージ
ポンプ11と、ローパスフィルタ12と、VCO13
と、分周器14と、基準信号発生手段19と、バイアス
手段29とから構成される。
0と、コンデンサ20と、コンデンサ21と、チャージ
ポンプ11と、ローパスフィルタ12と、VCO13
と、分周器14と、基準信号発生手段19と、バイアス
手段29とから構成される。
【0072】なお、コンデンサ20と、コンデンサ21
とは、直流成分除去手段を構成する。
とは、直流成分除去手段を構成する。
【0073】また、前記チャージポンプ11は、ダイオ
ード25とダイオード26で構成され、前記ローパスフ
ィルタ12は、コンデンサ27と抵抗28とで構成され
る。
ード25とダイオード26で構成され、前記ローパスフ
ィルタ12は、コンデンサ27と抵抗28とで構成され
る。
【0074】さらに、バイアス手段29は、バッファ2
4と、抵抗22と、抵抗23とで構成される。
4と、抵抗22と、抵抗23とで構成される。
【0075】図2は、本実施例1のPLL回路の動作タ
イミングを示すタイミングチャートである。
イミングを示すタイミングチャートである。
【0076】次に、図2を用いて、本実施例1のPLL
回路の動作を説明する。
回路の動作を説明する。
【0077】図2において、(1)は、基準信号発生手
段19が出力する基準信号101を示し、また、(2)
は、分周器14が出力する比較信号102を示してい
る。
段19が出力する基準信号101を示し、また、(2)
は、分周器14が出力する比較信号102を示してい
る。
【0078】本実施例1のPLL回路は、基準信号10
1と比較信号102との立ち上がりエッジの位相を合わ
せるように作用する。
1と比較信号102との立ち上がりエッジの位相を合わ
せるように作用する。
【0079】(3)は、位相比較器10の出力103を
示しており、位相比較器10は、基準信号101の位相
が比較信号102よりもt1だけ進んでいる場合に、出
力103に幅t1の“H”レベルのパルスを出力する。
示しており、位相比較器10は、基準信号101の位相
が比較信号102よりもt1だけ進んでいる場合に、出
力103に幅t1の“H”レベルのパルスを出力する。
【0080】(4)は、位相比較器10の他の出力10
4を示しており、位相比較器10は、基準信号101の
位相が比較信号102よりもt2だけ遅れている場合
に、出力104に幅t2の“L”レベルのパルスを出力
する。
4を示しており、位相比較器10は、基準信号101の
位相が比較信号102よりもt2だけ遅れている場合
に、出力104に幅t2の“L”レベルのパルスを出力
する。
【0081】なお、本実施例1の位相比較器10は、E
CLロジックで構成されていることを前提としており、
出力103および出力104の信号振幅(VA)はおよ
そ0.8Vである。
CLロジックで構成されていることを前提としており、
出力103および出力104の信号振幅(VA)はおよ
そ0.8Vである。
【0082】(5)は、入力信号としてチャージポンプ
11に入力されるコンデンサ20の出力105を示して
おり、位相比較器10の出力103の直流成分を除去し
た後、バイアス手段29によって直流オフセットが与え
れたものである。
11に入力されるコンデンサ20の出力105を示して
おり、位相比較器10の出力103の直流成分を除去し
た後、バイアス手段29によって直流オフセットが与え
れたものである。
【0083】バイアス手段29が与える直流オフセット
値は、ローパスフィルタ12の出力電圧107(電圧=
VC)であり、前記出力電圧107は、バイアス手段2
9のバッファ24および抵抗22を介して出力105に
印加される。
値は、ローパスフィルタ12の出力電圧107(電圧=
VC)であり、前記出力電圧107は、バイアス手段2
9のバッファ24および抵抗22を介して出力105に
印加される。
【0084】(6)は、入力信号としてチャージポンプ
11に入力されるコンデンサ21の出力106を示して
おり、位相比較器10の他の出力104の直流成分を除
去した後、バイアス手段29によって直流オフセットが
与えられたものである。
11に入力されるコンデンサ21の出力106を示して
おり、位相比較器10の他の出力104の直流成分を除
去した後、バイアス手段29によって直流オフセットが
与えられたものである。
【0085】バイアス手段29が与える直流オフセット
値は、ローパスフィルタ12の出力電圧107(電圧=
VC)であり、前記出力電圧107は、バイアス手段2
9のバッファ24および抵抗23を介して出力106に
印加される。
値は、ローパスフィルタ12の出力電圧107(電圧=
VC)であり、前記出力電圧107は、バイアス手段2
9のバッファ24および抵抗23を介して出力106に
印加される。
【0086】(7)は、基準信号101に対して分周器
14からの比較信号102の位相が遅れた場合の、ダイ
オード25の両端に加わる電圧[(出力105の電位)
−(出力107の電位)]を示している。
14からの比較信号102の位相が遅れた場合の、ダイ
オード25の両端に加わる電圧[(出力105の電位)
−(出力107の電位)]を示している。
【0087】t1期間以外は、バイアス手段29が出力
105に与える直流オフセット値のために、ダイオード
25の両端に加わる電圧はおよそゼロとなるが、t1期
間中は(VA)の信号振幅(約0.8V)が印加され
る。
105に与える直流オフセット値のために、ダイオード
25の両端に加わる電圧はおよそゼロとなるが、t1期
間中は(VA)の信号振幅(約0.8V)が印加され
る。
【0088】したがって、(8)に示すように、ダイオ
ード25がONしてダイオードの順方向電流がローパス
フィルタ12のコンデンサ27に流れる。
ード25がONしてダイオードの順方向電流がローパス
フィルタ12のコンデンサ27に流れる。
【0089】コンデンサ27は、ローパスフィルタ12
に流れ込む電流をチャージして、その出力電位を上昇さ
せる。
に流れ込む電流をチャージして、その出力電位を上昇さ
せる。
【0090】その結果、VCO13の出力クロック10
8の周波数が高くなり、分周器14が出力する比較信号
102の位相遅れを補正するように作用する。
8の周波数が高くなり、分周器14が出力する比較信号
102の位相遅れを補正するように作用する。
【0091】(9)は、基準信号101に対して分周器
14からの比較信号102の位相が進んだ場合の、ダイ
オード26の両端に加わる電圧[(出力106の電位)
−(出力107の電位)]を示している。
14からの比較信号102の位相が進んだ場合の、ダイ
オード26の両端に加わる電圧[(出力106の電位)
−(出力107の電位)]を示している。
【0092】t2期間以外は、バイアス手段29が信号
106に与える直流オフセット値のために、ダイオード
26の両端に加わる電圧はおよそゼロとなるが、t2期
間中に(−VA)の信号振幅(−約0.8V)が印加さ
れる。
106に与える直流オフセット値のために、ダイオード
26の両端に加わる電圧はおよそゼロとなるが、t2期
間中に(−VA)の信号振幅(−約0.8V)が印加さ
れる。
【0093】したがって、(10)に示すように、ダイ
オード26がONしてローパスフィルタ12のコンデン
サ27からダイオードの順方向電流が流れる。
オード26がONしてローパスフィルタ12のコンデン
サ27からダイオードの順方向電流が流れる。
【0094】コンデンサ27は、ダイオードの順方向電
流をディスチャージして、その出力電位を低下させる。
流をディスチャージして、その出力電位を低下させる。
【0095】その結果、VCO13の出力クロック10
8の周波数が低くなり、分周器14が出力する比較信号
102の位相進みを補正するように作用する。
8の周波数が低くなり、分周器14が出力する比較信号
102の位相進みを補正するように作用する。
【0096】(11)は、VCO13の出力クロック1
08を示しており、クロック周波数(fVCO)は、分
周器14の分周比(N)と基準信号101の周波数(f
REF)によって決定され、[fVCO=fREF×
N]となる。
08を示しており、クロック周波数(fVCO)は、分
周器14の分周比(N)と基準信号101の周波数(f
REF)によって決定され、[fVCO=fREF×
N]となる。
【0097】前記したように、チャージポンプ11の入
力電位は、バイアス手段29によってチャージポンプ1
1自身の出力電位と同電位に調整されるため、チャージ
ポンプ11は、自身の出力電位に依存せずに常に正常動
作可能である。
力電位は、バイアス手段29によってチャージポンプ1
1自身の出力電位と同電位に調整されるため、チャージ
ポンプ11は、自身の出力電位に依存せずに常に正常動
作可能である。
【0098】したがって、チャージポンプ11の出力レ
ンジは、制限を受けることなく無限に広く確保すること
ができるので、ローパスフィルタ12の出力レンジを広
く確保することが可能となり、ローパスフィルタ12の
出力振幅の対ノイズ電圧比を高くすることが可能とな
る。
ンジは、制限を受けることなく無限に広く確保すること
ができるので、ローパスフィルタ12の出力レンジを広
く確保することが可能となり、ローパスフィルタ12の
出力振幅の対ノイズ電圧比を高くすることが可能とな
る。
【0099】これにより、ノイズ電圧によるVCO13
の出力クロック108の周波数の変移を小さくすること
が可能となり、基準信号101に対するVCO13が出
力するクロック108のジッタを減少させることが可能
となる。
の出力クロック108の周波数の変移を小さくすること
が可能となり、基準信号101に対するVCO13が出
力するクロック108のジッタを減少させることが可能
となる。
【0100】また、本実施例1のPLL回路は、小規模
な回路構成で実現することが可能である。
な回路構成で実現することが可能である。
【0101】また、ダイオード25およびダイオード2
6がoffの時は、ダイオード25およびダイオード2
6の両端に加わる電圧がゼロとなるため、ダイオード逆
電流がほとんど流れない。
6がoffの時は、ダイオード25およびダイオード2
6の両端に加わる電圧がゼロとなるため、ダイオード逆
電流がほとんど流れない。
【0102】したがって、ダイオード25およびダイオ
ード26がoffのときに、ローパスフィルタ12のコ
ンデンサ27から電荷のチャージ、あるいは、ディスチ
ャージが生じないので、ローパスフィルタ12の出力電
位の狂いが生じず、精度が高い出力クロック108を得
ることが可能となる。
ード26がoffのときに、ローパスフィルタ12のコ
ンデンサ27から電荷のチャージ、あるいは、ディスチ
ャージが生じないので、ローパスフィルタ12の出力電
位の狂いが生じず、精度が高い出力クロック108を得
ることが可能となる。
【0103】図3は、図1に示す位相比較器10がC−
MOSロジックで構成されている場合のチャージポンプ
40の回路構成を示す図である。
MOSロジックで構成されている場合のチャージポンプ
40の回路構成を示す図である。
【0104】前記説明では、PLL回路の位相比較器1
0は、ECLロジックで構成されており、その出力の信
号振幅がECLレベルの信号(信号振幅、約0.8V)
の場合を想定したが、位相比較器10の出力の信号振幅
がC−MOSレベル(信号振幅、約5.0V)の場合
は、図3に示すチャージポンプ40を用いることで、同
等の性能を得ることが可能となる。
0は、ECLロジックで構成されており、その出力の信
号振幅がECLレベルの信号(信号振幅、約0.8V)
の場合を想定したが、位相比較器10の出力の信号振幅
がC−MOSレベル(信号振幅、約5.0V)の場合
は、図3に示すチャージポンプ40を用いることで、同
等の性能を得ることが可能となる。
【0105】図3に示すチャージポンプ40は、ダイオ
ード25およびダイオード26に対して抵抗41および
抵抗42をそれぞれ直列に接続したものである。
ード25およびダイオード26に対して抵抗41および
抵抗42をそれぞれ直列に接続したものである。
【0106】図3に示す回路構成において、抵抗41お
よび抵抗42の値を適切に設定することで、ダイオード
25およびダイオード26がON時のダイオードの順方
向電流を、位相比較器10の出力の信号振幅がECLレ
ベルの場合と同等に調整することが可能となる。
よび抵抗42の値を適切に設定することで、ダイオード
25およびダイオード26がON時のダイオードの順方
向電流を、位相比較器10の出力の信号振幅がECLレ
ベルの場合と同等に調整することが可能となる。
【0107】[実施例2]図4は、本発明の他の実施例
(実施例2)であるPLL回路の回路構成を示す回路図
である。
(実施例2)であるPLL回路の回路構成を示す回路図
である。
【0108】図4において、10は位相比較器、12は
ローパスフィルタ、13はVCO、14は分周器、16
はチャージポンプ、19は基準信号発生手段、20,2
1,27はコンデンサ、22,23,28は抵抗、24
はバッファ、29はバイアス手段、33はnpnトラン
ジスタ、34はpnpトランジスタ、35,36は電流
源である。
ローパスフィルタ、13はVCO、14は分周器、16
はチャージポンプ、19は基準信号発生手段、20,2
1,27はコンデンサ、22,23,28は抵抗、24
はバッファ、29はバイアス手段、33はnpnトラン
ジスタ、34はpnpトランジスタ、35,36は電流
源である。
【0109】本実施例2のPLL回路は、位相比較器1
0と、コンデンサ20と、コンデンサ21と、チャージ
ポンプ16と、ローパスフィルタ12と、VCO13
と、分周器14と、基準信号発生手段19と、バイアス
手段29とから構成される。
0と、コンデンサ20と、コンデンサ21と、チャージ
ポンプ16と、ローパスフィルタ12と、VCO13
と、分周器14と、基準信号発生手段19と、バイアス
手段29とから構成される。
【0110】なお、コンデンサ20と、コンデンサ21
とは、直流成分除去手段を構成する。
とは、直流成分除去手段を構成する。
【0111】また、前記チャージポンプ16は、npn
トランジスタ33と、pnpトランジスタ34と、電流
源35と、電流源36とで構成され、前記ローパスフィ
ルタ12は、コンデンサ27と抵抗28とで構成され
る。
トランジスタ33と、pnpトランジスタ34と、電流
源35と、電流源36とで構成され、前記ローパスフィ
ルタ12は、コンデンサ27と抵抗28とで構成され
る。
【0112】さらに、バイアス手段29は、バッファ2
4と、抵抗22と、抵抗23とで構成される。
4と、抵抗22と、抵抗23とで構成される。
【0113】図5は、本実施例2のPLL回路の動作タ
イミングを示すタイミングチャートである。
イミングを示すタイミングチャートである。
【0114】次に、図5を用いて、本実施例2のPLL
回路の動作を説明する。
回路の動作を説明する。
【0115】図5において、(1)は、基準信号発生手
段19が出力する基準信号101を示しており、(2)
は、分周器14が出力する比較信号102を示してい
る。
段19が出力する基準信号101を示しており、(2)
は、分周器14が出力する比較信号102を示してい
る。
【0116】本実施例2のPLL回路は、基準信号10
1と比較信号102との立ち上がりエッジの位相を合わ
せるように作用する。
1と比較信号102との立ち上がりエッジの位相を合わ
せるように作用する。
【0117】(3)は、位相比較器10の出力103を
示しており、位相比較器10は、基準信号101の位相
が比較信号102よりもt1だけ進んでいる場合に、出
力103に幅t1の“H”レベルのパルスを出力する。
示しており、位相比較器10は、基準信号101の位相
が比較信号102よりもt1だけ進んでいる場合に、出
力103に幅t1の“H”レベルのパルスを出力する。
【0118】(4)は、位相比較器10の他の出力10
4を示しており、位相比較器10は、基準信号101の
位相が比較信号102よりもt2だけ遅れている場合
に、出力104に幅t2の“L”レベルのパルスを出力
する。
4を示しており、位相比較器10は、基準信号101の
位相が比較信号102よりもt2だけ遅れている場合
に、出力104に幅t2の“L”レベルのパルスを出力
する。
【0119】(5)は、入力信号線を介してチャージポ
ンプ11に入力されるコンデンサ20の出力105を示
しており、位相比較器10の出力103の直流成分を除
去した後、バイアス手段29によって直流オフセットが
与えられたものである。
ンプ11に入力されるコンデンサ20の出力105を示
しており、位相比較器10の出力103の直流成分を除
去した後、バイアス手段29によって直流オフセットが
与えられたものである。
【0120】(6)は、入力信号線を介してチャージポ
ンプ11に入力されるコンデンサ21の出力106を示
しており、位相比較器10の他の出力104の直流成分
を除去した後、バイアス手段29によって直流オフセッ
トを与えられたものである。
ンプ11に入力されるコンデンサ21の出力106を示
しており、位相比較器10の他の出力104の直流成分
を除去した後、バイアス手段29によって直流オフセッ
トを与えられたものである。
【0121】なお、前記(1)〜(6)は、前記実施例
1とその動作において同じである。
1とその動作において同じである。
【0122】(7)は、基準信号101に対して分周器
14からの比較信号102の位相が遅れた場合の、np
nトランジスタ33のベース/エミッタ間に加わる電圧
[(出力105の電位)−(出力107の電位)]を示
している。
14からの比較信号102の位相が遅れた場合の、np
nトランジスタ33のベース/エミッタ間に加わる電圧
[(出力105の電位)−(出力107の電位)]を示
している。
【0123】t1期間以外は、バイアス手段29が出力
105に与える直流オフセット値のために、npnトラ
ンジスタ33のベース/エミッタ間に加わる電圧はおよ
そゼロとなるが、t1期間中は(VA)の信号振幅(約
0.8V)が印加される。
105に与える直流オフセット値のために、npnトラ
ンジスタ33のベース/エミッタ間に加わる電圧はおよ
そゼロとなるが、t1期間中は(VA)の信号振幅(約
0.8V)が印加される。
【0124】したがって、(8)に示すように、t1期
間中に、npnトランジスタ33がONして、電流源3
5の電流がローパスフィルタ12のコンデンサ27に流
れる。
間中に、npnトランジスタ33がONして、電流源3
5の電流がローパスフィルタ12のコンデンサ27に流
れる。
【0125】コンデンサ27は、ローパスフィルタ12
に流れ込む電流源35の電流をチャージして、その出力
電位を上昇させる。
に流れ込む電流源35の電流をチャージして、その出力
電位を上昇させる。
【0126】その結果、VCO13の出力クロック10
8の周波数が高くなり、分周器14が出力する比較信号
102の位相遅れを補正するように作用する。
8の周波数が高くなり、分周器14が出力する比較信号
102の位相遅れを補正するように作用する。
【0127】(9)は、基準信号101に対して分周器
14からの比較信号102の位相が進んだ場合の、pn
pトランジスタ34のエミッタ/ベース間に加わる電圧
[(出力106の電位)−(出力107の電位)]を示
している。
14からの比較信号102の位相が進んだ場合の、pn
pトランジスタ34のエミッタ/ベース間に加わる電圧
[(出力106の電位)−(出力107の電位)]を示
している。
【0128】t2期間以外は、バイアス手段29が出力
106に与える直流オフセット値のために、pnpトラ
ンジスタ34のエミッタ/ベース間に加わる電圧はおよ
そゼロとなるが、t2期間中は(−VA)の信号振幅
(−約0.8V)が印加される。
106に与える直流オフセット値のために、pnpトラ
ンジスタ34のエミッタ/ベース間に加わる電圧はおよ
そゼロとなるが、t2期間中は(−VA)の信号振幅
(−約0.8V)が印加される。
【0129】したがって、(10)に示すように、t2
期間中に、pnpトランジスタ34がONして、ローパ
スフィルタ12のコンデンサ27から電流源36に電流
が流れる。
期間中に、pnpトランジスタ34がONして、ローパ
スフィルタ12のコンデンサ27から電流源36に電流
が流れる。
【0130】コンデンサ27は、ローパスフィルタ12
から電流源36に流れる電流をディスチャージして、そ
の出力電圧を低下させる。
から電流源36に流れる電流をディスチャージして、そ
の出力電圧を低下させる。
【0131】その結果、VCO13の出力クロック10
8の周波数が低くなり、分周器14が出力する比較信号
102の位相進みを補正するように作用する。
8の周波数が低くなり、分周器14が出力する比較信号
102の位相進みを補正するように作用する。
【0132】(11)は、VCO13の出力クロック1
08を示しており、クロック周波数(fVCO)は、分
周器14の分周比(N)と基準信号101の周波数(f
REF)によって決定され、[fVCO=fREF×
N]となる。
08を示しており、クロック周波数(fVCO)は、分
周器14の分周比(N)と基準信号101の周波数(f
REF)によって決定され、[fVCO=fREF×
N]となる。
【0133】前記本実施例2においても、前記実施例1
と同じく、チャージポンプ11の出力レンジは、無限に
広く確保することができるので、ローパスフィルタ12
の出力レンジを広く確保することが可能となり、ローパ
スフィルタ12の出力振幅の対ノイズ電圧比を高くする
ことが可能となる。
と同じく、チャージポンプ11の出力レンジは、無限に
広く確保することができるので、ローパスフィルタ12
の出力レンジを広く確保することが可能となり、ローパ
スフィルタ12の出力振幅の対ノイズ電圧比を高くする
ことが可能となる。
【0134】これにより、ノイズ電圧によるVCO13
の出力クロック108の周波数の変移を小さくすること
が可能となり、基準信号101に対するVCO13が出
力するクロック108のジッタを減少させることが可能
となる。
の出力クロック108の周波数の変移を小さくすること
が可能となり、基準信号101に対するVCO13が出
力するクロック108のジッタを減少させることが可能
となる。
【0135】また、本実施例2では、チャージポンプ1
6の出力電流を電流源回路35,36で生成しているた
め、前記実施例1よりも、チャージポンプ16の出力電
流精度を高くすることが可能となる。
6の出力電流を電流源回路35,36で生成しているた
め、前記実施例1よりも、チャージポンプ16の出力電
流精度を高くすることが可能となる。
【0136】[実施例3]図6は、本発明の他の実施例
(実施例3)であるPLL回路の回路構成を示す回路図
である。
(実施例3)であるPLL回路の回路構成を示す回路図
である。
【0137】図6において、10は位相比較器、14は
分周器、19は基準信号発生手段、20,21,27,
320,321,327はコンデンサ、22,23,2
8,322,328は抵抗、24,324はバッファ、
25,26,325,326はダイオード、29,32
9はバイアス手段、311はチャージポンプ、312は
ローパスフィルタ、313はVCOである。
分周器、19は基準信号発生手段、20,21,27,
320,321,327はコンデンサ、22,23,2
8,322,328は抵抗、24,324はバッファ、
25,26,325,326はダイオード、29,32
9はバイアス手段、311はチャージポンプ、312は
ローパスフィルタ、313はVCOである。
【0138】本実施例3のPLL回路は、前記実施例1
のPLL回路を差動動作型にしたものであり、本実施例
3のPLL回路は、正相の位相誤差出力と逆相の位相誤
差出力とを出力する位相比較手段10と、コンデンサ2
0と、コンデンサ21と、コンデンサ320と、コンデ
ンサ321と、チャージポンプ311と、正相の制御電
圧と逆相の制御電圧とを出力するローパスフィルタ31
2と、正相の制御電圧と逆相の制御電圧との差動制御電
圧が入力される差動型VCO313と、分周器14と、
基準信号発生手段19と、バイアス手段29と、バイア
ス手段329とから構成される。
のPLL回路を差動動作型にしたものであり、本実施例
3のPLL回路は、正相の位相誤差出力と逆相の位相誤
差出力とを出力する位相比較手段10と、コンデンサ2
0と、コンデンサ21と、コンデンサ320と、コンデ
ンサ321と、チャージポンプ311と、正相の制御電
圧と逆相の制御電圧とを出力するローパスフィルタ31
2と、正相の制御電圧と逆相の制御電圧との差動制御電
圧が入力される差動型VCO313と、分周器14と、
基準信号発生手段19と、バイアス手段29と、バイア
ス手段329とから構成される。
【0139】なお、コンデンサ20と、コンデンサ21
と、コンデンサ320と、コンデンサ321とは、直流
成分除去手段を構成する。
と、コンデンサ320と、コンデンサ321とは、直流
成分除去手段を構成する。
【0140】また、前記チャージポンプ311は、ダイ
オード25と、ダイオード26と、ダイオード325
と、ダイオード326とで構成され、前記ローパスフィ
ルタ312は、コンデンサ27と、コンデンサ327
と、抵抗28と、抵抗328とで構成される。
オード25と、ダイオード26と、ダイオード325
と、ダイオード326とで構成され、前記ローパスフィ
ルタ312は、コンデンサ27と、コンデンサ327
と、抵抗28と、抵抗328とで構成される。
【0141】さらに、前記バイアス手段29は、バッフ
ァ24と、抵抗22と、抵抗23とで構成され、また、
前記バイアス手段329は、バッファ324と、抵抗3
22と、抵抗23とで構成される。
ァ24と、抵抗22と、抵抗23とで構成され、また、
前記バイアス手段329は、バッファ324と、抵抗3
22と、抵抗23とで構成される。
【0142】図7は、本実施例3のPLL回路の動作タ
イミングを示すタイミングチャートである。
イミングを示すタイミングチャートである。
【0143】次に、図7を用いて、本実施例3のPLL
回路の動作を説明する。
回路の動作を説明する。
【0144】なお、本実施例3において、前記実施例1
と同じものについては、その説明は省略する。
と同じものについては、その説明は省略する。
【0145】図7において、(1)は、基準信号発生手
段19が出力する基準信号101を示し、また、(2)
は、分周器14が出力する比較信号102を示してい
る。
段19が出力する基準信号101を示し、また、(2)
は、分周器14が出力する比較信号102を示してい
る。
【0146】本実施例3のPLL回路は、基準信号10
1と比較信号102との立ち上がりエッジの位相を合わ
せるように作用する。
1と比較信号102との立ち上がりエッジの位相を合わ
せるように作用する。
【0147】(3)は、位相比較器10の出力403を
示しており、位相比較器10は、基準信号101の位相
が比較信号102よりもt1だけ進んでいる場合に、出
力403に幅t1の“L”レベルのパルスを出力する。
示しており、位相比較器10は、基準信号101の位相
が比較信号102よりもt1だけ進んでいる場合に、出
力403に幅t1の“L”レベルのパルスを出力する。
【0148】(4)は、位相比較器10の他の出力40
4を示しており、位相比較器10は、基準信号101の
位相が比較信号102よりもt2だけ遅れている場合
に、出力404に幅t2の“H”レベルのパルスを出力
する。
4を示しており、位相比較器10は、基準信号101の
位相が比較信号102よりもt2だけ遅れている場合
に、出力404に幅t2の“H”レベルのパルスを出力
する。
【0149】なお、本実施例3の位相比較器10は、E
CLロジックで構成されていることを前提としており、
出力403および出力404の信号振幅(VA)はおよ
そ0.8Vである。
CLロジックで構成されていることを前提としており、
出力403および出力404の信号振幅(VA)はおよ
そ0.8Vである。
【0150】(5)は、入力信号としてチャージポンプ
311に入力されるコンデンサ320の出力405を示
しており、位相比較器10の出力403の直流成分を除
去した後、バイアス手段329によって直流オフセット
が与えられたものである。
311に入力されるコンデンサ320の出力405を示
しており、位相比較器10の出力403の直流成分を除
去した後、バイアス手段329によって直流オフセット
が与えられたものである。
【0151】バイアス手段329が与える直流オフセッ
ト値は、ローパスフィルタ312の出力電位407(電
圧=VC)であり、前記出力電位407は、バイアス手
段329のバッファ324および抵抗322を介して出
力405に印加される。
ト値は、ローパスフィルタ312の出力電位407(電
圧=VC)であり、前記出力電位407は、バイアス手
段329のバッファ324および抵抗322を介して出
力405に印加される。
【0152】(6)は、入力信号としてチャージポンプ
311に入力されるコンデンサ321の出力406を示
しており、位相比較器10の他の出力404の直流成分
を除去した後、バイアス手段329によって直流オフセ
ットが与えられたものである。
311に入力されるコンデンサ321の出力406を示
しており、位相比較器10の他の出力404の直流成分
を除去した後、バイアス手段329によって直流オフセ
ットが与えられたものである。
【0153】バイアス手段329が与える直流オフセッ
ト値は、ローパスフィルタ312の出力電圧407(電
圧=VC)であり、前記出力電圧407は、バイアス手
段329のバッファ324および抵抗323を介して出
力406に印加される。
ト値は、ローパスフィルタ312の出力電圧407(電
圧=VC)であり、前記出力電圧407は、バイアス手
段329のバッファ324および抵抗323を介して出
力406に印加される。
【0154】(7)は、基準信号101に対して分周器
14からの比較信号102の位相が遅れた場合の、ダイ
オード325の両端に加わる電圧[(出力405の電
位)−(出力407の電位)]を示している。
14からの比較信号102の位相が遅れた場合の、ダイ
オード325の両端に加わる電圧[(出力405の電
位)−(出力407の電位)]を示している。
【0155】t1期間以外は、バイアス手段329が出
力405に与える直流オフセット値のために、ダイオー
ド325の両端に加わる電圧はおよそゼロとなるが、t
1期間中は(−VA)の信号振幅(−約0.8V)が印
加される。
力405に与える直流オフセット値のために、ダイオー
ド325の両端に加わる電圧はおよそゼロとなるが、t
1期間中は(−VA)の信号振幅(−約0.8V)が印
加される。
【0156】したがって、(8)に示すように、ダイオ
ード325がONしてローパスフィルタ312のコンデ
ンサ327からダイオードの順方向電流が流れる。
ード325がONしてローパスフィルタ312のコンデ
ンサ327からダイオードの順方向電流が流れる。
【0157】コンデンサ327は、ダイオードの順方向
電流をディスチャージして、その出力電圧を低下させ
る。
電流をディスチャージして、その出力電圧を低下させ
る。
【0158】(9)は、基準信号101に対して分周器
14からの比較信号102の位相が進んだ場合の、ダイ
オード326の両端に加わる電圧[(出力406の電
位)−(出力407の電位)]を示している。
14からの比較信号102の位相が進んだ場合の、ダイ
オード326の両端に加わる電圧[(出力406の電
位)−(出力407の電位)]を示している。
【0159】t2期間以外は、バイアス手段329が出
力406に与える直流オフセット値のために、ダイオー
ド326の両端に加わる電圧はおよそゼロとなるが、t
2期間中は(VA)の信号振幅(約0.8V)が印加さ
れる。
力406に与える直流オフセット値のために、ダイオー
ド326の両端に加わる電圧はおよそゼロとなるが、t
2期間中は(VA)の信号振幅(約0.8V)が印加さ
れる。
【0160】したがって、(10)に示すように、ダイ
オード326がONしてダイオードの順方向電流がロー
パスフィルタ312のコンデンサ327に流れる。
オード326がONしてダイオードの順方向電流がロー
パスフィルタ312のコンデンサ327に流れる。
【0161】コンデンサ327は、ローパスフィルタ3
12に流れ込む電流をチャージして、その出力電位を上
昇させる。
12に流れ込む電流をチャージして、その出力電位を上
昇させる。
【0162】以上の結果、(11)に示すように、ロー
パスフィルタ312の出力電位407と出力電位107
とは逆位相で変化し、差動型VCO313は、出力電位
107と出力電位407との差の電位(Edif)で制
御される。
パスフィルタ312の出力電位407と出力電位107
とは逆位相で変化し、差動型VCO313は、出力電位
107と出力電位407との差の電位(Edif)で制
御される。
【0163】また、差動型VCO313のクロック周波
数(fVCO)は、分周器14の分周比(N)と基準信
号101の周波数(fREF)によって決定され、[f
VCO=fREF×N]となる。
数(fVCO)は、分周器14の分周比(N)と基準信
号101の周波数(fREF)によって決定され、[f
VCO=fREF×N]となる。
【0164】図8は、図6に示す差動型電圧制御発振器
(VCO)313の回路構成の一例を示す図である。
(VCO)313の回路構成の一例を示す図である。
【0165】図8において、350はレベル変換回路、
351はエミッタ結合型非安定マルチバイブレータ回
路、352は差動増幅回路、353はカレントミラー回
路である。
351はエミッタ結合型非安定マルチバイブレータ回
路、352は差動増幅回路、353はカレントミラー回
路である。
【0166】カレントミラー回路353は、電流Idと
同じ電流値の電流Iaと電流Ibを生成し、また、エミ
ッタ結合型非安定マルチバイブレータ回路351は、電
流Iaと電流Ibの電流値に比例した周波数のクロック
を生成して出力する。
同じ電流値の電流Iaと電流Ibを生成し、また、エミ
ッタ結合型非安定マルチバイブレータ回路351は、電
流Iaと電流Ibの電流値に比例した周波数のクロック
を生成して出力する。
【0167】差動増幅回路352は、出力電位107と
出力電位407との差の電位(Edif)に応じて、電
流Idが変化する。
出力電位407との差の電位(Edif)に応じて、電
流Idが変化する。
【0168】電流Idが変化すると、カレントミラー回
路353により、電流Iaと電流Ibが変化し、エミッ
タ結合型非安定マルチバイブレータ回路351から出力
されるクロックの発振周波数が変化する。
路353により、電流Iaと電流Ibが変化し、エミッ
タ結合型非安定マルチバイブレータ回路351から出力
されるクロックの発振周波数が変化する。
【0169】レベル変換回路350は、エミッタ結合型
非安定マルチバイブレータ回路351から出力されるク
ロックのレベルをMOSレベルやECLレベルに変換す
る。
非安定マルチバイブレータ回路351から出力されるク
ロックのレベルをMOSレベルやECLレベルに変換す
る。
【0170】本実施例3でも、チャージポンプ311の
入力電位は、バイアス手段29およびバイアス手段32
9によって、チャージポンプ311自身の出力電位と同
電位に調整されるため、チャージポンプ311は、自身
の出力電位に依存せずに常に正常動作可能である。
入力電位は、バイアス手段29およびバイアス手段32
9によって、チャージポンプ311自身の出力電位と同
電位に調整されるため、チャージポンプ311は、自身
の出力電位に依存せずに常に正常動作可能である。
【0171】したがって、チャージポンプ311の出力
レンジは、制限を受けることなく無限に広く確保するこ
とができるので、ローパスフィルタ312の出力レンジ
を広く確保することが可能となり、ローパスフィルタ3
12の出力振幅の対ノイズ電圧比を高くすることが可能
となる。
レンジは、制限を受けることなく無限に広く確保するこ
とができるので、ローパスフィルタ312の出力レンジ
を広く確保することが可能となり、ローパスフィルタ3
12の出力振幅の対ノイズ電圧比を高くすることが可能
となる。
【0172】これにより、ノイズ電圧によるVCO31
3の出力クロック108の周波数の変移を小さくするこ
とが可能となり、基準信号101に対するVCO313
が出力するクロック108のジッタを減少させることが
可能となる。
3の出力クロック108の周波数の変移を小さくするこ
とが可能となり、基準信号101に対するVCO313
が出力するクロック108のジッタを減少させることが
可能となる。
【0173】また、前記実施例1あるいは実施例2のV
COは、入力電位107と接地電位との差の電位で動作
するため、接地電位に重畳されるノイズ電圧の影響によ
りクロック108にジッタが生じる。
COは、入力電位107と接地電位との差の電位で動作
するため、接地電位に重畳されるノイズ電圧の影響によ
りクロック108にジッタが生じる。
【0174】しかしながら、本実施例3のVCOは、入
力電位107と入力電位407との差の電位で動作する
ため、接地電位にノイズ電圧が重畳されてもクロック1
08にジッタが生じることはほとんどない。
力電位107と入力電位407との差の電位で動作する
ため、接地電位にノイズ電圧が重畳されてもクロック1
08にジッタが生じることはほとんどない。
【0175】したがって、本実施例3では、接地電位に
重畳されるノイズ電圧の影響が少なくなり、さらに、ジ
ッタを減少することが可能となる。
重畳されるノイズ電圧の影響が少なくなり、さらに、ジ
ッタを減少することが可能となる。
【0176】また、前記各実施例のPLL回路を、前記
図9に示すような液晶ディスプレイ装置の画像表示用の
ドットクロックを生成するPLL回路に使用することに
より、ジッタによる表示画像の劣化を防ぐことが可能と
なり、これにより、表示画面の表示品質を向上させるこ
とが可能となる。
図9に示すような液晶ディスプレイ装置の画像表示用の
ドットクロックを生成するPLL回路に使用することに
より、ジッタによる表示画像の劣化を防ぐことが可能と
なり、これにより、表示画面の表示品質を向上させるこ
とが可能となる。
【0177】以上、本発明を実施例に基づき具体的に説
明したが、本発明は、前記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で種々変更し得ること
は言うまでもない。
明したが、本発明は、前記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で種々変更し得ること
は言うまでもない。
【0178】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。
【0179】(1)本発明によれば、PLL回路におい
て、位相比較器とチャージポンプと間に、位相比較器か
らの位相誤差出力から直流成分を除去し、当該直流成分
を除去した位相誤差出力をチャージポンプの入力信号と
して出力する直流除去手段を備えるとともに、ローパス
フィルタの出力電圧をバイアス電圧としてチャージポン
プの入力信号に印加するようにしたので、チャージポン
プの出力レンジを拡大することができ、ローパスフィル
タの出力レンジを広く確保することが可能となる。
て、位相比較器とチャージポンプと間に、位相比較器か
らの位相誤差出力から直流成分を除去し、当該直流成分
を除去した位相誤差出力をチャージポンプの入力信号と
して出力する直流除去手段を備えるとともに、ローパス
フィルタの出力電圧をバイアス電圧としてチャージポン
プの入力信号に印加するようにしたので、チャージポン
プの出力レンジを拡大することができ、ローパスフィル
タの出力レンジを広く確保することが可能となる。
【0180】これにより、接地電位のノイズ成分に対し
て、ローパスフィルタの出力振幅の比率を高くすること
ができ、基準信号に対する電圧制御発振器の出力するク
ロックのジッタを減少することが可能となる。
て、ローパスフィルタの出力振幅の比率を高くすること
ができ、基準信号に対する電圧制御発振器の出力するク
ロックのジッタを減少することが可能となる。
【0181】(2)本発明によれば、差動動作型のPL
L回路において、位相比較器とチャージポンプと間に、
位相比較器からの位相誤差出力から直流成分を除去し、
当該直流成分を除去した位相誤差出力をチャージポンプ
の入力信号として出力する直流除去手段を備えるととも
に、ローパスフィルタの出力電圧をバイアス電圧として
チャージポンプの入力信号に印加するようにしたので、
チャージポンプの出力レンジを拡大することができ、ロ
ーパスフィルタの出力レンジを広く確保することが可能
となる。
L回路において、位相比較器とチャージポンプと間に、
位相比較器からの位相誤差出力から直流成分を除去し、
当該直流成分を除去した位相誤差出力をチャージポンプ
の入力信号として出力する直流除去手段を備えるととも
に、ローパスフィルタの出力電圧をバイアス電圧として
チャージポンプの入力信号に印加するようにしたので、
チャージポンプの出力レンジを拡大することができ、ロ
ーパスフィルタの出力レンジを広く確保することが可能
となる。
【0182】これにより、接地電位のノイズ成分に対し
て、ローパスフィルタの出力振幅の比率を高くすること
ができるばかりでなく、接地電位に重畳したノイズ電圧
の影響を少なくすることが可能となり、基準信号に対す
る電圧制御発振器の出力するクロックのジッタをさらに
減少させること可能となる。
て、ローパスフィルタの出力振幅の比率を高くすること
ができるばかりでなく、接地電位に重畳したノイズ電圧
の影響を少なくすることが可能となり、基準信号に対す
る電圧制御発振器の出力するクロックのジッタをさらに
減少させること可能となる。
【0183】(3)本発明によれば、画像表示装置にお
いて、PLL回路によって高精細画像表示用のドットク
ロックを生成する際に、ジッタによる表示画像の劣化を
防ぐことが可能となり、表示画面の表示品質を向上させ
ることが可能となる。
いて、PLL回路によって高精細画像表示用のドットク
ロックを生成する際に、ジッタによる表示画像の劣化を
防ぐことが可能となり、表示画面の表示品質を向上させ
ることが可能となる。
【図面の簡単な説明】
【図1】本発明の一実施例(実施例1)であるPLL回
路の回路構成を示す図である。
路の回路構成を示す図である。
【図2】本実施例1のPLL回路の動作タイミングを示
すタイミングチャートである。
すタイミングチャートである。
【図3】図1に示す位相比較器がC−MOS構成である
場合のチャージポンプの回路構成を示す図である。
場合のチャージポンプの回路構成を示す図である。
【図4】本発明の他の実施例(実施例2)であるPLL
回路の回路構成を示す図である。
回路の回路構成を示す図である。
【図5】本実施例2のPLL回路の動作タイミングを示
すタイミングチャートである。
すタイミングチャートである。
【図6】本発明の他の実施例(実施例3)であるPLL
回路の回路構成を示す図である。
回路の回路構成を示す図である。
【図7】本実施例3のPLL回路の動作タイミングを示
すタイミングチャートである。
すタイミングチャートである。
【図8】図6に示す差動型電圧制御発振器の回路構成の
一例を示す図である。
一例を示す図である。
【図9】従来のビデオキャプチャ機能を備えた、パーソ
ナルコンピュータやワークステーションに使用される液
晶ディスプレイ装置の概略構成を示すブロック図であ
る。
ナルコンピュータやワークステーションに使用される液
晶ディスプレイ装置の概略構成を示すブロック図であ
る。
【図10】図9に示す液晶ディスプレイ装置の動作タイ
ミングを示すタイミングチャートである。
ミングを示すタイミングチャートである。
【図11】図9に示すPLL回路の従来の回路構成を示
す図である。
す図である。
【図12】図11に示すPLL回路の動作タイミングを
示すタイミングチャートである。
示すタイミングチャートである。
【図13】図9に示す液晶ディスプレイ装置において、
PLLクロックにジッタが生じた場合のアナログ/ディ
ジタル変換器の動作を説明するための図である。
PLLクロックにジッタが生じた場合のアナログ/ディ
ジタル変換器の動作を説明するための図である。
【図14】図11に示すPLL回路において、ローパス
フィルタの接地電位に対して電圧制御発振器の接地電位
がゆれた場合の動作を説明するための図である。
フィルタの接地電位に対して電圧制御発振器の接地電位
がゆれた場合の動作を説明するための図である。
【図15】ローパスフィルタの出力電位に対する電圧制
御発振器の出力クロックの周波数可変範囲を示すグラフ
である。
御発振器の出力クロックの周波数可変範囲を示すグラフ
である。
10,51…位相比較器、11,16,40,52,3
11…チャージポンプ、12,53,312…ローパス
フィルタ、13,54,313…電圧制御発振器(VC
O)、14,55…分周器、19,50…基準信号発生
手段、20,21,27,320,321,327…コ
ンデンサ、22,23,28,41,42,61,6
2,63,64,65,66,322,323…抵抗、
24,324… バッファ、25,26,325,326…ダイオード、
29,329…バイアス手段、33,68…npnトラ
ンジスタ、34,67……pnpトランジスタ、301
…PLL回路、302…アナログ/ディジタル変換器、
303…カラー液晶ディスプレイ、304…インバー
タ、350…レベル変換回路、351…エミッタ結合型
非安定マルチバイブレータ回路、352…差動増幅回
路、353…カレントミラー回路。
11…チャージポンプ、12,53,312…ローパス
フィルタ、13,54,313…電圧制御発振器(VC
O)、14,55…分周器、19,50…基準信号発生
手段、20,21,27,320,321,327…コ
ンデンサ、22,23,28,41,42,61,6
2,63,64,65,66,322,323…抵抗、
24,324… バッファ、25,26,325,326…ダイオード、
29,329…バイアス手段、33,68…npnトラ
ンジスタ、34,67……pnpトランジスタ、301
…PLL回路、302…アナログ/ディジタル変換器、
303…カラー液晶ディスプレイ、304…インバー
タ、350…レベル変換回路、351…エミッタ結合型
非安定マルチバイブレータ回路、352…差動増幅回
路、353…カレントミラー回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 永田 俊次 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立画像情報システム内
Claims (3)
- 【請求項1】 電圧制御発振器と、前記電圧制御発振器
から出力されるクロックを分周する分周器と、基準信号
と前記分周器で分周された前記電圧制御発振器からのク
ロックとの位相誤差を検出して位相誤差出力を出力する
位相比較器と、前記位相比較器からの位相誤差出力から
直流成分を除去した直流成分除去位相誤差出力を出力す
る直流成分除去手段と、入力信号として前記直流成分除
去手段からの直流成分除去位相誤差出力が入力され、前
記直流成分除去位相誤差出力に応じた出力電流を出力す
るチャージポンプと、前記チャージポンプからの出力電
流を電圧に変換するとともに帯域制限を行うローパスフ
ィルタとを備え、前記電圧制御発振器が、前記ローパス
フィルタの出力電圧に応じた周波数のクロックを出力す
るようにしたPLL回路であって、前記ローパスフィル
タの出力電圧をバイアス電圧として前記チャージポンプ
の入力信号に印加することを特徴とするPLL回路。 - 【請求項2】 電圧制御発振器と、前記電圧制御発振器
から出力されるクロックを分周する分周器と、基準信号
と前記分周器で分周された前記電圧制御発振器からのク
ロックとの位相誤差を検出して正相の位相誤差出力と逆
相の位相誤差出力とを出力する位相比較器と、前記位相
比較器からの正相の位相誤差出力と逆相の位相誤差出力
とから直流成分を除去した正相の直流成分除去位相誤差
出力と逆相の直流成分除去位相誤差出力とをそれぞれ出
力する直流成分除去手段と、入力信号として前記直流成
分除去手段からの正相の直流成分除去位相誤差出力と逆
相の直流成分除去位相誤差出力とがそれぞれ入力され、
前記正相の直流成分除去位相誤差出力と逆相の直流成分
除去位相誤差出力とに応じた正相の出力電流と逆相の出
力電流とをそれぞれ出力するチャージポンプと、前記チ
ャージポンプからの正相の出力電流と逆相の出力電流と
をそれぞれ電圧に変換するとともに帯域制限を行うロー
パスフィルタとを備え、前記電圧制御発振器が、前記ロ
ーパスフィルタの正相の出力電圧と逆相の出力電圧との
差の電圧に応じた周波数のクロックを出力するようにし
たPLL回路であって、前記ローパスフィルタの正相の
出力電圧と逆相の出力電圧とをバイアス電圧として前記
チャージポンプのそれぞれの入力信号に印加することを
特徴とするPLL回路。 - 【請求項3】 表示制御信号から画像表示用のクロック
を生成するPLL回路と、前記PLL回路からのクロッ
クに基づいてアナログの映像信号をディジタルの映像信
号に変換するアナログ/ディジタル変換回路と、表示制
御信号と前記PLL回路からのクロックと前記アナログ
/ディジタル変換回路からのディジタル映像信号とが入
力される表示装置とから構成される画像表示装置におい
て、前記PLL回路として前記請求項1または請求項2
に記載されたPLL回路を用いることを特徴とする画像
表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7092071A JPH08286165A (ja) | 1995-04-18 | 1995-04-18 | Pll回路およびそれを用いた画像表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7092071A JPH08286165A (ja) | 1995-04-18 | 1995-04-18 | Pll回路およびそれを用いた画像表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08286165A true JPH08286165A (ja) | 1996-11-01 |
Family
ID=14044234
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7092071A Pending JPH08286165A (ja) | 1995-04-18 | 1995-04-18 | Pll回路およびそれを用いた画像表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08286165A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005004190A (ja) * | 2003-05-16 | 2005-01-06 | Toshiba Matsushita Display Technology Co Ltd | アクティブマトリックス型表示装置 |
JP2009524321A (ja) * | 2006-01-24 | 2009-06-25 | フューチャー ウェイブズ ユーケー リミテッド | Dcオフセットを減少させる方法 |
-
1995
- 1995-04-18 JP JP7092071A patent/JPH08286165A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005004190A (ja) * | 2003-05-16 | 2005-01-06 | Toshiba Matsushita Display Technology Co Ltd | アクティブマトリックス型表示装置 |
JP2009524321A (ja) * | 2006-01-24 | 2009-06-25 | フューチャー ウェイブズ ユーケー リミテッド | Dcオフセットを減少させる方法 |
US8175208B2 (en) | 2006-01-24 | 2012-05-08 | Future Waves Uk Limited | Method of reducing d.c. offset |
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