JP2005004190A

JP2005004190A - アクティブマトリックス型表示装置

Info

Publication number: JP2005004190A
Application number: JP2004146678A
Authority: JP
Inventors: Yoshiaki Aoki; 良朗青木
Original assignee: Toshiba Matsushita Display Technology Co Ltd
Current assignee: Japan Display Central Inc
Priority date: 2003-05-16
Filing date: 2004-05-17
Publication date: 2005-01-06
Anticipated expiration: 2024-05-17
Also published as: JP4703131B2

Abstract

【課題】突き抜け電圧或はリーク電流を抑制することができ、良好な表示を実現することができるアクティブマトリックス型表示装置を提供する。
【解決手段】走査線駆動回路の各走査信号の出力部とこの出力部に対応する走査線との間にそれぞれバッファ回路が設けられ、このバッファ回路から出力する走査信号波形の立上り又は立下り時間は、前記対応する走査線に矩形波信号が与えられたときこの走査線の末端側に現われる時定数の影響を受けた信号波形の立上り又は立下り時間とほぼ同じかそれよりも長い時間となるように、前記バッファ回路が設計されている。
【選択図】図２

Description

この発明は、アクティブマトリックス型表示装置に関し、例えば有機エレクトロルミネセンス（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ以下ＥＬと記す）を用いた表示装置に関する。

近年、有機ＥＬ表示装置が注目されている。有機ＥＬ表示装置では、その画素部に自発光素子である有機発光素子が用られており、固体薄膜の積層構造で構成され、かつ液晶表示装置のようにバックライトやフロントライトのような光源を必要としない。このために液晶表示装置に比べて、有機ＥＬ表示装置は全体パネルを薄型で軽量化することができ、また、耐衝撃性が良好な表示装置の実現が可能となる。

上記の有機発光素子は、画素回路の駆動トランジスタにより駆動されるもので、駆動トランジスタのゲート電極には、映像信号に対応したゲート電圧が与えられる。これにより、駆動トランジスタからは、映像信号に対応した安定した電流が対応する発光素子に供給され、映像信号に応じた輝度で該発光素子が発光することになる。

駆動トランジスタに対するゲート電圧は、電圧信号方式或は電流信号方式により与えられる。発光素子の画素回路に関する技術として、電圧信号（或は電圧書込み）方式を示した米国特許６，２２９，５０６Ｂ１（文献１），電流信号（或は電流書込み）方式を示した米国特許６，３７３，４５４Ｂ１（文献２）がある。
米国特許６，２２９，５０６Ｂ１号明細書米国特許６，３７３，４５４Ｂ１号明細書

上記画素回路においては、駆動トランジスタのゲート電極にゲート電圧を与えるために、複数のスイッチトランジスタが設けられている。これらのスイッチトランジスタがオンオフ制御されることにより、前記ゲート電圧が、例えば、１フレーム毎に設定される。ここで問題となるのはスイッチトランジスタのオンオフ動作のために、前記ゲート電圧、つまり映像信号に対応した所望の電圧が、必ずしも正確に設定されるとは限らないということである。このような影響を及ぼす一因として画素回路を構成するスイッチトランジスタの“突き抜け電圧”が挙げられる。この突き抜け電圧は、トランジスタの応答特性に影響されている。上記のゲート電圧の値が変動すると、駆動トランジスタの出力電流量が変動し、表示素子を映像信号に応じた輝度で動作させることができなくなるといった問題があった。

ところで、発明者は、輝度ムラ（表示ムラ）の要因として次のような点にも着目した。即ち、駆動回路から１行分の画素部のスイッチトランジスタに走査信号を与えた場合、この走査信号は、駆動回路出力側、配線中央側、配線末端側のそれぞれにおいて、信号波形が異なるのである。これは、画素部に生じる等価的な時定数回路に起因している。画面上の場所に応じて、走査信号の波形が違うと、上記した“突き抜け電圧”の値が、画面上で異なることになり、輝度ムラ（表示ムラ）を画面全体で生じさせることになる。つまり、駆動回路出力側、配線中央側、配線末端側のそれぞれにおいて、“突き抜け電圧”の値が異なり、輝度ムラ（表示ムラ）を生じさせることになる。

そこでこの発明の目的は、走査線の各部において走査信号の波形が異なるのを抑制し、画面全体に渡り均一な輝度を得られるようにしたアクティブマトリックス型表示装置を提供することにある。

この発明は上記目的を達成するために、複数の走査線と複数の信号線とが交差して形成された画素配列領域と、前記複数の走査線と複数の信号線との交差部近傍にそれぞれ形成された画素部と、画素配列領域の外の領域に、前記複数の走査線に接続されて前記複数の画素部に対して行方向へ順次走査信号を与えるように形成された走査線駆動回路と、画素配列領域の外の領域に、前記複数の信号線に接続され前記複数の画素部の各列へ信号を供給するように形成された信号線駆動回路とを有する表示装置を対象としている。ここで前記走査線駆動回路の各走査信号の出力部とこの出力部に対応する走査線との間にそれぞれバッファ回路を設け、このバッファ回路の少なくとも１つから出力する走査信号波形の立上り又は立下り時間は、対応する走査線に矩形波信号を与えたときに時定数に影響を受けてこの走査線の末端側に現われる信号波形の立上り又は立下り時間とほぼ同じかそれよりも長い時間を持つ波形となるように前記バッファ回路を設定するものである。

この発明によれば、走査線の各部において均一な波形となるような走査信号を出力することができ、良好な表示を実現することができる。

以下、この発明の一実施の形態として有機ＥＬ表示装置を例にとり、図面を参照して説明する。

図１はこの発明に係る有機ＥＬ表示装置の概略図である。

有機ＥＬ表示装置は、表示部となる画素配列領域と、表示部を駆動するための走査線駆動回路および信号線駆動回路と、これら駆動回路を駆動するコントローラを備えて構成される。

画素配列領域１１０は、ガラス等の光透過性絶縁基板でなる支持基板上（図示せず）に形成されている。画素配列領域１１０内には、画素部Ｐｘ（１，１）、Ｐｘ（２，１）…、Ｐｘ（１，２）、……、Ｐｘ（ｎ，ｍ）がマトリックス状に配列されている。

支持基板上の画素配列領域１１０の外側領域には、走査線駆動回路１１１と、信号線駆動回路１１２が構成されている。走査線駆動回路１１１は、シフトレジスタ、バッファ回路を含み、外部から供給される水平走査スタートパルスを順次次段に転送し、各段の出力をバッファ回路を介して対応走査線へ走査信号として出力する。これにより、マトリックス状に配列された画素部Ｐｘ（１，１）、Ｐｘ（２，１）…、Ｐｘ（１，２）、……、Ｐｘ（ｎ，ｍ）を行毎に走査し、各画素部Ｐｘ（１，１）、Ｐｘ（２，１）…、Ｐｘ（１，２）、……、Ｐｘ（ｎ，ｍ）のデータ受入れ状態、及びデータ保持状態を設定する。信号線駆動回路１１２は、信号線Ｄａｔａ１、Ｄａｔａ２、…へ書込み信号を出力する。

コントローラ１１３は、支持基板とは別に駆動回路基板上に形成され、信号線駆動回路１１２及び走査線駆動回路１１の動作を得るためのデータ信号、各種（信号取込、信号出力など）タイミング信号、及びクロック信号を出力する。

図２には、１つの走査線Ｙｓｃの接続状態を取り出して示している。ここでは、走査線Ｙｓｃの走査信号が、ローレベルからハイレベルになると、画素部のスイッチトランジスタ（図示せず）がオンからオフに移行し、画素部は、データ受入れ状態からデータ保持状態に移行するものとする。

走査線駆動回路１１１の最終出力段には、バッファ回路１３０が設けられ、このバッファ回路１３０を介して、走査信号が対応走査線へ出力される。画素配列領域１１０は表示領域であり、この領域内の走査線Ｙｓｃを電気的に等価となるよう図示している。走査線Ｙｓｃは、画素配列領域１１０内では、抵抗と容量の時定数回路を直列に接続した状態としてみることができる。バッファ回路１３０は、図２に示すように例えば、電源Ｖｄｄと基準電位（接地電位）間に導電型の異なるＴＦＴ、ｐチャンネルＴＦＴ（薄膜トランジスタ）１３１，ｎチャンネルＴＦＴ１３２が直列に接続される。

バッファ回路の出力として、入力部１４０から配線の時定数よりも速い立上り波形の信号が表示部に供給されると、駆動回路側、配線中央側、配線末端側のそれぞれにおける波形は、図３の（３Ａ、３Ｂ、３Ｃ）の如くなる。つまり、駆動回路の出力に近い側は、矩形波そのものであるが、配線中央側は時定数の影響を受けて、立上り、立下りがなまることになる。また、駆動回路の出力からもっとも遠い配線末端側では、波形の立上り、立下りがさらに大きく変形している。このような波形で行方向に配列された各画素部のスイッチトランジスタをオフしたのでは、それぞれの画素部での突き抜け電圧の値が異なる。このことは、行方向での輝度ムラが発生することを意味する。

そこで、本発明のバッファ回路は、その出力波形が各走査線内で波形変形しないよう、チャンネル長、及び又はチャンネル幅が調整されている。

図３の（３Ｄ，３Ｅ，３Ｆ）には、出力波形の調整を行なった場合の駆動回路の出力に近い側、配線中央側、駆動回路の出力から遠い配線末端側のそれぞれにおける波形を示している。この図からわかるように、本発明では、駆動回路側、配線中央側、配線末端側の走査信号の各波形が同じ波形となるように設定されている。即ち、バッファ回路１３０の出力波形の立上り時間、立下り時間を、走査線の時定数よりも大きな波形を出力するように設計されている。ここで、立上り時間とは、走査波形の最低電位から最高電位へ移行するまでの時間をいい、立下り時間とは、走査波形の最高電位から最低電位へ移行するまでの時間をいう。この結果、駆動回路側、配線中央側、配線末端側のそれぞれにおける波形がほぼ同じ波形となる。特に、ここではローレベルからハイレベルへ変化するときの立上り時間ｔｕ１〜ｔｕ３を走査線の各部で等しく（ｔｕ１＝ｔｕ２＝ｔｕ３）することにより、各画素部における突き抜け電圧の発生量を、各走査線に接続する画素部間で同等とすることができ、大きなばらつきが生じない。このことは、突き抜け電圧に起因する輝度ムラ（表示ムラ）も生じないことを意味する。尚、走査信号の各波形が同じ波形となるとは、ここでは、走査信号の波形整形について最高電位および最低電位を用いて説明したが、バッファ回路１３０から出力する信号波形がオンからオフへ移行する際の初期電位からオフ電位への遷移時間と、走査線の末端側での信号波形の遷移時間がほぼ同じとなることが重要であり、オン状態からオフ状態へ移行する際の信号波形形状が同一走査線内で同じとなることをいう。オフからオンへの移行の際も、その初期電位からオン電位への遷移時間がバッファ回路出力と走査線末端側とでほぼ同じとするとさらに望ましい。

尚、バッファ回路１３０としては、上記の実施の形態に限定されるものではない。上記の構成は、ｐチャンネルとｎチャンネルのトランジスタ１３１と１３２とを直列接続した。また、走査信号の立上りで画素部の駆動回路のスイッチトランジスタをオフさせる方式であれば、ｐチャンネルのトランジスタ１３１のドレインを基準電位に直接接続した構成であってもよい。つまりｎチャンネルのトランジスタ１３２は省略してもよい。

図４には、バッファ回路１３０のさらにまた他の実施の形態を示している。この実施の形態による回路では、先の走査信号Ｙｓｃの波形をより正確に形成することができる。ｐチャンネルトランジスタ１３１のソースは、定電流源１３３を介して定電流ライン１４１に接続されている。またｎチャンネルトランジスタ１３２のドレインは、定電流源１３４を介して定電流ライン１４２に接続されている。定電流源１３３は、ソースが電源ラインＶｄｄに接続されたｐチャンネルのトランジスタ１３５を有する。トランジスタ１３５のゲート・ソース間には容量１３６が接続されている。トランジスタ１３５のゲートは、スイッチＳＷ１を介して定電流ライン１４１に接続され、ゲート・ドレイン間にはスイッチＳＷ２が接続され、ドレインは、スイッチＳＷ３を介してトランジスタ１３１のソースに接続されている。定電流源１３４は、ソースが基準電位に接続されたｎチャンネルのトランジスタ１３７を有する。トランジスタ１３７のゲート・ソース間には容量１３８が接続されている。トランジスタ１３７のゲートは、スイッチＳＷ４を介して定電流ライン１４２に接続されており、ゲート・ソース間にはスイッチＳＷ５が接続され、ソースはスイッチＳＷ６を介してトランジスタ１３２のドレインに接続されている。

なお、この明細書に記載される発明では、トランジスタのタイプは種々採用することができるので、ソース・ドレインは第１端子・第２端子と称し、ゲートは制御端子と称してもよい。

図５には上記のバッファ回路１３０の動作を示すタイミングチャートを示している。図５（Ａ）は入力（１）であり、図５（Ｂ）は出力（走査信号Ｙｓｃ）である。図５の（Ｃ）―（Ｅ）は各スイッチの状態を示している。また図５（Ｆ）は、このバッファ回路１３０から出力された、信号波形であり、この波形は、走査線内の駆動回路側、配線中央側、配線末端側で同じである。

期間Ｔ１は、定電流源１３３、１３４を安定して動作させるために、この定電流源１３３、１３４の各容量１３６、１３８に所定電圧を蓄積させる期間（書込み期間或はリセット期間）である。この期間では、先ずスイッチＳＷ１，ＳＷ２，ＳＷ４、ＳＷ５がオン、ＳＷ３，ＳＷ６がオフされ、次に、スイッチＳＷ１−ＳＷ６が全てオフされる。続いて、ＳＷ３，ＳＷ６がオンされ待機状態となる。ここで、入力（１）が立ち下がると、トランジスタ１３１がオン、トランジスタ１３２がオフとなる。このときからトランジスタ１３１には、定電流源１３３からの一定の電流が流れ、出力はローレベルからハイレベルへ向けて一定の傾斜で立ち上がる波形が得られる。

上記バッファ回路１３０によると、定電流源により電流が精度良く流れるために、トランジスタ特性による列方向のばらつきが軽減される。つまり、各走査線のバッファ回路の出力のばらつきが無くなるということである。視覚上は、ゲート線（走査線）によるすじ状の輝度むらが低減されることである。

さらにこの発明では、先の定電流ライン１４１、１４２は、それぞれ定電流源１４３、１４４に接続されている。そして各定電流ライン１４１，１４２は、それぞれ対応する複数の走査線のための出力バッファ回路に共通に用いられている。このため、複数の走査線の出力バッファ回路のリセット用として共通の定電流源が１４３，１４４用いられるので、各走査線の出力バッファ回路に対するリセット条件のばらつきがない。

図６にはさらにこの発明に係るバッファ回路１３０の他の形態を示している。図４に示した回路と同一部分には同一符号を付して説明は省略する。図６の回路は、ｐチャンネルトランジスタ１３１のドレインとｎチャンネル１３２のソース接続点を、直列接続された、ｐチャンネルトランジスタ１５１のドレインとｎチャンネルトランジスタ１５２のソース接続点に接続している。ｐチャンネルトランジスタ１５１のソースは定電源ラインＶｄｄに接続され、ｎチャンネルトランジスタ１５２のドレインは、基準電位に接続されている。そして、トランジスタ１５１、１５２のゲート電極に制御用の入力（２）、入力（３）が供給されるように構成される。

図７には、上記のバッファ回路１３０の動作を示すタイミングチャートを示している。図７（Ａ）は入力（１）であり、図７（Ｂ）は出力（走査信号Ｙｓｃ）である。図７（Ｃ），図７（Ｄ）は入力（２）、入力（３）である。図７の（Ｅ）―（Ｇ）は各スイッチの状態を示している。

期間Ｔ１は、定電流源１３３、１３４を安定して動作させるために、この定電流源１３３、１３４の各容量１３６、１３８に所定電圧を蓄積させる期間（書込み期間或はリセット期間）である。この期間では、先ずスイッチＳＷ１，ＳＷ２，ＳＷ４、ＳＷ５がオン、ＳＷ３，ＳＷ６がオフされ、次に、スイッチＳＷ１−ＳＷ６が全てオフされる。続いて、ＳＷ３，ＳＷ６がオンされ待機状態となる。ここで、入力（１）が立ち下がると、トランジスタ１３１がオン、トランジスタ１３２がオフとなる。またこのときは、入力（３）が立ち下がり、トランジスタ１５２をオフする。このときからトランジスタ１３１には、定電流源１３３からの一定の電流が流れ、出力（１）はローレベルからハイレベルへ向けて一定の傾斜で立ち上がる波形が得られる。所望の時間経過すると入力（２）が立ち下がり、トランジスタ１５１がオンする。すると出力は、電圧Ｖｄｄに安定して維持されることになる。このように定電流源１３３，１３４からの書込み期間（一定傾斜期間）において定電圧源（Ｖｄｄ，基準電源）から切り離され、一定傾斜期間終了後、定電圧源と接続する接続スイッチ（ｐチャンネルトランジスタ１５１、ｎチャンネルトランジスタ１５２）を備えることにより、出力がフローティング状態になるのを防ぐことができる。

バッファ回路１３０としては、上記の実施の形態に限定されるものではない。上記の構成は、ｐチャンネルとｎチャンネルのトランジスタと組み合せて構成した。そしてこの回路は、出力の立上りと、立下りが一定した傾斜で変化するように動作した。しかし、走査信号の立上りで画素部の駆動回路のスイッチトランジスタをオフさせる方式であれば、ｐチャンネルのトランジスタ側の回路構成で充分である。

上記した説明は、走査線駆動回路と、この走査線駆動回路の出力（走査信号）がバッファ回路を介して与えられる１つの走査線との関係を取り上げて説明した。しかし実際には、走査線は多数が設けられるのであるから、各走査線に対する走査信号が上述のバッファ回路を介して与えられる。

図８には、図１に示した画素配列領域１１０内の画素部Ｐｘ（１，１）を代表して取り出し、示している。各画素部は、供給電流量に応じて動作する表示素子と、映像入力端子から供給される入力信号に対応した駆動電流を表示素子へ供給する駆動トランジスタ２０２と、一方の端子が駆動トランジスタ２０２のゲート電極と接続し、入力信号に対応した駆動トランジスタ２０２のソースおよびゲート電極との電位差を保つことができる容量２０４と、駆動トランジスタ２０２のゲート電極とドレイン電極との間で直列に接続されるスイッチトランジスタ２０５と、をそれぞれ含んで構成される。２０１は電源ラインであり、電源電圧Ｖｄｄが与えられる。電源ライン２０１に、駆動トランジスタ２０２のソース電極が接続されている。駆動トランジスタ２０２のソース・ゲート電極間には、容量２０４が接続されている。駆動トランジスタ２０２のゲート・ドレイン電極間には、第１、第２のスイッチトランジスタ２０５、２０６による直列回路が接続されている。さらに駆動トランジスタ２０２のドレイン電極と信号線（Ｄａｔａ１）との間には画素スイッチ２０７が接続されている。また駆動トランジスタ２０２のドレイン電極は、スイッチトランジスタ（出力トランジスタ）２０３を介して自己発光素子、例えば有機発光素子（ＯＬＥＤ１）のアノード電極に接続され、この有機発光素子（ＯＬＥＤ１）のカソードは低電源ライン（或はアースライン）に接続される。

駆動トランジスタ２０２のゲート・ドレイン電極間の容量２０４は、駆動電圧を保持することができる。画素スイッチ２０７は信号供給用として利用される。信号線（Ｄａｔａ１）は、先の信号線駆動回路１１２により駆動される。

次に、先の画素スイッチ２０７のゲート電極には、第１の走査線Ｙｓｃ１が接続され、スイッチトランジスタ２０５，２０６のゲート電極にはそれぞれ第２、第３の走査線Ｙｓｃ２，Ｙｓｃ３が接続されている。そしてスイッチトランジスタ２０３のゲート電極には、第４の走査線Ｙｓｃ４が接続されている。第１乃至第４の走査線Ｙｓｃ１〜Ｙｓｃ４には、先の走査線駆動回路１１１からそれぞれ対応する走査信号が与えられる。特に、図２ないし図７で説明したように、本発明の装置では、走査信号Ｙｓｃ２はバッファ回路１０３−２を介して出力される。

画素部Ｐｘ（１，１）を代表して説明したが、他の画素部の構成も同様な構成である。しかし、画素部が位置する列に応じて対応する信号線が接続される。また画素部が位置する行に応じて対応する電源ライン２０１及び第１乃至第４の走査線Ｙｓｃ１〜Ｙｓｃ４が接続される。

図９は、上記画素部Ｐｘ（１，１）の動作を説明するためのタイミングチャートである。この構成の画素部Ｐｘ（１，１）は、電流信号方式である。図９の時点ｔ１で、走査線Ｙｓｃ１、Ｙｓｃ２、Ｙｓｃ３の走査信号がローベル、走査線Ｙｓｃ４の走査信号がハイレベルであるとする。このときは、画素スイッチ２０７、スイッチトランジスタ２０５，２０６がオン、出力トランジスタ２０３がオフである。このときは、駆動トランジスタ２０２は、ダイオード接続状態となる。この期間、つまり時点ｔ１〜時点ｔ２までの期間は、駆動トランジスタ２０２のゲート電極の電位を映像信号に応じた値に変位させるとともに、信号線（Ｄａｔａ１）を介して、容量２０４に映像信号に応じた駆動トランジスタのゲート−ソース間電位を書き込む期間である。この期間では、駆動トランジスタ２０２の特性によらず、映像信号に応じた電荷が容量２０４に蓄積される。つまり、映像信号（画素部Ｐｘ（１，１））の輝度を得るための信号が供給される。

次に、時点ｔ３〜時点ｔ４の期間では、容量２０４に書き込まれた電荷が安定して保持される。時点ｔ４以後は、画素スイッチ２０７がオフし、スイッチトランジスタ２０３がオンする。このとき駆動トランジスタ２０２、容量２０４は安定した電流源として機能し、有機発光素子（ＯＬＥＤ１）に電流を流し発光させる。このときの電流量（輝度）は、駆動トランジスタ２０２のゲート・ソース間バイアスを設定する容量２０４にチャージされた電荷に依存する。

この回路では、スイッチトランジスタ２０５、２０６とその制御方法に特徴がある。即ち、図９に示したように、時点ｔ２〜ｔ３にかけてスイッチトランジスタ２０５がオフし、次に時点ｔ３以降スイッチトランジスタ２０６がオフするように工夫されている。このために、駆動トランジスタ２０２のゲート−ドレイン間に直列接続されたスイッチトランジスタ２０５および２０６のうち、駆動トランジスタのゲートに最も近いスイッチトランジスタ２０５を他のスイッチトランジスタ２０６よりも早くオフすることにより、突き抜け電圧の発生量を低減することが可能となる。これにより、駆動トランジスタの不所望な電位変動を低減することが可能となる。

また、駆動トランジスタのゲートにもっとも近いスイッチトランジスタ２０５のゲート制御を、走査線内で均一な波形となるよう制御された走査信号を用いて制御するため、突き抜け電圧の発生量を画面内で均一化することが可能なり、表示ムラの抑制された均一な表示画像を得ることができる。

また、トランジスタ２０５の面積をさらに小さくして構成し、一層突き抜け電圧の発生量を低減することもできる。さらには、スイッチトランジスタ２０５は、スイッチトランジスタ２０６に比べてチャンネル面積が小さい、或いはチャンネル長が短く構成されてもよい。このような構成によると、駆動トランジスタ２０２のゲート電極の電位変動量をより低減することができ、表示装置としての輝度ムラ（表示ムラ）を低減することができる。

尚、上述の実施形態では、画素スイッチ２０７、スイッチトランジスタ２０６を異なる走査線を用いて制御する場合について記載したが、これらの走査線を共通化することも可能である。

上記の画素部は、電流信号方式の回路構成であった。しかしこの発明はこの回路構成に限定されるものではなく、電圧信号方式の回路構成であってもよい。

図１０には、電圧信号方式の回路構成を示している。駆動トランジスタ２１２のソース電極は電源ライン２０１に接続されている。駆動トランジスタ２１２のゲート・ソース電極間には容量２１４が接続されている。また駆動トランジスタ２１２のゲート・ドレイン電極間には、スイッチトランジスタ２１５，２１６の直列回路が接続されている。さらに駆動トランジスタ２１２のゲート電極は、容量２１８を介して画素スイッチ２１７のソース電極に接続され、この画素スイッチ２１７のドレイン電極は信号線（Ｄａｔａ１）に接続されている。また駆動トランジスタ２１２のドレイン電極は、スイッチトランジスタ（出力トランジスタ）２１３を介して有機発光素子（ＯＬＥＤ１）のアノード電極に接続され、この有機発光素子（ＯＬＥＤ１）のカソード電極は低電源ライン（或はアースライン）に接続される。

画素スイッチ２１７のゲート電極、第１、第２のスイッチトランジスタ２１５、２１６のゲート電極、出力トランジスタ２１３のゲート電極は、それぞれ走査線Ｙｓｃ１、Ｙｓｃ２、Ｙｓｃ３，Ｙｓｃ４に接続されている。

図１１は、上記の画素部の回路動作を示すタイミングチャートである。この回路は、画素スイッチ２１７がｎチャンネルのＴＦＴ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ）である。

図１０の回路（電圧信号方式閾値キャンセル型）を用いた有機ＥＬ表示装置では、何れかの画素を表示状態とするに際し、まず、リセット期間において、出力トランジスタをオン状態からオフ状態とし、続くＶｔｈキャンセル期間において第４の走査線Ｙｓｃ４を利用して出力トランジスタ２１３をオフした状態で、第２および第３の走査線Ｙｓｃ２，３を利用してスイッチトランジスタ２１５，２１６をオン状態とし、駆動トランジスタ２１２のソース−ドレイン間に電流が流れなくなるまで容量２１４及び２１８に電荷を供給する。この状態では、駆動トランジスタ２１２のドレインとゲートとは接続されているので、駆動トランジスタ２１２のゲート電位は駆動トランジスタ２１２の閾値Ｖｔｈとなる。なお、この間、走査線駆動回路から第１の走査線Ｙｓｃ１に走査信号を供給して画素スイッチ２１７をオン状態とするとともに、信号線駆動回路から信号線にリセット信号Ｖｒｓｔを供給しておく。

以上の動作を終了したのち、書込み期間において、スイッチトランジスタ２１５，２１６をオフ状態とするともに、さらに、信号線駆動回路から信号線に映像信号Ｖｓｉｇを供給する。これにより、駆動トランジスタ２１２のゲート電位は、ＶｒｓｔからＶｓｉｇへの変量と等しい量だけ閾値Ｖｔｈから変動する。そして書込み期間に続く発光期間において、画素スイッチをオフ状態とし、出力トランジスタをオン状態とする。その結果、その変動量に応じた駆動電流が、電源配線２０１から駆動トランジスタ２１２及び出力トランジスタ２１３を介して有機ＥＬ素子ＯＬＥＤに供給される。

尚、図１０乃至１１に図示したように、Ｖｔｈキャンセル期間で駆動トランジスタのドレインおよびゲート間にスイッチトランジスタを複数個直列接続し、駆動トランジスタのゲートに最も近いスイッチトランジスタから先にオフすることにより、オフ時に発生する突き抜け電圧による駆動トランジスタのゲート電位変動を低減することができる。そしてさらに、少なくとも駆動トランジスタのゲートに最も近いスイッチトランジスタを駆動する駆動波形が同一走査線内の各部で同一の波形形状となるよう波形整形することにより、上述の実施例と同様の効果を得ることができる。

この発明の考えかたは上記のように、電流信号方式、電圧信号方式のいずれのタイプでも適用できる。また半導体素子としては、アモルファスシリコンによる半導体素子、ポリシリコンよる半導体素子のいずれでもよいことは勿論である。

上記の回路においても、先に説明したバッファ回路が採用され、走査信号の波は、駆動回路側、配線中央側、配線末端側で同じである。そして、上記のトランジスタ２０５，２０６、２１５，２１６の動作と相俟って一層安定した動作を得ることができ、表示ムラを低減することができる。

この発明は上記の実施の形態に限定されるものではなく、図１２、図１３に示すような構成であってもよい。図１２及び図１３の回路は、それぞれ先の図８及び図１０の回路に比べて、スイッチトランジスタ２０６、２１６と走査線Ｙｓｃ３が省略された回路であり、他の部分は先の図８及び図１０の回路と同じである。この回路であっても、先に説明したバッファ回路が採用され、走査信号の波形は、駆動回路側、配線中央側、配線末端側で同じである。

尚、上述の実施形態では、各走査線の一端側に走査線駆動回路が配置される場合について説明したが、各走査線の両側に走査線駆動回路を配置し、両側から走査信号を出力するものであってもよい。この場合、“駆動回路側”とはそれぞれの走査線駆動回路の出力に近い側を指し、“配線末端側”とは各走査線駆動回路から等距離にある点、つまり走査配線の中央部に相当し、“配線中央側”とは走査線駆動回路−中央部間に相当する。

以上詳述したようにこの発明によれば、走査線の各部において均一な波形となるような走査信号を出力することができ、良好な表示を実現することができる。

本発明に係るアクティブマトリックス型表示装置の素子アレイ基板の概略構成を示す説明図。図１の走査線駆動回路内のバッファ回路と画素配列領域の等価回路との関係を取り出して示す説明図。図２の回路の動作を説明するために示したタイミングチャート。図２のバッファ回路の他の例を示す回路図。図４の回路の動作を説明するために示したタイミングチャート。図２のバッファ回路のさらに他の例を示す回路図。図６の回路の動作を説明するために示したタイミングチャート。この発明に係る回路が採用された画素部の具体的回路例を示す図。図８の回路の動作を説明するために示したタイミングチャート。この発明に係る回路が採用された画素部の具体的回路の他の例を示す図。図１０の回路の動作を説明するために示したタイミングチャート。この発明に係る回路が採用された画素部の具体的回路のさらに他の例を示す図。この発明に係る回路が採用された画素部の具体的回路のさらにまた他の例を示す図。

符号の説明

１１０…画素配列領域、１１１…走査線駆動回路、１１２…信号線駆動回路、１３０…バッファ回路、２０１…電源ライン、２０２…駆動トランジスタ、２０３、２０５、２０６…スイッチトランジスタ、２０４…容量、２０７…画素スイッチ、ＯＬＥＤ１…有機発光素子。

Claims

供給電流量に応じて動作する表示素子と、映像入力端子から供給される入力信号に対応した駆動電流を前記表示素子へ供給する駆動トランジスタと、一方の端子が前記駆動トランジスタのゲートと接続し、前記入力信号に対応した前記駆動トランジスタのソースおよび前記ゲートとの電位差を保つことができるキャパシタと、前記駆動トランジスタの前記ゲートとドレインとの間で直列に接続されるスイッチと、をそれぞれ含み、マトリクス状に配列された複数の表示画素と、
前記表示画素の行毎に設けられ、前記スイッチの制御端子に接続される複数の走査線と、
前記走査線を通して前記スイッチをオン、オフ制御するようオン電位およびオフ電位でなる制御信号を出力する走査線駆動回路と、を有し、
前記走査線駆動回路の各走査信号の出力部とこの出力部に対応する走査線との間にそれぞれバッファ回路が設けられ、
バッファ回路から出力する信号波形がオンからオフへ移行する際の初期電位からオフ電位への遷位時間と、前記走査線の末端側での信号波形の遷位時間とがほぼ同じとなるよう波形整形する
ことを特徴とするアクティブマトリックス型表示装置。
複数の走査線と複数の信号線とが交差して形成された画素配列領域と、
前記複数の走査線と複数の信号線との交差部近傍にそれぞれ形成された画素部と、
画素配列領域の外の領域に、前記複数の走査線に接続されて前記複数の画素部に対して行方向へ順次走査信号を与えるように形成された走査線駆動回路と、
画素配列領域の外の領域に、前記複数の信号線に接続され前記複数の画素部の各列へ信号を供給するように形成された信号線駆動回路とを有し、
前記走査線駆動回路の各走査信号の出力部とこの出力部に対応する走査線との間にそれぞれバッファ回路が設けられ、
少なくとも１つの前記バッファ回路から出力する走査信号波形の立上り又は立下り時間は、前記対応する走査線に矩形波信号が与えられたときこの走査線の末端側に現われる時定数の影響を受けた信号波形の立上り又は立下り時間とほぼ同じかそれよりも長い時間となるように、前記バッファ回路が設計されていることを特徴とするアクティブマトリックス型表示装置。
前記バッファ回路から出力する走査信号波形の立上り又は立下りは、直線的であるように、定電流回路を含むことを特徴とする請求項２記載のアクティブマトリックス型表示装置。
前記バッファ回路から出力する走査信号波形の立上り又は立下りは、直線的であるように、定電流回路を含み、さらにその出力部には、出力電圧を安定化する定電圧回路が接続されていることを特徴とする請求項３記載のアクティブマトリックス型表示装置。
複数の走査線と複数の信号線とが交差して形成された画素配列領域と、
前記複数の走査線と複数の信号線との交差部近傍にそれぞれ形成された画素部であって、電源ラインにソース電極が接続された駆動トランジスタと、一方の電極が前記駆動トランジスタのゲートに接続された保持容量と、前記駆動トランジスタのゲート・ドレイン電極間に直列に接続された少なくとも第１、第２のスイッチトランジスタと、前記駆動トランジスタのゲート電極に対して、信号線からの信号を与えるための画素スイッチと、前記駆動トランジスタのドレイン電極が第３のスイッチトランジスタを介して接続された発光素子とを有する画素部と、
画素配列領域の外の領域に、前記複数の走査線に接続されて前記複数の画素部に対して行方向へ順次走査信号を与えるように形成された走査線駆動回路と、
画素配列領域の外の領域に、前記複数の信号線に接続され前記複数の画素部の各列へ信号を供給するように形成された信号線駆動回路と、
前記走査線駆動回路の各走査信号の出力部とこの出力部に対応する走査線との間にそれぞれ設けられたバッファ回路とを具備し、
前記バッファ回路は、このバッファ回路から出力する走査信号波形の立上り又は立下り時間は、前記対応する走査線に矩形波信号が与えられたときこの走査線の末端側に現われる時定数の影響を受けた信号波形の立上り又は立下り時間とほぼ同じかそれよりも長い時間となるように構成されているアクティブマトリックス型表示装置。
複数の走査線と複数の信号線とが交差して形成された画素配列領域と、
前記複数の走査線と複数の信号線との交差部近傍にそれぞれ形成された画素部であって、電源ラインにソースが接続された駆動トランジスタと、前記駆動トランジスタのゲート・ソース電極間に接続された保持容量と、前記駆動トランジスタのゲート・ドレイン電極間に直列に接続された少なくとも第１、第２のスイッチトランジスタと、前記駆動トランジスタのドレイン電極と信号線との間に接続された画素スイッチと、前記駆動トランジスタのドレイン電極が第３のスイッチトランジスタを介して接続された発光素子と、前記画素スイッチ、前記第１、第２、第３のスイッチトランジスタをそれぞれ独立してオンオフ制御するための第１、第２、第３及び第４の走査線と、
画素配列領域の外の領域に、前記複数の走査線に接続されて前記複数の画素部に対して行方向へ順次走査信号を与えるように形成された走査線駆動回路と、
画素配列領域の外の領域に、前記複数の信号線に接続され前記複数の画素部の各列へ信号を供給するように形成された信号線駆動回路と、
前記走査線駆動回路の各走査信号の出力部とこの出力部に対応する走査線との間にそれぞれ設けられたバッファ回路とを具備し、
前記バッファ回路は、このバッファ回路から出力する走査信号波形の立上り又は立下り時間は、前記対応する走査線に矩形波信号が与えられたときこの走査線の末端側に現われる時定数の影響を受けた信号波形の立上り又は立下り時間とほぼ同じかそれよりも長い時間となるように構成されているアクティブマトリックス型表示装置。