JP3277432B2 - フェイズ・ロックド・ループ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、テレビジョン信号受信
装置における水平同期回路等を構成するものとされる、
パルス信号を扱うフェイズ・ロックド・ループ回路に関
する。

【０００２】

【従来の技術】テレビジョン信号受信装置においては、
テレビジョン信号に含まれる水平同期信号に同期した水
平パルスを得る水平同期回路が備えられ、その水平同期
回路から得られる水平パルスによって水平偏向回路が駆
動される。斯かるテレビジョン信号受信装置における水
平同期回路は種々の形式をとるものとされるが、それら
のうちの一つとして、フェイズ・ロックド・ループ回路
（ＰＬＬ回路）が利用されて構成され、ＰＬＬ回路に含
まれる電圧制御発振部の発振出力信号に基づいて水平パ
ルスを得るものが提案されている。

【０００３】テレビジョン信号受信装置における水平同
期回路に用いられる従来のＰＬＬ回路は、例えば、図４
に示される如くに構成される。この図４に示されるＰＬ
Ｌ回路にあっては、位相比較部１１に、比較パルス信号
として、水平同期信号ＳＨが供給されるとともに、基準
パルス信号として、電圧制御発振部（ＶＣＯ）１２の発
振出力パルス信号Ｐｏに分周部１３による１／Ｎ分周
（Ｎは正整数）が施されて得られるパルス信号Ｐｒが供
給される。そして、位相比較部１１において、水平同期
信号ＳＨとパルス信号Ｐｒとについての位相比較がなさ
れて比較出力電圧Ｖｃが得られ、それが低域通過フィル
タ部（ＬＰＦ）１４を通じて制御電圧Ｖｑとされ、その
制御電圧ＶｑがＶＣＯ１２に供給されて、ＶＣＯ１２の
発振周波数が制御電圧Ｖｑにより制御される。その結
果、ＶＣＯ１２の発振出力パルス信号Ｐｏが、水平同期
信号ＳＨに同期したものとされることになる。

【０００４】このようなＰＬＬ回路における位相比較部
１１及びその出力端に接続されるＬＰＦ１４が含まれる
部分は、例えば、図５に示される如くの具体構成を有す
るものとされる。図５に示される位相比較部１１及びＬ
ＰＦ１４が含まれる部分にあっては、トランジスタ１５
のベースに接続された端子１６に水平同期信号ＳＨが供
給されるとともに、トランジスタ１７のベースに接続さ
れた端子１８に分周部１３からのパルス信号Ｐｒが供給
され、エミッタがトランジスタ１７のエミッタと共通接
続されたトランジスタ１９のコレクタに抵抗素子２０を
介して接続された端子２１に制御電圧Ｖｑが得られる。

【０００５】位相比較部１１は、端子１６からトランジ
スタ１９のコレクタに接続されたキャパシタンス素子２
２までを含み、さらに、キャパシタンス素子２２と並列
に、バイアス回路部を形成する抵抗素子２３と電圧源部
２４との直列接続が設けられたものとして形成されてお
り、キャパシタンス素子２２の一端が、位相比較部１１
の出力端とされている。また、ＬＰＦ１４は、キャパシ
タンス素子２２の一端に接続された、抵抗素子２０，抵
抗素子２５及びキャパシタンス素子２６を含むラグリー
ドフィルタによって形成されている。抵抗素子２３と電
圧源部２４との直列接続により形成されるバイアス回路
部は、位相比較部１１の出力端に、電圧源部２４からの
電圧に基づく所定のバイアス電圧を供給している。

【０００６】斯かる図５に示される構成のもとにおいて
は、端子１６に供給される比較パルス信号としての水平
同期信号ＳＨと端子１８に供給される基準パルス信号と
してのパルス信号Ｐｒとが適正な同期状態にあるとき、
水平同期信号ＳＨ及びパルス信号Ｐｒは、例えば、図６
のＡ及びＢに夫々示される如くの位相関係にあり、水平
同期信号ＳＨの幅により設定される水平同期信号期間Ｔ
ｈの中央にパルス信号Ｐｒの高レベルから低レベルへの
エッジ部が位置するものとされる。図６において、ＴＨ
は、テレビジョン信号における水平期間をあらわす。

【０００７】位相比較部１１にあっては、端子１６から
トランジスタ１５のベースに供給される水平同期信号Ｓ
Ｈによって、トランジスタ１７及び１９の夫々における
共通接続されたエミッタにコレクタが接続されたトラン
ジスタ３０が、水平同期信号期間Ｔｈにおいてオン状態
とされ、また、エミッタがトランジスタ３０のエミッタ
と共通接続されるともに電流源部３１が接続されるもの
となされたトランジスタ３２が、水平同期信号期間Ｔｈ
においてオフ状態とされる。それにより、ベースに端子
１８からのパルス信号Ｐｒが供給されるトランジスタ１
７とベースに電圧源部３４からの一定の電圧が供給され
るトランジスタ１９とにより、水平同期信号期間Ｔｈに
おいて、水平同期信号ＳＨとパルス信号Ｐｒとについて
の位相比較が行われる。それに対して、水平同期信号期
間Ｔｈ以外の期間、従って、各水平期間ＴＨにおける水
平同期信号期間Ｔｈに続く映像期間を含む期間において
は、トランジスタ３０がオフ状態とされるとともにトラ
ンジスタ３２がオン状態とされるので、トランジスタ１
７とトランジスタ１９とによる位相比較は行われない。
即ち、各水平同期信号期間Ｔｈが、位相比較が行われる
位相検出期間とされるのである。

【０００８】斯かる位相比較は、水平同期信号期間Ｔｈ
において、パルス信号Ｐｒが高レベルをとるとき、トラ
ンジスタ１７がオン状態とされるとともにトランジスタ
１９がオフ状態とされ、それにより、電源＋Ｂからカレ
ントミラー回路部３３を通じて流れる電流Ｉｐがキャパ
シタンス素子２２に流入し、また、水平同期信号期間Ｔ
ｈにおいて、パルス信号Ｐｒが低レベルをとるとき、ト
ランジスタ１７がオフ状態とされるとともにトランジス
タ１９がオン状態とされ、それにより、キャパシタンス
素子２２から流出する電流Ｉｎがトランジスタ１９を通
じて流れることにより行われる。それにより、各水平同
期信号期間Ｔｈにおいて、図６のＣに示される如くに、
カレントミラー回路部３２からの電流Ｉｐとキャパシタ
ンス素子２２から流出する電流Ｉｎとで成る位相比較部
１１の出力電流Ｉｃが得られ、キャパシタンス素子２２
の一端とされる位相比較部１１の出力端には、図６のＤ
に示される如くに、電流Ｉｐのキャパシタンス素子２２
への流入及び電流Ｉｎのキャパシタンス素子２２からの
流出に応じてレベルが変化する比較出力電圧Ｖｃが得ら
れる。

【０００９】また、水平同期信号期間Ｔｈ以外の期間、
即ち、各水平期間ＴＨにおける水平同期信号期間Ｔｈに
続く映像期間を含む期間においては、その直前における
水平同期信号期間Ｔｈの終端時点において位相比較部１
１の出力端に得られる比較出力電圧Ｖｃが、キャパシタ
ンス素子２２によって保持される。斯かる水平同期信号
期間Ｔｈに続く映像期間を含む期間において位相比較部
１１の出力端に得られる比較出力電圧Ｖｃは、水平同期
信号ＳＨとパルス信号Ｐｒとが適正な同期状態にあるも
とにあっては、抵抗素子２３と電圧源部２４との直列接
続により形成されるバイアス回路部により供給されるバ
イアス電圧に等しいものとされる。

【００１０】このようにして得られる図６のＤに示され
る如くの、各水平同期信号期間Ｔｈにおけるレベル変化
を伴うものとされる比較出力電圧Ｖｃは、抵抗素子２
０，抵抗素子２５及びキャパシタンス素子２６を含むラ
グリードフィルタによって形成されたＬＰＦ１４を通じ
て、端子２１に制御電圧Ｖｑとして導出される。

【００１１】

【発明が解決しようとする課題】上述の如くに、位相検
出期間とされる各水平同期信号期間Ｔｈにおいて水平同
期信号ＳＨとパルス信号Ｐｒとについての位相比較が行
われ、それにより、図６のＤに示される如くの、各水平
同期信号期間Ｔｈにおけるレベル変化を伴った比較出力
電圧Ｖｃが形成され、それに基づく制御電圧Ｖｑが得ら
れる位相比較部１１及びＬＰＦ１４が用いられるものと
される、図４に示される如くのＰＬＬ回路にあっては、
制御電圧Ｖｑに含まれる、比較出力電圧Ｖｃが伴う各水
平同期信号期間Ｔｈにおけるレベル変化に基づくレベル
変化によって、ＶＣＯ１２の発振周波数が変動せしめら
れることになる。即ち、水平同期信号ＳＨとパルス信号
Ｐｒとが適正な同期状態にないときのみならず、水平同
期信号ＳＨとパルス信号Ｐｒとが適正な同期状態にある
ときにも、ＶＣＯ１２からの発振出力パルス信号Ｐｏ
が、各水平同期信号期間Ｔｈにおいて、制御電圧Ｖｑに
含まれるレベル変動に起因する周波数変動を生じるもの
とされるのである。

【００１２】斯かるＶＣＯ１２からの発振出力パルス信
号Ｐｏにおける周波数変動は、水平同期信号期間Ｔｈに
おいて生じるものゆえ、図４に示される如くのＰＬＬ回
路が適用されるテレビジョン信号受信装置が従来におけ
る通常のものである場合には、別段の不都合をもたらさ
ないものとされる。しかしながら、近年、再生画像形成
に際しての水平走査及び垂直走査を通常のものに比して
２倍の走査周波数をもって行うべく、水平走査及び垂直
走査についての倍速処理が行われるテレビジョン信号受
信装置が提案されているが、図４に示される如くのＰＬ
Ｌ回路が斯かる水平走査及び垂直走査についての倍速処
理が行われるテレビジョン信号受信装置に適用される場
合に、上述されたＶＣＯ１２からの発振出力パルス信号
Ｐｏにおける水平同期信号期間Ｔｈにおける周波数変動
が、水平走査ラインにおけるライン毎の変動をもたら
し、再生画像の画質を劣化させるという問題が生じる。

【００１３】また、図５に示される位相比較部１１にお
ける、抵抗素子２３と電圧源部２４との直列接続により
形成されるバイアス回路部は、ＶＣＯ１２の自走発振周
波数を安定化すべく設けられているが、斯かる抵抗素子
２３を含むバイアス回路部の存在により、位相比較部１
１が、その直流ゲインの低下がまねかれて、定常位相誤
差特性が悪化するものとされてしまうという不都合が生
じる。

【００１４】このような不都合を軽減すべく、抵抗素子
２３の抵抗値を極めて大とすることが考えられるが、そ
の際には、抵抗素子２３とキャパシタンス素子２２とに
よって形成されるＬＰＦにより、ＰＬＬ回路の過渡応答
特性が大幅に劣化してしまう。そこで、斯かる事態を回
避すべく、キャパシタンス素子２２の容量値を小となす
と、位相比較部１１から得られる比較出力電圧Ｖｃが伴
う各水平同期信号期間Ｔｈにおけるレベル変化の振幅が
増大して、位相比較部１１の出力ダイナミックレンジを
容易に越えるものとなってしまう。

【００１５】図５に示される構成に関わるこれらの問題
を解消すべく、図７に示される如くに、位相比較部１１
及びＬＰＦ１４が含まれる部分を、図５に示される構成
における位相比較部１１の出力端とＬＰＦ１４との間に
スイッチ部３５が設けられたものに相当する構成をとる
ものとなし、スイッチ部３５に端子３６を通じて水平同
期信号ＳＨを制御信号として供給し、スイッチ部３５を
各水平同期信号期間Ｔｈにおいてオフ状態とするととも
に水平同期信号期間Ｔｈ以外の期間においてオン状態と
なすようにすることも考えられる。スイッチ部３５は、
例えば、ＭＯＳ型電界効果トランジスタ（ＭＯＳ・ＦＥ
Ｔ）によって形成されるものとされる。

【００１６】このような図７に示される構成によれば、
各水平同期信号期間Ｔｈにおいてスイッチ部３５がオフ
状態にされることにより、位相比較部１１の出力端とさ
れるキャパシタンス素子２２の一端に得られる比較出力
電圧Ｖｃが伴う各水平同期信号期間Ｔｈにおけるレベル
変化は、抵抗素子２０，抵抗素子２５及びキャパシタン
ス素子２６を含むラグリードフィルタによって形成され
たＬＰＦ１４には供給されず、水平同期信号期間Ｔｈに
おいては、抵抗素子２３と電圧源部２４との直列接続に
より形成されるバイアス回路部からのバイアス電圧がＬ
ＰＦ１４に供給され、また、水平同期信号期間Ｔｈ以外
の期間においてスイッチ部３５がオン状態にされること
により、水平同期信号期間Ｔｈ以外の期間においては、
位相比較部１１の出力端とされるキャパシタンス素子２
２の一端に得られる比較出力電圧ＶｃがＬＰＦ１４に供
給される。従って、ＬＰＦ１４を通じて端子２１に導出
される制御電圧Ｖｑは、各水平同期信号期間Ｔｈでのレ
ベル変化部分を除いた比較出力電圧Ｖｃと水平同期信号
期間Ｔｈにおけるバイアス回路部からのバイアス電圧と
に基づいて得られるものとされる。

【００１７】それゆえ、図７に示される構成をとる位相
比較部１１及びＬＰＦ１４が用いられるものとされる、
図４に示される如くのＰＬＬ回路にあっては、ＶＣＯ１
２からの発振出力パルス信号Ｐｏが、各水平同期信号期
間Ｔｈにおける制御電圧Ｖｑのレベル変動に起因する周
波数変動を生じないものとされる。また、バイアス回路
部を形成する抵抗素子２３の抵抗値を比較的大となすこ
とが可能とされ、それにより、位相比較部１１における
定常位相誤差特性の改善が図られることになる。

【００１８】しかしながら、図７に示される構成にあっ
ては、ＭＯＳ・ＦＥＴ等によって形成されるスイッチ部
３５が回路集積化の妨げになるという問題が生じてしま
う。また、バイアス回路部を形成する抵抗素子２３の抵
抗値を比較的大とできる状態を実現するには、回路の動
作電流の値を比較的大なるもの、例えば、数ｍＡ程度に
設定することが要求され、それにより消費電力及び発熱
量の増大がもたらされることになってしまう。

【００１９】斯かる点に鑑み、本発明は、パルス信号を
扱うものとされて、位相比較部により、比較パルス信号
とＶＣＯからの発振出力パルス信号が分周されて得られ
る基準パルス信号とについての位相比較が、周期的に到
来する位相検出期間毎に断続的に行われ、それにより得
られる比較出力電圧に基づいてＶＣＯからの発振出力パ
ルス信号の周波数が制御されるようになされるにあた
り、回路集積化が妨げられない構成がとられるもとで、
位相検出期間におけるＶＣＯからの発振出力パルス信号
の不所望な周波数変動が確実に回避され、さらには、位
相比較部における定常位相誤差特性の改善が図られるこ
とになって、テレビジョン信号受信装置における水平同
期回路に用いられるに好適なＰＬＬ回路を提供すること
を目的とする。

【００２０】

【課題を解決するための手段】上述の目的を達成すべ
く、本発明に係るＰＬＬ回路は、基準パルス信号と比較
パルス信号とについての位相比較を周期的に到来する位
相検出期間毎に断続的に行い、各位相検出期間において
は基準パルス信号と比較パルス信号との間の位相差に応
じた出力電圧を発生するとともに、非位相検出期間にお
いては、その直前の位相検出期間における終端時点に得
られる出力電圧を維持する位相比較部と、位相比較部か
ら得られる出力電圧が供給されるサンプルホールド部
と、サンプルホールド部から得られる電圧が供給される
ＬＰＦと、ＬＰＦを経て得られる電圧により発振周波数
が制御されるＶＣＯと、ＶＣＯからの発振出力パルス信
号を分周して分周出力パルス信号を得、その分周出力パ
ルス信号を基準パルス信号として位相比較部に供給する
分周部とを備え、サンプルホールド部が、非位相検出期
間においては、位相比較部から得られる出力電圧と同等
の電圧を導出するとともに、位相検出期間においては、
その直前の非位相検出期間における終端時点において位
相比較部から得られる出力電圧をサンプルホールドして
得られる電圧を導出するものとされて、構成される。

【００２１】また、本発明に係るＰＬＬ回路の一例は、
位相比較部が、出力電圧が得られる出力端に所定のバイ
アス電圧を供給する抵抗素子を含んだバイアス回路部が
接続されたものとされるとともに、ＬＰＦがラグリード
フィルタによって形成され、斯かるもとで、位相比較部
の出力端とＬＰＦにおける抵抗素子とキャパシタンス素
子との間の接続点との間が抵抗素子により連結されたも
のとされる。

【００２２】

【作用】このように構成される本発明に係るＰＬＬ回路
にあっては、各位相検出期間において位相比較部から得
られる、基準パルス信号と比較パルス信号との間の位相
差に応じた、レベル変動を伴うものとされる出力電圧
と、各非位相検出期間において位相比較部から得られ
る、その直前の位相検出期間における終端時点での出力
電圧が維持されたものとされる出力電圧とが、サンプル
ホールド部に供給される。そして、サンプルホールド部
から、各非位相検出期間においては、位相比較部からの
出力電圧と同等の電圧が導出されるとともに、各位相検
出期間においては、その直前の非位相検出期間の終端時
点において位相比較部から得られる出力電圧がサンプル
ホールドされて得られる電圧が導出される。

【００２３】このようにしてサンプルホールド部から得
られる電圧は、各非位相検出期間において位相比較部か
ら得られる出力電圧に対応する部分を含み、さらに、各
位相検出期間において位相比較部から得られるレベル変
動を伴うものとされる出力電圧に対応する部分に代え
て、上述のサンプルホールド部により得られる電圧から
成る部分を含むものとされ、斯かるサンプルホールド部
からの電圧が、ＬＰＦを通じてＶＣＯに供給され、それ
により、ＶＣＯから得られる発振出力パルス信号の周波
数が制御される。従って、位相検出期間におけるＶＣＯ
からの発振出力パルス信号の不所望な周波数変動が確実
に回避される。

【００２４】また、サンプルホールド部は、位相比較部
を形成する複数の回路構成素子と同様な複数の回路構成
素子によって、位相比較部の出力端側に形成されるもの
とされる。従って、サンプルホールド部が備えられるこ
とによって、回路集積化が妨げられることになる虞はな
い。

【００２５】さらに、本発明に係るＰＬＬ回路の一例に
あっては、位相比較部が、その出力端に所定のバイアス
電圧を供給する抵抗素子を含んだバイアス回路部が接続
されたものとされ、また、ＬＰＦが、抵抗素子とキャパ
シタンス素子とを含むラグリードフィルタによって形成
されるもとで、位相比較部の出力端とＬＰＦにおける抵
抗素子とキャパシタンス素子との間の接続点との間が抵
抗素子により連結されたものとされることによって、バ
イアス回路部を形成する抵抗素子がその抵抗値を比較的
大なるものとされ得ることになり、それによって、位相
比較部における定常位相誤差特性の改善が図られること
になる。

【００２６】このような、本発明に係るＰＬＬ回路は、
テレビジョン信号受信装置における水平同期回路を構成
すべく用いられ、位相比較部に供給される比較パルス信
号が水平同期信号とされて、ＶＣＯから得られる発振出
力パルス信号が水平同期信号に同期したものとされるに
好適である。

【００２７】

【実施例】図１は、本発明に係るＰＬＬ回路の一例を示
し、この例は、テレビジョン信号受信装置における水平
同期回路を構成するものとされている。この図１に示さ
れる例にあっては、位相比較部４１に、比較パルス信号
として、テレビジョン信号における水平同期信号ＳＨが
供給されるとともに、基準パルス信号として、ＶＣＯ４
２の発振出力パルス信号ＰＯに分周部４３による１／Ｎ
分周（Ｎは正整数）が施されて得られるパルス信号ＰＲ
が供給される。そして、位相比較部４１において、水平
同期信号ＳＨとパルス信号ＰＲとについての位相比較が
なされて比較出力電圧ＶＣが得られ、その比較出力電圧
ＶＣがサンプルホールド部４４に供給される。それによ
り、サンプルホールド部４４から得られる電圧ＶＳが、
ＬＰＦ４５を通じて制御電圧ＶＱとされ、その制御電圧
ＶＱがＶＣＯ４２に供給されて、ＶＣＯ４２の発振周波
数が制御電圧ＶＱにより制御される。その結果、ＶＣＯ
４２の発振出力パルス信号ＰＯが、水平同期信号ＳＨに
同期したものとされることになる。

【００２８】このような本発明に係るＰＬＬ回路の一例
における位相比較部４１，その出力端に接続されるサン
プルホールド部４４及びＬＰＦ４５が含まれる部分は、
例えば、図２に示される如くの具体構成を有するものと
される。図２に示される位相比較部４１，サンプルホー
ルド部４４及びＬＰＦ４５が含まれる部分にあっては、
トランジスタ５１のベースに接続された端子５２に水平
同期信号ＳＨが供給されるとともに、トランジスタ５３
のベースに接続された端子５４に分周部４３からのパル
ス信号ＰＲが供給され、エミッタがトランジスタ５３の
エミッタと共通接続されたトランジスタ５５のコレクタ
に接続されたキャパシタンス素子５６の一端に、比較出
力電圧ＶＣが得られる。そして、比較出力電圧ＶＣが、
サンプルホールド部４４を形成するトランジスタ５７の
ベースに供給され、サンプルホールド部４４におけるエ
ミッタがトランジスタ５７のエミッタと共通接続された
トランジスタ５８のベースとトランジスタ５９のエミッ
タとの接続点から電圧ＶＳが導出されて、その電圧ＶＳ
が、ＬＰＦ４５を形成する抵抗素子６０及び６１とキャ
パシタンス素子６２とで成るラグリードフィルタを通じ
て、抵抗素子６０と抵抗素子６１との間の接続点に接続
された端子６３に制御電圧ＶＱとして導出される。

【００２９】位相比較部４１は、端子５２からトランジ
スタ５５のコレクタに接続されたキャパシタンス素子５
６までを含み、さらに、キャパシタンス素子５６と並列
に、バイアス回路部を形成する抵抗素子６４と電圧源部
６５との直列接続が設けられたものとして形成されてお
り、比較出力電圧ＶＣが得られるキャパシタンス素子５
６の一端が、位相比較部４１の出力端とされている。ま
た、サンプルホールド部４４は、図２における一点鎖線
により囲まれた部分をもって形成され、トランジスタ５
７のベースが入力端とされるとともに、電流源部６６が
接続された、トランジスタ５８のベースとトランジスタ
５９のエミッタとの接続点が出力端とされている。

【００３０】斯かる図２に示される構成のもとにおいて
は、端子５２に供給される比較パルス信号としての水平
同期信号ＳＨと端子５４に供給される基準パルス信号と
してのパルス信号ＰＲとは、適正な同期状態にあると
き、例えば、図６のＡ及びＢに夫々示される水平同期信
号ＳＨとパルス信号Ｐｒとの位相関係と同様な位相関係
にあるものとされ、水平同期信号ＳＨの幅に対応して設
定される水平同期信号期間の中央にパルス信号ＰＲの高
レベルから低レベルへのエッジ部が位置するものとされ
る。

【００３１】そして、位相比較部４１にあっては、端子
５２からトランジスタ５１のベースに供給される水平同
期信号ＳＨによって、トランジスタ５３及び５５の夫々
における共通接続されたエミッタにコレクタが接続され
たトランジスタ６７が、水平同期信号期間においてオン
状態とされ、また、エミッタがトランジスタ６７のエミ
ッタと共通接続されるともに電流源部６８が接続される
ものとなされたトランジスタ６９が、水平同期信号期間
においてオフ状態とされる。それにより、ベースに端子
５４からのパルス信号ＰＲが供給されるトランジスタ５
３とベースに電圧源部７０からの一定の電圧が供給され
るトランジスタ５５とにより、水平同期信号期間におい
て、水平同期信号ＳＨとパルス信号ＰＲとについての位
相比較が行われる。それに対して、水平同期信号期間以
外の期間、従って、テレビジョン信号における各水平期
間における水平同期信号期間に続く映像期間を含む期間
においては、トランジスタ６７がオフ状態とされるとと
もにトランジスタ６９がオン状態とされるので、トラン
ジスタ５３とトランジスタ５５とによる位相比較は行わ
れない。即ち、各水平同期信号期間が、水平同期信号Ｓ
Ｈとパルス信号ＰＲとについての位相比較が行われる位
相検出期間とされているのである。

【００３２】斯かる水平同期信号ＳＨとパルス信号ＰＲ
とについての位相比較は、図５に示される構成のもとに
おける水平同期信号ＳＨとパルス信号Ｐｒとについての
位相比較と同様のものとされ、水平同期信号期間におい
て、パルス信号ＰＲが高レベルをとるとき、トランジス
タ５３がオン状態とされるとともにトランジスタ５５が
オフ状態とされ、それにより、電源＋Ｂからカレントミ
ラー回路部７１を通じて流れる電流ＩＰがキャパシタン
ス素子５６に流入し、また、水平同期信号期間におい
て、パルス信号ＰＲが低レベルをとるとき、トランジス
タ５３がオフ状態とされるとともにトランジスタ５５が
オン状態とされ、それにより、キャパシタンス素子５６
から流出する電流ＩＮがトランジスタ５５を通じて流れ
ることにより行われる。それにより、位相検出期間であ
る水平同期信号期間において、キャパシタンス素子５６
の一端とされる位相比較部４１の出力端に、カレントミ
ラー回路部７１からの電流ＩＰのキャパシタンス素子５
６への流入、及び、電流ＩＮのキャパシタンス素子５６
からの流出に応じてレベルが変化するものとなる比較出
力電圧ＶＣが得られる。

【００３３】また、水平同期信号期間以外の非位相検出
期間、即ち、各水平期間における水平同期信号期間に続
く映像期間を含む期間においては、その直前における位
相検出期間である水平同期信号期間の終端時点において
位相比較部４１の出力端に得られる比較出力電圧ＶＣ
が、キャパシタンス素子５６によって保持される。斯か
る非位相検出期間において位相比較部４１の出力端に得
られる比較出力電圧ＶＣは、水平同期信号ＳＨとパルス
信号ＰＲとが適正な同期状態にあるもとにあっては、抵
抗素子６４と電圧源部６５との直列接続により形成され
るバイアス回路部により供給されるバイアス電圧に等し
いものとされる。

【００３４】このようにして得られる、位相検出期間毎
のレベル変化を伴うものとされる比較出力電圧ＶＣは、
サンプルホールド部４４における入力端であるトランジ
スタ５７のベースに供給される。サンプルホールド部４
４にあっては、端子５２に水平同期信号ＳＨが供給され
る水平同期信号期間以外の期間、即ち、位相比較部４１
において水平同期信号ＳＨとパルス信号ＰＲとについて
の位相比較が行われる位相検出期間以外の期間である非
位相検出期間において、トランジスタ５７及び５８の夫
々における共通接続されたエミッタにコレクタが接続さ
れたトランジスタ７２がオン状態とされ、また、エミッ
タがトランジスタ７２のエミッタと共通接続されるとと
もに電流源部７３が接続されたトランジスタ７４がオフ
状態とされる。それにより、トランジスタ５８のベー
ス、従って、トランジスタ５７及び５８の夫々のコレク
タ側に設けられたカレントミラー回路部７５とトランジ
スタ５８との接続点にベースが接続されたトランジスタ
７６のエミッタがベースに接続されたトランジスタ５９
のエミッタ、及び、電流源部６６が接続されたサンプル
ホールド部４４の出力端には、トランジスタ５７のベー
スと同等の電圧が得られることになる。即ち、非位相検
出期間においては、サンプルホールド部４４の出力端
に、位相比較部４１からの比較出力電圧ＶＣと同等の電
圧が、電圧ＶＳとして得られることになる。

【００３５】また、端子５２に水平同期信号ＳＨが供給
される水平同期信号期間、即ち、位相比較部４１におい
て水平同期信号ＳＨとパルス信号ＰＲとについての位相
比較が行われる位相検出期間においては、端子５２から
トランジスタ５１のベースに供給される水平同期信号Ｓ
Ｈによって、トランジスタ７４がオン状態とされるとと
もにトランジスタ７２がオフ状態とされる。それによ
り、電源＋Ｂからカレントミラー回路部７５及びトラン
ジスタ５７及び５８を通じる電流は流れず、トランジス
タ５７及び５８が非動作状態におかれて、トランジスタ
７６のベースに接続されたキャパシタンス素子７７によ
り保持された電圧に基づく電圧が、トランジスタ５９の
エミッタ、即ち、トランジスタ５８のベース及び電流源
部６６が接続されたサンプルホールド部４４の出力端に
導出される。

【００３６】キャパシタンス素子７７により保持される
電圧は、トランジスタ７２がオフ状態とされる直前の電
圧、従って、当該位相検出期間の直前の非位相検出期間
の終端時点における電圧であるので、このときサンプル
ホールド部４４の出力端に導出される電圧は、当該位相
検出期間の直前の非位相検出期間の終端時点における位
相比較部４１からの比較出力電圧ＶＣと同等の電圧とな
る。即ち、位相検出期間にあっては、その直前の非位相
検出期間の終端時点における比較出力電圧ＶＣがサンプ
ルホールドされて得られる電圧が、電圧ＶＳとしてサン
プルホールド部４４の出力端に得られることになる。

【００３７】このようにして、サンプルホールド部４４
の出力端には、各非位相検出期間において位相比較部４
１から得られる比較出力電圧ＶＣに対応する部分を含む
とともに、各位相検出期間において位相比較部４１から
得られるレベル変動を伴う比較出力電圧ＶＣに対応する
部分は含むことなく、それに代えて、各位相検出期間の
直前の非位相検出期間の終端時点における比較出力電圧
ＶＣがサンプルホールドされて得られる電圧の部分を含
むものとされる電圧ＶＳが導出されることになる。そし
て、斯かる比較出力電圧ＶＣが各位相検出期間において
伴うレベル変動に対応するレベル変動を伴わないものと
された電圧ＶＳは、抵抗素子６０，抵抗素子６１及びキ
ャパシタンス素子６２を含むラグリードフィルタによっ
て形成されたＬＰＦ４５を通じて、端子６３に制御電圧
ＶＱとして導出される。

【００３８】このようにしてＬＰＦ４５から得られる制
御電圧ＶＱによって発振周波数が制御されるＶＣＯ４２
からは、位相比較部４１において水平同期信号ＳＨとパ
ルス信号ＰＲとについての位相比較が行われる位相検出
期間における不所望な周波数変動の発生が確実に回避さ
れるものとされた発振出力パルス信号ＰＯが得られるこ
とになる。

【００３９】上述のサンプルホールド部４４は、位相比
較部４１を形成する複数の回路構成素子と同様な複数の
回路構成素子によって形成されるものとされるので、サ
ンプルホールド部４４が備えられることによって、回路
集積化が妨げられることになる虞はない。

【００４０】また、図２に示される構成にあっては、位
相比較部４１の出力端とＬＰＦ４５を形成するラグリー
ドフィルタにおける抵抗素子６１とキャパシタンス素子
６２との間の接続点とが、抵抗素子８０によって連結さ
れている。それにより、電圧源部６５と共にバイアス回
路部を形成する抵抗素子６４が、比較的大なる抵抗値を
とることができるものとされるので、抵抗素子６４の抵
抗値は比較的大に選定され、その結果、位相比較部４１
の直流ゲインの低下が防止され、定常位相誤差特性の改
善が図られる。

【００４１】さらに、ＬＰＦ４５を形成するラグリード
フィルタにおけるキャパシタンス素子６２は、比較的大
なる容量値を有するものとされる。それにより、位相比
較部４１，サンプルホールド部４４，ＬＰＦ４５等に対
して、抵抗素子８０が接続されることによる影響が実質
的に及ばないようにされる。

【００４２】図３は、図１に示される本発明に係るＰＬ
Ｌ回路の一例における位相比較部４１，サンプルホール
ド部４４及びＬＰＦ４５が含まれる部分の具体構成の他
の例を示す。この図３に示される具体構成の他の例は、
図２に示される具体構成における位相比較部４１の出力
端に、抵抗素子６４と電圧源部６５との直列接続で成る
バイアス回路部に代えて、複数のトランジスタを含んで
形成されたバイアス回路部８１が接続されて得られるも
のに相当し、図３においては、図２に示される各部に対
応する部分が図２と共通の符号が付されて示されてお
り、それらについての重複説明は省略される。

【００４３】図３に示される構成におけるバイアス回路
部８１は、電圧源部８２がベースに接続されたトランジ
スタ８３と、エミッタがトランジスタ８３のエミッタに
接続され、ベース及びコレクタが位相比較部４１の出力
端に接続されたトランジスタ８４と、トランジスタ８３
及び８４の夫々のコレクタに接続されたカレントミラー
回路部８５と、コレクタが共通接続されたトランジスタ
８３及び８４の夫々のエミッタに接続され、ベースに電
圧源部８６が接続され、エミッタに電流源部８７が接続
されたトランジスタ８８と、コレクタが電源＋Ｂに接続
され、エミッタがトランジスタ８８のエミッタと共通接
続され、ベースが端子８９に接続されたトランジスタ９
０とを含んで構成されている。そして、端子８９には、
テレビジョン信号受信装置における水平偏向回路におい
て得られるフライバックパルス信号ＰＦＢが供給され
る。

【００４４】このような図３に示される構成にあって
は、位相比較部４１，サンプルホールド部４４及びＬＰ
Ｆ４５の夫々は、図２に示される具体構成の場合と同様
の動作を行い、また、抵抗素子８０も図２に示される具
体構成の場合と同様の役割を果たす。そして、図３に示
される構成におけるバイアス回路部８１にあっては、端
子８９にフライバックパルス信号ＰＦＢが供給され、そ
れがトランジスタ９０のベースに供給される期間におい
ては、トランジスタ９０がオン状態とされるとともにト
ランジスタ８８がオフ状態とされ、それにより、電源＋
Ｂからカレントミラー回路部８５及びトランジスタ８３
及び８４を通じる電流は流れず、トランジスタ８３及び
８４が非動作状態におかれる。

【００４５】それに対して、端子８９にフライバックパ
ルス信号ＰＦＢが供給されない期間においては、トラン
ジスタ９０がオフ状態とされるとともにトランジスタ８
８がオン状態とされ、それにより、電源＋Ｂからカレン
トミラー回路部８５及びトランジスタ８３及び８４を通
じる電流が流れて、トランジスタ８３及び８４が動作状
態におかれ、トランジスタ８３のベースに印加される電
圧源部８２からの電圧と同等の電圧がトランジスタ８４
のベース及びコレクタに得られ、その電圧が、位相比較
部４１の出力端にバイアス電圧として供給される。

【００４６】なお、電流源部８７の電流値が比較的小に
選定される場合には、トランジスタ８８及び９０を設け
ることなく、電流源部８７を直接に共通接続されたトラ
ンジスタ８３及び８４の夫々のエミッタに接続するよう
になすことも可能である。

【００４７】図２に示される構成の如くに、位相比較部
４１の出力端に対するバイアス電圧を供給するバイアス
回路部が抵抗素子６４と電圧源部６５との直列接続によ
って形成されるもとでは、抵抗素子６４が、例えば、数
百ＫΩ〜数ＭΩ程度とされる比較的大なる抵抗値を有す
るものとされることになり、それゆえ、回路集積化に支
障をきたすことになる場合も考えられる。それに対し
て、図３に示される構成の如くに、位相比較部４１の出
力端に対するバイアス電圧の供給に、位相比較部４１，
サンプルホールド部４４等を形成する複数の回路構成素
子と同様な複数の回路構成素子によって形成されるバイ
アス回路部８１が用いられるもとにあっては、回路集積
化が妨げられる虞がなく、全体の回路集積化が容易に図
られることになる。

【００４８】

【発明の効果】以上の説明から明らかな如く、本発明に
係るＰＬＬ回路にあっては、各位相検出期間において位
相比較部から得られる、基準パルス信号と比較パルス信
号との間の位相差に応じた、レベル変動を伴うものとさ
れる出力電圧と、各非位相検出期間において位相比較部
から得られる、その直前の位相検出期間における終端時
点での出力電圧が維持されたものとされる出力電圧と
が、サンプルホールド部に供給され、サンプルホールド
部から、各非位相検出期間において位相比較部から得ら
れる出力電圧に対応する部分を含み、さらに、各位相検
出期間において位相比較部から得られるレベル変動を伴
うものとされる出力電圧に対応する部分に代えて、各位
相検出期間の直前の非位相検出期間の終端時点において
位相比較部から得られる出力電圧がサンプルホールドさ
れて得られる電圧の部分を含むものとされる電圧が得ら
れ、斯かるサンプルホールド部からの電圧が、ＬＰＦを
通じてＶＣＯに供給され、それにより、ＶＣＯから得ら
れる発振出力パルス信号の周波数が制御される。従っ
て、ＶＣＯからの発振出力パルス信号が位相検出期間に
おいて不所望な周波数変動を生じることになる事態が確
実に回避される。

【００４９】また、サンプルホールド部は、位相比較部
を形成する複数の回路構成素子と同様な複数の回路構成
素子によって、位相比較部の出力端側に形成されるもの
とされるので、サンプルホールド部が備えられることに
よって、回路集積化が妨げられることになる虞はない。

【００５０】さらに、本発明に係るＰＬＬ回路の一例に
あっては、位相比較部が、その出力端に所定のバイアス
電圧を供給する抵抗素子を含んだバイアス回路部が接続
されたものとされ、また、ＬＰＦが、抵抗素子とキャパ
シタンス素子とを含むラグリードフィルタによって形成
されるもとで、位相比較部の出力端とＬＰＦにおける抵
抗素子とキャパシタンス素子との間の接続点との間が抵
抗素子により連結されたものとされ、それにより、バイ
アス回路部を形成する抵抗素子がその抵抗値を比較的大
なるものとされて、位相比較部における定常位相誤差特
性の改善が図られることになる。

【００５１】このような、本発明に係るＰＬＬ回路は、
テレビジョン信号受信装置における水平同期回路を構成
すべく用いられ、位相比較部に供給される比較パルス信
号が水平同期信号とされて、ＶＣＯから得られる発振出
力パルス信号が水平同期信号に同期したものとされるに
好適である。

【図面の簡単な説明】

【図１】本発明に係るＰＬＬ回路の一例を示すブロック
構成図である。

【図２】図１に示される例における一部分の具体構成の
一例を示す回路接続図である。

【図３】図１に示される例における一部分の具体構成の
他の例を示す回路接続図である。

【図４】従来のＰＬＬ回路を示すブロック構成図であ
る。

【図５】図４に示されるＰＬＬ回路における一部分の具
体構成の一例を示す回路接続図である。

【図６】図４に示される具体構成例の動作説明に供され
る波形図である。

【図７】図４に示されるＰＬＬ回路における一部分の具
体構成の他の例を示す回路接続図である。

【符号の説明】

４１ 位相比較部 ４２ ＶＣＯ ４３ 分周部 ４４ サンプルホールド部 ４５ ＬＰＦ ５１，５３，５５，５７，５８，５９，６７，６９，７
２，７４，７６，８３，８４，８８，９０ トランジ
スタ ５６，６２，７７ キャパシタンス素子 ６０，６１，６４，８０ 抵抗素子 ６５，７０，８２，８６ 電圧源部 ６６，６８，７３，８７ 電流源部 ７１，７５，８５ カレントミラー部

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−318868（ＪＰ，Ａ) 特開 昭61−270918（ＪＰ，Ａ) 実開 昭63−131456（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03L 7/06 - 7/14

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】基準パルス信号と比較パルス信号とについ
   ての位相比較を周期的に到来する位相検出期間毎に断続
   的に行い、上記位相検出期間においては上記基準パルス
   信号と上記比較パルス信号との間の位相差に応じた出力
   電圧を発生するとともに、非位相検出期間においては、
   該非位相検出期間の直前の位相検出期間における終端時
   点に得られる上記出力電圧を維持する位相比較部と、 該位相比較部から得られる出力電圧が供給され、上記非
   位相検出期間においては、上記位相比較部から得られる
   出力電圧と同等の電圧を導出するとともに、上記位相検
   出期間においては、該位相検出期間の直前の非位相検出
   期間の終端時点において上記位相比較部から得られる出
   力電圧をサンプルホールドして得られる電圧を導出する
   サンプルホールド部と、 該サンプルホールド部から得られる電圧が供給される低
   域通過フィルタ部と、 該低域通過フィルタ部を経て得られる電圧により発振周
   波数が制御される電圧制御発振部と、 該電圧制御発振部からの発振出力パルス信号を分周して
   分周出力パルス信号を得るとともに、該分周出力パルス
   信号を上記基準パルス信号として上記位相比較部に供給
   する分周部と、を備えて構成されるフェイズ・ロックド
   ・ループ回路。
2. 【請求項２】位相比較部が、出力電圧が得られる出力端
   に所定のバイアス電圧を供給するバイアス回路部が接続
   されたことを特徴とする請求項１記載のフェイズ・ロッ
   クド・ループ回路。
3. 【請求項３】バイアス回路部が、抵抗素子と電圧源部と
   の直列接続により形成されることを特徴とする請求項２
   記載のフェイズ・ロックド・ループ回路。
4. 【請求項４】バイアス回路部が、ベースに電圧源部が接
   続された第１のトランジスタと、エミッタが上記第１の
   トランジスタのエミッタに接続され、ベース及びコレク
   タが位相比較部の出力端に接続された第２のトランジス
   タと、上記第１及び第２のトランジスタの夫々のコレク
   タに接続されたカレントミラー回路部と、共通接続され
   た上記第１及び第２のトランジスタの夫々のエミッタに
   接続された電流源部とを含んで構成されることを特徴と
   する請求項２記載のフェイズ・ロックド・ループ回路。
5. 【請求項５】低域通過フィルタ部がラグリードフィルタ
   によって形成され、位相比較部の出力端と上記ラグリー
   ドフィルタにおける抵抗素子とキャパシタンス素子との
   間の接続点との間が抵抗素子により連結されたことを特
   徴とする請求項２，３又は４記載のフェイズ・ロックド
   ・ループ回路。
6. 【請求項６】比較パルス信号がテレビジョン信号に含ま
   れる水平同期信号とされ、位相検出期間が水平同期信号
   期間とされることを特徴とする請求項１から５までのい
   ずれかに記載のフェイズ・ロックド・ループ回路。