JP4467233B2 - 位相調整装置、位相調整方法および高速並列信号用スキュー補正装置 - Google Patents
位相調整装置、位相調整方法および高速並列信号用スキュー補正装置 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、高性能ネットワーク機器や計算機システム内部の並列同期データとクロック信号間の伝搬遅延時間差（スキュー）を補正（リタイミング）する電子回路装置に関するものである。
【０００２】
高性能ネットワーク機器や計算機システムの装置内部、装置間のデータ接続系を大容量化するには、並列光リンクの使用が有効である。並列光リンクとは装置内・装置間の短距離データ通信接続において、発光素子、受光素子と光ファイバからなる光信号伝送系を並列駆動して信号伝送する通信技術である。並列光リンクの使用により、大容量データ通信接続を小型装置規模かつ低遅延に実現することができる。
【０００３】
並列光リンクを用いて大容量信号を並列同期通信するには、並列データ、クロック両チャネル間のスキューを補正し、並列チャネル間の信号の同期関係を保つ必要がある。従来の計算機システムにおける内部並列信号のスキュー補正には、主に二つの技術が用いられている。一つは遅延素子等を用いてクロック・データ間の小さいスキュー（一クロック周期以下）を補正する技術、もう一つはフレーム同期と呼ばれるロジック回路を用いて一クロック周期以上の大きいスキュー補正を実施する技術である。
【０００４】
本発明はこの内、クロック・データ間の小さなスキューを高精度に補正する技術に属する。通信のブロードバンド化に伴いクロック速度も非常に高速化してきており、２００２年時点では１０ギガビット毎秒のクロック速度での通信も実用化されている。本発明は、この１０ギガビット毎秒クラスの非常に高速なクロックを用いた大容量通信への適用を前提としている。
【０００５】
【従来の技術】
【特許文献１】
特許第３１２７８８号
【特許文献２】
特開平１０−３２００７４号
【特許文献３】
特開平１０−２００４０１号
【特許文献４】
特開２０００−１０１５５４号
【特許文献５】
特開平９−６９８２９号
【非特許文献１】
ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｌｉｇｈｔｗａｖｅ Ｔｅｃｈｎｏｌｏｇｙ, １２巻、第２６０頁から第２７０頁
クロック・データ間のスキューを補正する技術として、以下の４つの技術がある。第一に多段のゲート回路を用いてデータの遅延時間を調整する方式、第二にフリップフロップ回路を用いる方式、第三にフェーズロックドループ回路を用いる方式、第四に微分もしくは積分回路を用いて位相調整する方式がある。
【０００６】
第一の多段ゲート回路を用いる方式は、特許第３１２７８８で用いられている。多段のゲート回路にデータを入力し、出力をセレクタ回路で選択する事でクロック・データ間のスキューを調整する。
【０００７】
第二のフリップフロップ回路を用いる方式は、特開平１０３２００７４、および高井厚志らが雑誌ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｌｉｇｈｔｗａｖｅ Ｔｅｃｈｎｏｌｏｇｙ, １２巻、第２６０頁から第２７０頁にて報告している。特開平１０３２００７４では、多段のディレイラインをシフトレジスタで制御し、１８０度位相の異なる二つのクロックでラッチして、いずれか適した位相関係のデータ信号を選択出力する回路方式を用いている。高井厚志らが雑誌IEEE Journal of Lightwave Technologyに報告している方法は、一段のフリップフロップ回路においてデータ信号をクロックでラッチする事によりデータ・クロック間の位相を制御している。
【０００８】
第三のフェーズロックドループ回路を用いた方式は特開平１０−２００４０１に報告されている。フェーズロックドループ回路もしくは同様の回路構造をもつクロックデータリカバリー回路を用いたクロックデータ間のスキュー調整は、イーサネット（登録商標）やＡＴＭ通信で一般的に用いられている方式である。
【０００９】
第四の微積分のアナログ回路を用いる方式は、特開２０００−１０１５５４と特開平９−６９８２９に報告されている。特開２０００−１０１５５４では基準クロック信号と受信データ信号から抽出したクロック成分信号の位相を積分回路の出力から判定する回路構造を有する。特開平９−６９８２９の方法は、送信側でローパスフィルタを用いてクロック信号の周波数成分を制限して送信し、位相調整を実現する。微積分回路は、一般的にはＬＣＲ回路と呼ばれておりインダクタＬ、キャパシタＣ、抵抗成分Ｒの３つの集中定数素子の値を調整する事によりアナログ的に位相調整する事が可能である。
【００１０】
【発明が解決しようとする課題】
本発明が解決しようとする課題は、クロック・データ間の小さい（一クロック周期以下）スキューを補正し同期化する回路において、スキュー補正量の精度向上と、回路規模の小型化の二つの要求を両立したスキュー補正を実現する事にある。
【００１１】
本発明が対象とする数１０ギガビット毎秒クラスの大容量通信においては、１０ギガビット毎秒クラスの高速データ伝送系を並列使用して通信の大容量並列同期伝送を実現する方法がコスト上有利である。１０ギガビット毎秒のクロック速度においては、クロック周期は１００ピコ秒と非常に小さくなる。故にクロック・データ間のスキュー調整においても、クロック周期の５％程度つまり５ピコ秒よりも分解能と調整精度の高いスキュー補正精度が必要になる。さらに、装置システムの低コスト化には、回路集積による小型化と部品点数の削減が必要であるが、そのためには、各回路の回路規模を集積化小型化する必要がある。具体的に例えば１００ギガビットのデータ伝送を実現する場合、１０ギガビット毎秒のデータ伝送系は１０チャネル並列使用する必要があり、この場合、装置システムを構成する通信用ＬＳＩは１０ギガビット毎秒のデータチャネルを１０チャネル以上（できれば１００チャネル規模）一つのチップに集積化する必要がある。このため、回路規模は小さいほど望ましい。
【００１２】
前述の通りクロック・データ間のスキューを補正する従来技術は、４種類報告されているが、スキュー補正の精度もしくは回路規模のいずれかに問題があり、本発明が要求する数ピコ秒のスキュー補正精度と、１００チャネル以上の集積化を可能とする小型回路の二つを両立する技術は存在しない。
【００１３】
特許第３１２７８８で用いられている多段ゲート回路を用いる方式は、アンプゲート回路一段の遅延量は最小でも数１０ピコ秒であり、このアンプゲートを多段に組合せて遅延量を制御する場合、その精度はアンプゲート一段分の遅延量（数１０ピコ秒）を下回る事は不可能である。故に本発明が要求する数ピコ秒のスキュー補正精度の実現は難しい。
【００１４】
特開平１０３２００７４、および高井厚志らが雑誌ＩＥＥＥ Ｊｏｕｒｎａｌｏｆ Ｌｉｇｈｔｗａｖｅ Ｔｅｃｈｎｏｌｏｇｙ, １２巻、第２６０頁から第２７０頁にて報告しているフリップフロップ回路を用いる方式はスキュー補正可能な時間範囲が非常に狭い。フリップフロップ回路は、クロックのセットアップ時間とホールドタイム時間の間はデータ信号の遷移（０から１、もしくは１から０に信号が変化する事）を許容しないため、実質的には（セットアップ/ホールド時間合わせて）クロック周期の５０％程度の時間範囲（１０ギガビット毎秒の信号では５０ピコ秒）に変化タイミングが存在するデータ信号に対してはスキュー補正が出来ず、ごく狭い約５０ピコ秒の範囲でしかスキュー補正が出来ない。本発明ではクロック・データ間のスキューは一クロックの周期内で任意の大きさとなる事を想定しており、フリップフロップ回路を用いる方法は使用できない。
【００１５】
特開平１０−２００４０１に報告されているフェーズロックドループ回路を用いた方式は、クロック・データ間のスキュー制御は数ピコ秒以下の非常に高い精度で実現できる。しかしながら、フェーズロックドループ回路はゲート遅延回路やフリップフロップ回路と比較して数１０倍の回路規模を有するため、多数個を集積する用途には不向きである。
【００１６】
特開２０００１０１５５４と特開平９−６９８２９に報告されているアナログＬＣＲ回路を用いる方式は、素子サイズの大きいインダクタやキャパシタが必要なため回路規模がゲート遅延回路やフリップフロップ回路と比較して大きくなり集積化に不向きである。また、スキュー調整の為には遅延量の可変制御を実現する必要があり、ＬＣＲ素子で可変制御を実現するには、パッシブ素子（ＬＣＲ）の特性値を可変制御する必要がある。パッシブ素子の特性値は、精度良くしかも早い反応速度で制御するのが難しい。故にアナログＬＣＲ回路を高速信号のスキュー制御に使用する事は難しい。
【００１７】
【課題を解決するための手段】
本発明の思想の一観点では、入力信号の位相を変化させる方法において、入力信号を第１の信号と第２の信号に分岐させ、第１の信号と第２の信号に位相差を与え、第１の信号と第２の信号を合成して出力信号を得る際に、第１の信号と第２の信号の振幅を制御することにより、出力信号の位相を変化させる。入力信号としてクロックまたはデータ信号の低周波成分を用い、出力信号から矩形波信号を形成することにより、クロックまたはデータ信号の位相を調整することができる。
【００１８】
具体的な回路構成を例示すれば、本発明ではアナログアンプを並列に使用し、アンプの出力を制御する事によりデータ信号もしくはクロック信号の位相を制御する。クロックもしくはデータ信号を低帯域アンプに通し、まず搬送波クロック成分より高いクロック成分を除去する（例えば１０ギガビット毎秒の信号の場合、１０ギガヘルツが搬送波クロック成分となる）。
【００１９】
低帯域アンプを通過した信号を分岐し、各々異なる遅延量を有するアンプに入力する。アンプ自身が異なる遅延量を持っていてもよいし、アンプに直列に遅延回路や位相変化回路を挿入しても良い。各アンプからの出力は再び合波し、リミットアンプ等を通過させて矩形波に戻して出力する。この際、各アンプの出力を制御する事により合成して出力する信号の位相は微小にアナログ制御可能である。
アンプの出力は、無段階に高速可変制御可能であり、本発明の適用先が要求する数ピコ秒精度の位相制御が実現可能であり、更には高速信号回路にも十分適用可能である。また最小４個の小型アンプで回路構成が可能なため回路規模が小さく、数１００個レベルを集積回路化してＬＳＩに搭載することも容易である。このようにアンプゲートを組合せた回路構成を採用する事で、高精度かつ小型回路規模のスキュー補正装置を実現した。
【００２０】
【発明の実施の形態】
【実施例１】
以下、図面を参照して本発明の実施の形態を説明する。以下の例では、理解を容易にするために具体的数値を用いて説明するが、これらの数値はあくまでも例示であり、本発明がこれらの数値に限定することを意味するものではない。
図２は本発明による並列リンク用スキュー補正装置を搭載したデータ通信システム（データ３チャネルと搬送クロック１チャネルを通信）のブロック図である。図３は本発明による並列リンク用スキュー補正装置を搭載したデータ通信システム（データ３チャネルを通信）のブロック図である。
【００２１】
図２の例は、入力並列データチャネルＤ１，Ｄ２、Ｄ３と入力クロックチャネルＣＬＫとの間の伝搬遅延時間差（スキュー）を補正し、内部同期回路の入力段において、Ｄ１，Ｄ２，Ｄ３，ＣＬＫの全４チャネルの位相が揃った同期状態にする回路構成である。Ｄ１，Ｄ２，Ｄ３，ＣＬＫは送信側からは位相の揃った同期状態で送出するが、信号伝搬路の特性ばらつき等により伝搬時間に差が生じる。その結果、受信側ではクロックと各データ信号間の位相が不揃いになるため、クロックと各データ信号間の遅延時間を調整して、正しく受信側が信号受信できる様に制御する必要がある。図２の回路においては、送信側から位相判定用に規定した規則パターン（８Ｂ１０Ｂコードにおけるスペシャルキャラクタ）を送出し、受信側では該規則パターンが正しく（エラー無く）規則通りに受信できるかを判定し、規則通りに受信出来るタイミング位置にデータ信号の位相を調整する。位相シフタ１，２，３は入力データチャネルＤ１，Ｄ２，Ｄ３を、クロックＣＬＫ信号をフェーズロックループでリタイミングと波形成形したＣＬＫＰ信号に対する位相と調整し、判別器１，２，３に送信する。判別器１，２，３ではデータ信号を受信し、その受信データの正誤を判定する。本例ではクロック信号の位相を一クロックの周期内で４つの異なる値に変化させて、正しく規定したデータパターンを判別器で判定できる位相を探索制御する。データ信号の位相を調整し、正しく判定出来るタイミング位置（この例ではデータの中心位置にクロックＣＬＫＰの変化位置が来るタイミングで正しく受信できる）。を決定出来たデータ信号は、ＦＩＦＯ１，２，３にて位相シフタ１，２，３内で位相調整したクロック信号から、内部クロック信号ＣＬＫＰにリタイミングする。この結果、内部論理回路の入力端では、データ信号Ｄ１，Ｄ２，Ｄ３はクロック信号ＣＬＫＰに同期した並列信号として扱う事が可能となる。
図３の例は、入力並列データチャネルＤ１，Ｄ２、Ｄ３の間の伝搬遅延時間差（スキュー）を補正し、内部同期回路の入力段において、Ｄ１，Ｄ２，Ｄ３の全３チャネルの位相をＤ３から分岐してクロックデータリカバリー回路ＣＤＲで生成したクロック信号を基準に位相が揃った同期状態にする回路構成である。Ｄ１，Ｄ２，Ｄ３は送信側からは位相の揃った同期状態で送出するが、信号伝搬路の特性ばらつき等により伝搬時間に差が生じる。その結果、受信側ではクロックと各データ信号間の位相が不揃いになるため、クロックと各データ信号間の遅延時間を調整して、正しく受信側が信号受信できる様に制御する必要がある。図３の回路においては、送信側から位相判定用に規定した規則パターン（８Ｂ１０Ｂコードにおけるスペシャルキャラクタ）を送出し、受信側では該規則パターンが正しく（エラー無く）規則通りに受信できるかを判定し、規則通りに受信出来るタイミング位置にデータ信号の位相を調整する。位相シフタ１，２，３は入力データチャネルＤ１，Ｄ２，Ｄ３を、Ｄ３からタイミング抽出したクロックＣＬＫＰ信号に対する位相と調整し、判別器１，２，３に送信する。判別器１，２，３ではデータ信号を受信し、その受信データの正誤を判定する。本例ではクロック信号ＣＬＫＰの位相を一クロックの周期内で４つの異なる値に変化させて、正しく規定したデータパターンを判別器で判定できる位相を探索制御する。データ信号の位相を調整し、正しく判定出来るタイミング位置（この例ではデータの中心位置にクロックＣＬＫＰの変化位置が来るタイミングで正しく受信できる）。を決定出来たデータ信号は、ＦＩＦＯ１，２，３にて位相シフタ１，２，３内で位相調整したクロック信号から内部クロック信号ＣＬＫＰにリタイミングする。この結果、内部論理回路の入力端では、データ信号Ｄ１，Ｄ２，Ｄ３はクロック信号ＣＬＫＰに同期した並列信号として扱う事が可能となる。
図１には図２もしくは図３の例で用いる位相シフタの内部回路構造を示す。
図４は図１の位相シフタの内部の低帯域アンプの入力クロックと出力クロックの波形図である。
図５は図１の位相シフタの内部の各段の信号の波形図である。
図６は図１の位相シフタの内部のリミッタアンプの入力信号波形図である。可変出力アンプの出力を３段階に調整した場合の波形を示している。
図１の例ではデータ信号に対するクロック信号の位相を、アンプを組合せたアナログ回路にて調整する。本例では図５に示すように立上り立ち下がりの交互エッジを用いるクロック信号を使用する。本回路ではクロックの基底周波数成分（一次成分）をアナログ回路で位相シフトし、リミッタアンプで矩形波に波形整形し、データとクロックの間の位相を合わせる。図１の例においては、図４に示すように入力クロック信号は、低帯域アンプによって基準クロック信号より高い周波数成分が取り除かれる（基準クロック信号は５ギガヘルツの正弦波となる）。５ギガヘルツの正弦波を二分岐し、分岐信号の一方は直接可変アンプＡに入力し、もう一方の分岐信号は９０度位相をシフト（５０ピコ秒の遅延時間に相当）し、可変アンプＢに入力する。可変アンプＡとＢの出力は合波後にリミットアンプを通して、正弦波から矩形波に変換して出力する。リミットアンプからの出力は可変アンプＡ、Ｂの出力ゲインの調整次第で変化可能である。
【００２２】
図６にリミットアンプ入力側の信号波形を示す。入力信号の振幅を
V=A・sin(ωt) + B・sin(ωt-π/2)
と表記する。但しＡ、Ｂは各可変アンプＡ、Ｂの出力、ωは基底周波数の角速度、ｔは時間、Ｖは信号の振幅を表す。図６のＡ＝１、Ｂ＝０の表記は、可変アンプＡ側の出力をオン（出力最大）とし、可変アンプＢ側の出力はゼロ（アンプ動作なし）を示す。Ａ＝１、Ｂ＝１の表記は、可変アンプＡ側の出力をオン（出力最大）とし、可変アンプＢ側もオン（出力最大）とする状態を示す。Ａ＝０、Ｂ＝１の表記は、可変アンプＡ側の出力はオフ（アンプ動作なし）とし、可変アンプＢ側の出力はオン（出力最大）を示す。図６に示す様に、二つの可変アンプ出力を調整する事で、正弦波出力の波形はシフトする（振幅も変動する）事がわかる。
【００２３】
図７は本発明の位相シフタの内部のリミッタアンプの出力信号を示す。可変出力アンプの出力を３段階に調整したものの波形図である。
【００２４】
図８は 本発明の位相シフタの内部のリミッタアンプの出力信号で可変出力アンプの出力を３段階に調整したものであって、トリガポイントの３ヶ所を表示した波形図である。
図６に示す信号出力をリミットアンプに入力する事により、該アンプからの出力は図７に示す矩形波に変換される。図７に示す通り、クロック信号の矩形波は二つの可変アンプの出力値の調整値に応じて、０度、４５度、９０度の３段階に変化したタイミングのクロック信号が生成できている（トリガポイント１，２，３の時間位置；図８）。本実施例の装置においては、一クロック周期（０度から１８０度）の間で３つのトリガポイントを用意し、該３トリガポイントから受信エラーの生じないタイミングを選定して、後段の同期回路の出力する機能を実現する。
【００２５】
本実施例１に記載の位相調整機構において、９０度の位相調整器の位相調整量の精度が＋５０％の誤差を持った場合（９０度の移相設定が１３５度の位相となった場合）のリミッタアンプの入力と出力を図９，１０に示す。図６と図７の例と比較するとトリガポイントの位置がずれてはいるが、０度、約６７．５度、約１３５度の３段階に変化したタイミングのクロック信号が生成できている。位相調整間隔が完全に等間隔ではないが、一クロック周期（０度から１８０度）の間を３分割している。図６の例と同様に３回のスペシャルキャラクタ観測の際、エラー無しで観測できる機能を図６、７の例と同様に実現している。この結果は、一クロック周期内を必ずしも等間隔ではなく３回測定するという目的を達成するには、９０度の位相調整器の位相精度は、＋５０パーセント程度の粗い精度でも十分である事を示している。これは、回路を実際に作成する際に、回路定数の製造余裕度が緩和可能な事を表しており、高精度制御が難しい高速回路の製造上、非常に有利である。
【００２６】
【実施例２】
以下、図面を参照して本発明の実施の形態を説明する。以下の例では、理解を容易にするために具体的数値を用いて説明するが、これらの数値はあくまでも例示であり、本発明がこれらの数値に限定することを意味するものではない。
【００２７】
本発明の並列光リンク用スキュー補正装置の構造の一例を図２に示す。図２の例は、入力並列データチャネルＤ１，Ｄ２、Ｄ３と入力クロックチャネルＣＬＫとの間の伝搬遅延時間差（スキュー）を補正し、内部同期回路の入力段において、Ｄ１，Ｄ２，Ｄ３，ＣＬＫの全４チャネルの位相が揃った同期状態にする回路構成である。Ｄ１，Ｄ２，Ｄ３，ＣＬＫは送信側からは位相の揃った同期状態で送出するが、信号伝搬路の特性ばらつき等により伝搬時間に差が生じる。その結果、受信側ではクロックと各データ信号間の位相が不揃いになるため、クロックと各データ信号間の遅延時間を調整して、正しく受信側が信号受信できる様に制御する必要がある。図２の回路においては、送信側から位相判定用に規定した規則パターン（８Ｂ１０Ｂコードにおけるスペシャルキャラクタ）を送出し、受信側では該規則パターンが正しく（エラー無く）規則通りに受信できるかを判定し、規則通りに受信出来るタイミング位置にデータ信号の位相を調整する。位相シフタ１，２，３は入力データチャネルＤ１，Ｄ２，Ｄ３を、クロックＣＬＫ信号をフェーズロックループでリタイミングと波形成形したＣＬＫＰ信号に対する位相と調整し、判別器１，２，３に送信する。判別器１，２，３ではデータ信号を受信し、その受信データの正誤を判定する。本例ではクロック信号の位相を一クロックの周期内で４つの異なる値に変化させて、正しく規定したデータパターンを判別器で判定できる位相を探索制御する。データ信号の位相を調整し、正しく判定出来るタイミング位置（この例ではデータの中心位置にクロックＣＬＫＰの変化位置が来るタイミングで正しく受信できる）。を決定出来たデータ信号は、ＦＩＦＯ１，２，３にて位相シフタ１，２，３内で位相調整したクロック信号から、内部クロック信号ＣＬＫＰにリタイミングする。この結果、内部論理回路の入力端では、データ信号Ｄ１，Ｄ２，Ｄ３はクロック信号ＣＬＫＰに同期した並列信号として扱う事が可能となる。
【００２８】
図１１には位相シフタの内部回路構造を示す。データ信号に対するクロック信号の位相を、アンプを組合せたアナログ回路にて調整する。クロック信号は、低帯域アンプによって基準クロック信号より高い周波数成分が取り除かれる。本例では１０ギガビット毎秒で立上り立ち下がりの交互エッジを用いるクロック信号を使用のため、基準クロック信号は５ギガヘルツの正弦波となる。５ギガヘルツの正弦波を二分岐し、分岐信号の一方は直接可変アンプＡに入力し、もう一方の分岐信号は９０度位相をシフト（５０ピコ秒の遅延時間に相当）し、可変アンプＢに入力する。可変アンプＡとＢの出力は加減算器を通過後、リミットアンプを通して、正弦波から矩形波に変換して出力する。加減算器は、可変アンプＡの出力VAと可変アンプＢの出力VBを加算し（VA+VB）を出力するモードと、可変アンプＡの出力VBから可変アンプＢの出力VAを減算し（VB-VA）を出力するモードの二つを切り替えて使用する。リミットアンプからの出力は可変アンプＡ、Ｂの出力ゲインの調整次第で変化可能である。
【００２９】
図１２には加減算器の内部構造を示す。差動増幅回路にバランス入力する構造を有し、セレクタの制御信号を切り替える事により、加減算機能の切換えが可能である。セレクタで加算を選択した場合、抵抗Ｒ２の入力端子には０Ｖが係る。セレクタで減算を選択した場合、抵抗Ｒ３の入力端子には０Ｖが係る。
【００３０】
図１３にリミットアンプ入力側の信号波形を示す。ここで、可変出力アンプの出力を４段階に調整している。入力信号の振幅を
V=A・sin(ωt) + B・sin(ωt-π/2)
と表記する。但しＡ、Ｂは各可変アンプＡ、Ｂの出力、ωは基底周波数の角速度、ｔは時間、Ｖは信号の振幅を表す。図１３のＡ＝１、Ｂ＝０の表記は、可変アンプＡ側の出力をオン（出力最大）とし、可変アンプＢ側の出力はゼロ（アンプ動作なし）を示す。Ａ＝１、Ｂ＝１の表記は、可変アンプＡ側の出力をオン（出力最大）とし、可変アンプＢ側もオン（出力最大）とし、可変アンプＡ、Ｂの両出力を加算する状態を示す。Ａ＝０、Ｂ＝１の表記は、可変アンプＡ側の出力はオフ（アンプ動作なし）とし、可変アンプＢ側の出力はオン（出力最大）を示す。Ａ＝１、Ｂ＝１の表記は、可変アンプＡ側の出力をオン（出力最大）とし、可変アンプＢ側もオン（出力最大）とし、可変アンプＢの出力から可変アンプＡの出力を減算する状態を示す。
図１３に示す様に、二つの可変アンプ出力を調整する事で、正弦波出力の波形はシフトする（振幅も変動する）事がわかる。この図１３に示す信号出力をリミットアンプに入力する事により、該アンプからの出力は図１４に示す矩形波に変換する。図１４において、可変出力アンプの出力を４段階に調整している。
図１４に示す通り、クロック信号の矩形波は二つの可変アンプの出力値の調整値に応じて、０度、４５度、９０度、１３５度の４段階に変化した４つのタイミングのクロック信号が生成できている。
図１５は、図１１、図１２に記載の本発明の位相シフタの内部のリミッタアンプの出力信号波形図であって、トリガポイント１，２，３、４の４ヶ所の時間位置を表示している。可変出力アンプの出力を４段階に調整した場合である。本実施例の装置においては、一クロック周期（０度から１８０度）の間で４つのトリガポイントを用意し、該４トリガポイントから受信エラーの生じないタイミングを選定して、後段の同期回路の出力する機能を実現する。
【００３１】
更に可変アンプＡ、Ｂの両出力をオフ、最大出力の半分、最大出力と三段階調整し、その組合せにより更に細かく８段階の位相調整が可能である。
図１６にリミットアンプ入力側の信号波形を示す。可変出力アンプの出力を８段階に調整した場合である。入力信号の振幅を
V=A・sin(ωt) + B・sin(ωt-π/2)
と表記する。但しＡ、Ｂは各可変アンプＡ、Ｂの出力、ωは基底周波数の角速度、ｔは時間、Ｖは信号の振幅を表す。ここで以下の８通りに二つの可変アンプを制御する事で位相を一クロック周期内で８段階に制御できる。１はアンプの出力最大、０．５は最大出力の半分、０は出力オフを表し、正負の符号は加減算器で加算の場合は正、減算の場合は負で表記する。
【００３２】
（１） Ａ＝１，Ｂ＝０
（２） Ａ＝１，Ｂ＝０．５
（３） Ａ＝１，Ｂ＝１
（４） Ａ＝０．５，Ｂ＝１
（５） Ａ＝０，Ｂ＝１
（６） Ａ＝０．５，Ｂ＝１
（７） Ａ＝１，Ｂ＝１
（８） Ａ＝１，Ｂ＝０．５
図１６に示す様に、二つの可変アンプ出力を調整する事で、正弦波出力の波形はシフトする（振幅も変動する）事がわかる。この図１６に示す信号出力をリミットアンプに入力する事により、該アンプからの出力は図１７に示す矩形波に変換する。図１７は可変出力アンプの出力を８段階に調整した場合である。
図１７に示す通り、クロック信号の矩形波は二つの可変アンプの出力値の調整値に応じて、０度から１８０度の間で８段階に変化した８つのタイミングのクロック信号が生成できる。可変アンプの出力値をより細かく制御する事で更に精度の高い位相制御も可能である。
【００３３】
【実施例３】
実施例１に記載の高速並列信号用スキュー補正装置において、位相シフタの内部回路に図１に記載の構造に代えて、図１８に記載の構造を採用した。
図１８に記載の位相シフタでは、９０度の位相シフタに可変の位相量調整機構を搭載する。例えば位相シフト量を初期値の９０度から１３５度に変更する事により、実施例１の機能動作から、位相調整の時間間隔を調整を可能とする下記の動作が実現できる。
【００３４】
図９にリミットアンプ入力側の信号波形を示す。入力信号の振幅を
V=A・sin(ωt) + B・sin(ωt-3π/4)
と表記する。但しＡ、Ｂは各可変アンプＡ、Ｂの出力、ωは基底周波数の角速度、ｔは時間、Ｖは信号の振幅を表す。図９のＡ＝１、Ｂ＝０の表記は、可変アンプＡ側の出力をオン（出力最大）とし、可変アンプＢ側の出力はゼロ（アンプ動作なし）を示す。Ａ＝１、Ｂ＝１の表記は、可変アンプＡ側の出力をオン（出力最大）とし、可変アンプＢ側もオン（出力最大）とする状態を示す。Ａ＝０、Ｂ＝１の表記は、可変アンプＡ側の出力はオフ（アンプ動作なし）とし、可変アンプＢ側の出力はオン（出力最大）を示す。図９に示す様に、二つの可変アンプ出力を調整する事で、正弦波出力の波形はシフトする（振幅も変動する）事がわかる。この図９に示す信号出力をリミットアンプに入力する事により、該アンプからの出力は図１０に示す矩形波に変換する。図１０に示す通り、クロック信号の矩形波は二つの可変アンプの出力値の調整値に応じて、０度、６７．５度、１３５度の３段階に変化した３つのタイミングのクロック信号が生成できる。本実施例の装置においては、一クロック周期（０度から１８０度）の間で３つのトリガポイントを用意し、該３トリガポイントから受信エラーの生じないタイミングを選定して、後段の同期回路の出力する機能を実現する。
【００３５】
【実施例４】
実施例２に記載の高速並列信号用スキュー補正装置において図１９に記載にように、９０度移相器に移相量の微調整回路を搭載し、使用環境の温度変化や製造ばらつき等が原因で規定の９０度から移相量からずれた場合、移相量を調整する事を可能にした。
【００３６】
調整機構の導入により、可変周波数対応も可能となる。例えば１ギガビット毎秒の信号の周期は２ナノ秒である。よってその４分の１である５００ピコ秒から５０ピコ秒までの範囲で、遅延時間調整が可能な回路を調整機構に搭載する事により、１ギガビット毎秒から１０ギガビット毎秒までの任意の周波数に対して実施例２で必要な位相シフタを実現した。
【００３７】
【発明の効果】
本発明によると、１０ギガビット毎秒クラスの高速信号の並列同期伝送に必要なクロックとデータ信号間のスキュー調整を、数ピコ秒の高精度と、高密度集積に有利な小型回路規模をもって実現する事ができ、１０ギガビット毎秒の高速データを多数チャネル並列使用した並列同期信号の受信端での位相調整が容易に実現できる。また、内部回路に搭載した９０度の位相シフタには位相調整量を微調整する回路を搭載する事により、トランジスタ特性のばらつきによる９０度位相シフト量の誤差を補正する事を可能にすると共に、微調整量を大きくとる事で可変周波数動作にも対応可能とした。
【図面の簡単な説明】
【図１】本発明による位相シフタの内部構造回路図。
【図２】本発明による並列リンク用スキュー補正装置を搭載したデータ通信システムの一例のブロック図。
【図３】本発明による並列リンク用スキュー補正装置を搭載したデータ通信システムの他の例のブロック図。
【図４】本発明の位相シフタの内部の低帯域アンプの入力クロックと出力クロックの波形図。
【図５】本発明の位相シフタの内部の各段の信号の波形図。
【図６】本発明の位相シフタの内部のリミッタアンプの入力信号で可変出力アンプの出力を３段階に調整したものの波形図。
【図７】本発明の位相シフタの内部のリミッタアンプの出力信号で可変出力アンプの出力を３段階に調整したものの波形図。
【図８】本発明の位相シフタの内部のリミッタアンプの出力信号で可変出力アンプの出力を３段階に調整したものであって、トリガポイントの３ヶ所を表示した波形図。
【図９】本発明の位相シフタの内部のリミッタアンプの出力信号であって、可変出力アンプの出力を３段階に調整し、９０度移相器の位相調製量が＋５０％の誤差を持った場合の波形図。
【図１０】本発明の位相シフタの内部のリミッタアンプの出力信号であって、可変出力アンプの出力を３段階に調整し、９０度移相器の位相調製量が＋５０％の誤差を持った場合のトリガポイントの３ヶ所を表示した波形図。
【図１１】本発明による位相シフタの内部構造概念図。可変アンプ出力を加減算器で処理する。
【図１２】本発明による可変アンプ出力を加減算処理する加減算器の内部回路図。
【図１３】図１１、図１２に記載の本発明の位相シフタの内部のリミッタアンプの入力信号波形図。
【図１４】図１１、図１２に記載の本発明の位相シフタの内部のリミッタアンプの出力信号波形図。
【図１５】図１１、図１２に記載の本発明の位相シフタの内部のリミッタアンプの出力信号波形図。
【図１６】図１１、図１２に記載の本発明の位相シフタの内部のリミッタアンプの入力信号波形図。
【図１７】図１１、図１２に記載の本発明の位相シフタの内部のリミッタアンプの出力信号波形図。
【図１８】図１に記載の位相シフタにおいて、固定の位相調整量を持つ移相器に換えて、移相器に位相調整量の微調整機構を搭載した位相シフタ回路図。
【図１９】図１１に記載の位相シフタにおいて、固定の位相調整量を持つ移相器に換えて、移相器に位相調整量の微調整機構を搭載した位相シフタ回路図。
【符号の説明】
Ｄ１…伝送データ信号１、Ｄ２…伝送データ信号２、Ｄ３…伝送データ信号３、ＣＬＫ…伝送クロック信号、ＤO１…位相シフトデータ信号１、ＤO２…位相シフトデータ信号２、ＤO３…位相シフトデータ信号３、ＤＦ１…判別器出力データ信号１、ＤＦ２…判別器出力データ信号２、ＤＦ３…判別器出力データ信号３、ＤＬ１…同期データ信号１、ＤＬ２…同期データ信号２、ＤＬ３…同期データ信号３、ＣＬＫＰ…内部クロック信号、ＰＬＬ…フェーズロックドループ、ＣＤＲ…クロックデータリカバリ回路、ω…搬送波クロックの角速度。
【発明の属する技術分野】
本発明は、高性能ネットワーク機器や計算機システム内部の並列同期データとクロック信号間の伝搬遅延時間差（スキュー）を補正（リタイミング）する電子回路装置に関するものである。
【０００２】
高性能ネットワーク機器や計算機システムの装置内部、装置間のデータ接続系を大容量化するには、並列光リンクの使用が有効である。並列光リンクとは装置内・装置間の短距離データ通信接続において、発光素子、受光素子と光ファイバからなる光信号伝送系を並列駆動して信号伝送する通信技術である。並列光リンクの使用により、大容量データ通信接続を小型装置規模かつ低遅延に実現することができる。
【０００３】
並列光リンクを用いて大容量信号を並列同期通信するには、並列データ、クロック両チャネル間のスキューを補正し、並列チャネル間の信号の同期関係を保つ必要がある。従来の計算機システムにおける内部並列信号のスキュー補正には、主に二つの技術が用いられている。一つは遅延素子等を用いてクロック・データ間の小さいスキュー（一クロック周期以下）を補正する技術、もう一つはフレーム同期と呼ばれるロジック回路を用いて一クロック周期以上の大きいスキュー補正を実施する技術である。
【０００４】
本発明はこの内、クロック・データ間の小さなスキューを高精度に補正する技術に属する。通信のブロードバンド化に伴いクロック速度も非常に高速化してきており、２００２年時点では１０ギガビット毎秒のクロック速度での通信も実用化されている。本発明は、この１０ギガビット毎秒クラスの非常に高速なクロックを用いた大容量通信への適用を前提としている。
【０００５】
【従来の技術】
【特許文献１】
特許第３１２７８８号
【特許文献２】
特開平１０−３２００７４号
【特許文献３】
特開平１０−２００４０１号
【特許文献４】
特開２０００−１０１５５４号
【特許文献５】
特開平９−６９８２９号
【非特許文献１】
ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｌｉｇｈｔｗａｖｅ Ｔｅｃｈｎｏｌｏｇｙ, １２巻、第２６０頁から第２７０頁
クロック・データ間のスキューを補正する技術として、以下の４つの技術がある。第一に多段のゲート回路を用いてデータの遅延時間を調整する方式、第二にフリップフロップ回路を用いる方式、第三にフェーズロックドループ回路を用いる方式、第四に微分もしくは積分回路を用いて位相調整する方式がある。
【０００６】
第一の多段ゲート回路を用いる方式は、特許第３１２７８８で用いられている。多段のゲート回路にデータを入力し、出力をセレクタ回路で選択する事でクロック・データ間のスキューを調整する。
【０００７】
第二のフリップフロップ回路を用いる方式は、特開平１０３２００７４、および高井厚志らが雑誌ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｌｉｇｈｔｗａｖｅ Ｔｅｃｈｎｏｌｏｇｙ, １２巻、第２６０頁から第２７０頁にて報告している。特開平１０３２００７４では、多段のディレイラインをシフトレジスタで制御し、１８０度位相の異なる二つのクロックでラッチして、いずれか適した位相関係のデータ信号を選択出力する回路方式を用いている。高井厚志らが雑誌IEEE Journal of Lightwave Technologyに報告している方法は、一段のフリップフロップ回路においてデータ信号をクロックでラッチする事によりデータ・クロック間の位相を制御している。
【０００８】
第三のフェーズロックドループ回路を用いた方式は特開平１０−２００４０１に報告されている。フェーズロックドループ回路もしくは同様の回路構造をもつクロックデータリカバリー回路を用いたクロックデータ間のスキュー調整は、イーサネット（登録商標）やＡＴＭ通信で一般的に用いられている方式である。
【０００９】
第四の微積分のアナログ回路を用いる方式は、特開２０００−１０１５５４と特開平９−６９８２９に報告されている。特開２０００−１０１５５４では基準クロック信号と受信データ信号から抽出したクロック成分信号の位相を積分回路の出力から判定する回路構造を有する。特開平９−６９８２９の方法は、送信側でローパスフィルタを用いてクロック信号の周波数成分を制限して送信し、位相調整を実現する。微積分回路は、一般的にはＬＣＲ回路と呼ばれておりインダクタＬ、キャパシタＣ、抵抗成分Ｒの３つの集中定数素子の値を調整する事によりアナログ的に位相調整する事が可能である。
【００１０】
【発明が解決しようとする課題】
本発明が解決しようとする課題は、クロック・データ間の小さい（一クロック周期以下）スキューを補正し同期化する回路において、スキュー補正量の精度向上と、回路規模の小型化の二つの要求を両立したスキュー補正を実現する事にある。
【００１１】
本発明が対象とする数１０ギガビット毎秒クラスの大容量通信においては、１０ギガビット毎秒クラスの高速データ伝送系を並列使用して通信の大容量並列同期伝送を実現する方法がコスト上有利である。１０ギガビット毎秒のクロック速度においては、クロック周期は１００ピコ秒と非常に小さくなる。故にクロック・データ間のスキュー調整においても、クロック周期の５％程度つまり５ピコ秒よりも分解能と調整精度の高いスキュー補正精度が必要になる。さらに、装置システムの低コスト化には、回路集積による小型化と部品点数の削減が必要であるが、そのためには、各回路の回路規模を集積化小型化する必要がある。具体的に例えば１００ギガビットのデータ伝送を実現する場合、１０ギガビット毎秒のデータ伝送系は１０チャネル並列使用する必要があり、この場合、装置システムを構成する通信用ＬＳＩは１０ギガビット毎秒のデータチャネルを１０チャネル以上（できれば１００チャネル規模）一つのチップに集積化する必要がある。このため、回路規模は小さいほど望ましい。
【００１２】
前述の通りクロック・データ間のスキューを補正する従来技術は、４種類報告されているが、スキュー補正の精度もしくは回路規模のいずれかに問題があり、本発明が要求する数ピコ秒のスキュー補正精度と、１００チャネル以上の集積化を可能とする小型回路の二つを両立する技術は存在しない。
【００１３】
特許第３１２７８８で用いられている多段ゲート回路を用いる方式は、アンプゲート回路一段の遅延量は最小でも数１０ピコ秒であり、このアンプゲートを多段に組合せて遅延量を制御する場合、その精度はアンプゲート一段分の遅延量（数１０ピコ秒）を下回る事は不可能である。故に本発明が要求する数ピコ秒のスキュー補正精度の実現は難しい。
【００１４】
特開平１０３２００７４、および高井厚志らが雑誌ＩＥＥＥ Ｊｏｕｒｎａｌｏｆ Ｌｉｇｈｔｗａｖｅ Ｔｅｃｈｎｏｌｏｇｙ, １２巻、第２６０頁から第２７０頁にて報告しているフリップフロップ回路を用いる方式はスキュー補正可能な時間範囲が非常に狭い。フリップフロップ回路は、クロックのセットアップ時間とホールドタイム時間の間はデータ信号の遷移（０から１、もしくは１から０に信号が変化する事）を許容しないため、実質的には（セットアップ/ホールド時間合わせて）クロック周期の５０％程度の時間範囲（１０ギガビット毎秒の信号では５０ピコ秒）に変化タイミングが存在するデータ信号に対してはスキュー補正が出来ず、ごく狭い約５０ピコ秒の範囲でしかスキュー補正が出来ない。本発明ではクロック・データ間のスキューは一クロックの周期内で任意の大きさとなる事を想定しており、フリップフロップ回路を用いる方法は使用できない。
【００１５】
特開平１０−２００４０１に報告されているフェーズロックドループ回路を用いた方式は、クロック・データ間のスキュー制御は数ピコ秒以下の非常に高い精度で実現できる。しかしながら、フェーズロックドループ回路はゲート遅延回路やフリップフロップ回路と比較して数１０倍の回路規模を有するため、多数個を集積する用途には不向きである。
【００１６】
特開２０００１０１５５４と特開平９−６９８２９に報告されているアナログＬＣＲ回路を用いる方式は、素子サイズの大きいインダクタやキャパシタが必要なため回路規模がゲート遅延回路やフリップフロップ回路と比較して大きくなり集積化に不向きである。また、スキュー調整の為には遅延量の可変制御を実現する必要があり、ＬＣＲ素子で可変制御を実現するには、パッシブ素子（ＬＣＲ）の特性値を可変制御する必要がある。パッシブ素子の特性値は、精度良くしかも早い反応速度で制御するのが難しい。故にアナログＬＣＲ回路を高速信号のスキュー制御に使用する事は難しい。
【００１７】
【課題を解決するための手段】
本発明の思想の一観点では、入力信号の位相を変化させる方法において、入力信号を第１の信号と第２の信号に分岐させ、第１の信号と第２の信号に位相差を与え、第１の信号と第２の信号を合成して出力信号を得る際に、第１の信号と第２の信号の振幅を制御することにより、出力信号の位相を変化させる。入力信号としてクロックまたはデータ信号の低周波成分を用い、出力信号から矩形波信号を形成することにより、クロックまたはデータ信号の位相を調整することができる。
【００１８】
具体的な回路構成を例示すれば、本発明ではアナログアンプを並列に使用し、アンプの出力を制御する事によりデータ信号もしくはクロック信号の位相を制御する。クロックもしくはデータ信号を低帯域アンプに通し、まず搬送波クロック成分より高いクロック成分を除去する（例えば１０ギガビット毎秒の信号の場合、１０ギガヘルツが搬送波クロック成分となる）。
【００１９】
低帯域アンプを通過した信号を分岐し、各々異なる遅延量を有するアンプに入力する。アンプ自身が異なる遅延量を持っていてもよいし、アンプに直列に遅延回路や位相変化回路を挿入しても良い。各アンプからの出力は再び合波し、リミットアンプ等を通過させて矩形波に戻して出力する。この際、各アンプの出力を制御する事により合成して出力する信号の位相は微小にアナログ制御可能である。
アンプの出力は、無段階に高速可変制御可能であり、本発明の適用先が要求する数ピコ秒精度の位相制御が実現可能であり、更には高速信号回路にも十分適用可能である。また最小４個の小型アンプで回路構成が可能なため回路規模が小さく、数１００個レベルを集積回路化してＬＳＩに搭載することも容易である。このようにアンプゲートを組合せた回路構成を採用する事で、高精度かつ小型回路規模のスキュー補正装置を実現した。
【００２０】
【発明の実施の形態】
【実施例１】
以下、図面を参照して本発明の実施の形態を説明する。以下の例では、理解を容易にするために具体的数値を用いて説明するが、これらの数値はあくまでも例示であり、本発明がこれらの数値に限定することを意味するものではない。
図２は本発明による並列リンク用スキュー補正装置を搭載したデータ通信システム（データ３チャネルと搬送クロック１チャネルを通信）のブロック図である。図３は本発明による並列リンク用スキュー補正装置を搭載したデータ通信システム（データ３チャネルを通信）のブロック図である。
【００２１】
図２の例は、入力並列データチャネルＤ１，Ｄ２、Ｄ３と入力クロックチャネルＣＬＫとの間の伝搬遅延時間差（スキュー）を補正し、内部同期回路の入力段において、Ｄ１，Ｄ２，Ｄ３，ＣＬＫの全４チャネルの位相が揃った同期状態にする回路構成である。Ｄ１，Ｄ２，Ｄ３，ＣＬＫは送信側からは位相の揃った同期状態で送出するが、信号伝搬路の特性ばらつき等により伝搬時間に差が生じる。その結果、受信側ではクロックと各データ信号間の位相が不揃いになるため、クロックと各データ信号間の遅延時間を調整して、正しく受信側が信号受信できる様に制御する必要がある。図２の回路においては、送信側から位相判定用に規定した規則パターン（８Ｂ１０Ｂコードにおけるスペシャルキャラクタ）を送出し、受信側では該規則パターンが正しく（エラー無く）規則通りに受信できるかを判定し、規則通りに受信出来るタイミング位置にデータ信号の位相を調整する。位相シフタ１，２，３は入力データチャネルＤ１，Ｄ２，Ｄ３を、クロックＣＬＫ信号をフェーズロックループでリタイミングと波形成形したＣＬＫＰ信号に対する位相と調整し、判別器１，２，３に送信する。判別器１，２，３ではデータ信号を受信し、その受信データの正誤を判定する。本例ではクロック信号の位相を一クロックの周期内で４つの異なる値に変化させて、正しく規定したデータパターンを判別器で判定できる位相を探索制御する。データ信号の位相を調整し、正しく判定出来るタイミング位置（この例ではデータの中心位置にクロックＣＬＫＰの変化位置が来るタイミングで正しく受信できる）。を決定出来たデータ信号は、ＦＩＦＯ１，２，３にて位相シフタ１，２，３内で位相調整したクロック信号から、内部クロック信号ＣＬＫＰにリタイミングする。この結果、内部論理回路の入力端では、データ信号Ｄ１，Ｄ２，Ｄ３はクロック信号ＣＬＫＰに同期した並列信号として扱う事が可能となる。
図３の例は、入力並列データチャネルＤ１，Ｄ２、Ｄ３の間の伝搬遅延時間差（スキュー）を補正し、内部同期回路の入力段において、Ｄ１，Ｄ２，Ｄ３の全３チャネルの位相をＤ３から分岐してクロックデータリカバリー回路ＣＤＲで生成したクロック信号を基準に位相が揃った同期状態にする回路構成である。Ｄ１，Ｄ２，Ｄ３は送信側からは位相の揃った同期状態で送出するが、信号伝搬路の特性ばらつき等により伝搬時間に差が生じる。その結果、受信側ではクロックと各データ信号間の位相が不揃いになるため、クロックと各データ信号間の遅延時間を調整して、正しく受信側が信号受信できる様に制御する必要がある。図３の回路においては、送信側から位相判定用に規定した規則パターン（８Ｂ１０Ｂコードにおけるスペシャルキャラクタ）を送出し、受信側では該規則パターンが正しく（エラー無く）規則通りに受信できるかを判定し、規則通りに受信出来るタイミング位置にデータ信号の位相を調整する。位相シフタ１，２，３は入力データチャネルＤ１，Ｄ２，Ｄ３を、Ｄ３からタイミング抽出したクロックＣＬＫＰ信号に対する位相と調整し、判別器１，２，３に送信する。判別器１，２，３ではデータ信号を受信し、その受信データの正誤を判定する。本例ではクロック信号ＣＬＫＰの位相を一クロックの周期内で４つの異なる値に変化させて、正しく規定したデータパターンを判別器で判定できる位相を探索制御する。データ信号の位相を調整し、正しく判定出来るタイミング位置（この例ではデータの中心位置にクロックＣＬＫＰの変化位置が来るタイミングで正しく受信できる）。を決定出来たデータ信号は、ＦＩＦＯ１，２，３にて位相シフタ１，２，３内で位相調整したクロック信号から内部クロック信号ＣＬＫＰにリタイミングする。この結果、内部論理回路の入力端では、データ信号Ｄ１，Ｄ２，Ｄ３はクロック信号ＣＬＫＰに同期した並列信号として扱う事が可能となる。
図１には図２もしくは図３の例で用いる位相シフタの内部回路構造を示す。
図４は図１の位相シフタの内部の低帯域アンプの入力クロックと出力クロックの波形図である。
図５は図１の位相シフタの内部の各段の信号の波形図である。
図６は図１の位相シフタの内部のリミッタアンプの入力信号波形図である。可変出力アンプの出力を３段階に調整した場合の波形を示している。
図１の例ではデータ信号に対するクロック信号の位相を、アンプを組合せたアナログ回路にて調整する。本例では図５に示すように立上り立ち下がりの交互エッジを用いるクロック信号を使用する。本回路ではクロックの基底周波数成分（一次成分）をアナログ回路で位相シフトし、リミッタアンプで矩形波に波形整形し、データとクロックの間の位相を合わせる。図１の例においては、図４に示すように入力クロック信号は、低帯域アンプによって基準クロック信号より高い周波数成分が取り除かれる（基準クロック信号は５ギガヘルツの正弦波となる）。５ギガヘルツの正弦波を二分岐し、分岐信号の一方は直接可変アンプＡに入力し、もう一方の分岐信号は９０度位相をシフト（５０ピコ秒の遅延時間に相当）し、可変アンプＢに入力する。可変アンプＡとＢの出力は合波後にリミットアンプを通して、正弦波から矩形波に変換して出力する。リミットアンプからの出力は可変アンプＡ、Ｂの出力ゲインの調整次第で変化可能である。
【００２２】
図６にリミットアンプ入力側の信号波形を示す。入力信号の振幅を
V=A・sin(ωt) + B・sin(ωt-π/2)
と表記する。但しＡ、Ｂは各可変アンプＡ、Ｂの出力、ωは基底周波数の角速度、ｔは時間、Ｖは信号の振幅を表す。図６のＡ＝１、Ｂ＝０の表記は、可変アンプＡ側の出力をオン（出力最大）とし、可変アンプＢ側の出力はゼロ（アンプ動作なし）を示す。Ａ＝１、Ｂ＝１の表記は、可変アンプＡ側の出力をオン（出力最大）とし、可変アンプＢ側もオン（出力最大）とする状態を示す。Ａ＝０、Ｂ＝１の表記は、可変アンプＡ側の出力はオフ（アンプ動作なし）とし、可変アンプＢ側の出力はオン（出力最大）を示す。図６に示す様に、二つの可変アンプ出力を調整する事で、正弦波出力の波形はシフトする（振幅も変動する）事がわかる。
【００２３】
図７は本発明の位相シフタの内部のリミッタアンプの出力信号を示す。可変出力アンプの出力を３段階に調整したものの波形図である。
【００２４】
図８は 本発明の位相シフタの内部のリミッタアンプの出力信号で可変出力アンプの出力を３段階に調整したものであって、トリガポイントの３ヶ所を表示した波形図である。
図６に示す信号出力をリミットアンプに入力する事により、該アンプからの出力は図７に示す矩形波に変換される。図７に示す通り、クロック信号の矩形波は二つの可変アンプの出力値の調整値に応じて、０度、４５度、９０度の３段階に変化したタイミングのクロック信号が生成できている（トリガポイント１，２，３の時間位置；図８）。本実施例の装置においては、一クロック周期（０度から１８０度）の間で３つのトリガポイントを用意し、該３トリガポイントから受信エラーの生じないタイミングを選定して、後段の同期回路の出力する機能を実現する。
【００２５】
本実施例１に記載の位相調整機構において、９０度の位相調整器の位相調整量の精度が＋５０％の誤差を持った場合（９０度の移相設定が１３５度の位相となった場合）のリミッタアンプの入力と出力を図９，１０に示す。図６と図７の例と比較するとトリガポイントの位置がずれてはいるが、０度、約６７．５度、約１３５度の３段階に変化したタイミングのクロック信号が生成できている。位相調整間隔が完全に等間隔ではないが、一クロック周期（０度から１８０度）の間を３分割している。図６の例と同様に３回のスペシャルキャラクタ観測の際、エラー無しで観測できる機能を図６、７の例と同様に実現している。この結果は、一クロック周期内を必ずしも等間隔ではなく３回測定するという目的を達成するには、９０度の位相調整器の位相精度は、＋５０パーセント程度の粗い精度でも十分である事を示している。これは、回路を実際に作成する際に、回路定数の製造余裕度が緩和可能な事を表しており、高精度制御が難しい高速回路の製造上、非常に有利である。
【００２６】
【実施例２】
以下、図面を参照して本発明の実施の形態を説明する。以下の例では、理解を容易にするために具体的数値を用いて説明するが、これらの数値はあくまでも例示であり、本発明がこれらの数値に限定することを意味するものではない。
【００２７】
本発明の並列光リンク用スキュー補正装置の構造の一例を図２に示す。図２の例は、入力並列データチャネルＤ１，Ｄ２、Ｄ３と入力クロックチャネルＣＬＫとの間の伝搬遅延時間差（スキュー）を補正し、内部同期回路の入力段において、Ｄ１，Ｄ２，Ｄ３，ＣＬＫの全４チャネルの位相が揃った同期状態にする回路構成である。Ｄ１，Ｄ２，Ｄ３，ＣＬＫは送信側からは位相の揃った同期状態で送出するが、信号伝搬路の特性ばらつき等により伝搬時間に差が生じる。その結果、受信側ではクロックと各データ信号間の位相が不揃いになるため、クロックと各データ信号間の遅延時間を調整して、正しく受信側が信号受信できる様に制御する必要がある。図２の回路においては、送信側から位相判定用に規定した規則パターン（８Ｂ１０Ｂコードにおけるスペシャルキャラクタ）を送出し、受信側では該規則パターンが正しく（エラー無く）規則通りに受信できるかを判定し、規則通りに受信出来るタイミング位置にデータ信号の位相を調整する。位相シフタ１，２，３は入力データチャネルＤ１，Ｄ２，Ｄ３を、クロックＣＬＫ信号をフェーズロックループでリタイミングと波形成形したＣＬＫＰ信号に対する位相と調整し、判別器１，２，３に送信する。判別器１，２，３ではデータ信号を受信し、その受信データの正誤を判定する。本例ではクロック信号の位相を一クロックの周期内で４つの異なる値に変化させて、正しく規定したデータパターンを判別器で判定できる位相を探索制御する。データ信号の位相を調整し、正しく判定出来るタイミング位置（この例ではデータの中心位置にクロックＣＬＫＰの変化位置が来るタイミングで正しく受信できる）。を決定出来たデータ信号は、ＦＩＦＯ１，２，３にて位相シフタ１，２，３内で位相調整したクロック信号から、内部クロック信号ＣＬＫＰにリタイミングする。この結果、内部論理回路の入力端では、データ信号Ｄ１，Ｄ２，Ｄ３はクロック信号ＣＬＫＰに同期した並列信号として扱う事が可能となる。
【００２８】
図１１には位相シフタの内部回路構造を示す。データ信号に対するクロック信号の位相を、アンプを組合せたアナログ回路にて調整する。クロック信号は、低帯域アンプによって基準クロック信号より高い周波数成分が取り除かれる。本例では１０ギガビット毎秒で立上り立ち下がりの交互エッジを用いるクロック信号を使用のため、基準クロック信号は５ギガヘルツの正弦波となる。５ギガヘルツの正弦波を二分岐し、分岐信号の一方は直接可変アンプＡに入力し、もう一方の分岐信号は９０度位相をシフト（５０ピコ秒の遅延時間に相当）し、可変アンプＢに入力する。可変アンプＡとＢの出力は加減算器を通過後、リミットアンプを通して、正弦波から矩形波に変換して出力する。加減算器は、可変アンプＡの出力VAと可変アンプＢの出力VBを加算し（VA+VB）を出力するモードと、可変アンプＡの出力VBから可変アンプＢの出力VAを減算し（VB-VA）を出力するモードの二つを切り替えて使用する。リミットアンプからの出力は可変アンプＡ、Ｂの出力ゲインの調整次第で変化可能である。
【００２９】
図１２には加減算器の内部構造を示す。差動増幅回路にバランス入力する構造を有し、セレクタの制御信号を切り替える事により、加減算機能の切換えが可能である。セレクタで加算を選択した場合、抵抗Ｒ２の入力端子には０Ｖが係る。セレクタで減算を選択した場合、抵抗Ｒ３の入力端子には０Ｖが係る。
【００３０】
図１３にリミットアンプ入力側の信号波形を示す。ここで、可変出力アンプの出力を４段階に調整している。入力信号の振幅を
V=A・sin(ωt) + B・sin(ωt-π/2)
と表記する。但しＡ、Ｂは各可変アンプＡ、Ｂの出力、ωは基底周波数の角速度、ｔは時間、Ｖは信号の振幅を表す。図１３のＡ＝１、Ｂ＝０の表記は、可変アンプＡ側の出力をオン（出力最大）とし、可変アンプＢ側の出力はゼロ（アンプ動作なし）を示す。Ａ＝１、Ｂ＝１の表記は、可変アンプＡ側の出力をオン（出力最大）とし、可変アンプＢ側もオン（出力最大）とし、可変アンプＡ、Ｂの両出力を加算する状態を示す。Ａ＝０、Ｂ＝１の表記は、可変アンプＡ側の出力はオフ（アンプ動作なし）とし、可変アンプＢ側の出力はオン（出力最大）を示す。Ａ＝１、Ｂ＝１の表記は、可変アンプＡ側の出力をオン（出力最大）とし、可変アンプＢ側もオン（出力最大）とし、可変アンプＢの出力から可変アンプＡの出力を減算する状態を示す。
図１３に示す様に、二つの可変アンプ出力を調整する事で、正弦波出力の波形はシフトする（振幅も変動する）事がわかる。この図１３に示す信号出力をリミットアンプに入力する事により、該アンプからの出力は図１４に示す矩形波に変換する。図１４において、可変出力アンプの出力を４段階に調整している。
図１４に示す通り、クロック信号の矩形波は二つの可変アンプの出力値の調整値に応じて、０度、４５度、９０度、１３５度の４段階に変化した４つのタイミングのクロック信号が生成できている。
図１５は、図１１、図１２に記載の本発明の位相シフタの内部のリミッタアンプの出力信号波形図であって、トリガポイント１，２，３、４の４ヶ所の時間位置を表示している。可変出力アンプの出力を４段階に調整した場合である。本実施例の装置においては、一クロック周期（０度から１８０度）の間で４つのトリガポイントを用意し、該４トリガポイントから受信エラーの生じないタイミングを選定して、後段の同期回路の出力する機能を実現する。
【００３１】
更に可変アンプＡ、Ｂの両出力をオフ、最大出力の半分、最大出力と三段階調整し、その組合せにより更に細かく８段階の位相調整が可能である。
図１６にリミットアンプ入力側の信号波形を示す。可変出力アンプの出力を８段階に調整した場合である。入力信号の振幅を
V=A・sin(ωt) + B・sin(ωt-π/2)
と表記する。但しＡ、Ｂは各可変アンプＡ、Ｂの出力、ωは基底周波数の角速度、ｔは時間、Ｖは信号の振幅を表す。ここで以下の８通りに二つの可変アンプを制御する事で位相を一クロック周期内で８段階に制御できる。１はアンプの出力最大、０．５は最大出力の半分、０は出力オフを表し、正負の符号は加減算器で加算の場合は正、減算の場合は負で表記する。
【００３２】
（１） Ａ＝１，Ｂ＝０
（２） Ａ＝１，Ｂ＝０．５
（３） Ａ＝１，Ｂ＝１
（４） Ａ＝０．５，Ｂ＝１
（５） Ａ＝０，Ｂ＝１
（６） Ａ＝０．５，Ｂ＝１
（７） Ａ＝１，Ｂ＝１
（８） Ａ＝１，Ｂ＝０．５
図１６に示す様に、二つの可変アンプ出力を調整する事で、正弦波出力の波形はシフトする（振幅も変動する）事がわかる。この図１６に示す信号出力をリミットアンプに入力する事により、該アンプからの出力は図１７に示す矩形波に変換する。図１７は可変出力アンプの出力を８段階に調整した場合である。
図１７に示す通り、クロック信号の矩形波は二つの可変アンプの出力値の調整値に応じて、０度から１８０度の間で８段階に変化した８つのタイミングのクロック信号が生成できる。可変アンプの出力値をより細かく制御する事で更に精度の高い位相制御も可能である。
【００３３】
【実施例３】
実施例１に記載の高速並列信号用スキュー補正装置において、位相シフタの内部回路に図１に記載の構造に代えて、図１８に記載の構造を採用した。
図１８に記載の位相シフタでは、９０度の位相シフタに可変の位相量調整機構を搭載する。例えば位相シフト量を初期値の９０度から１３５度に変更する事により、実施例１の機能動作から、位相調整の時間間隔を調整を可能とする下記の動作が実現できる。
【００３４】
図９にリミットアンプ入力側の信号波形を示す。入力信号の振幅を
V=A・sin(ωt) + B・sin(ωt-3π/4)
と表記する。但しＡ、Ｂは各可変アンプＡ、Ｂの出力、ωは基底周波数の角速度、ｔは時間、Ｖは信号の振幅を表す。図９のＡ＝１、Ｂ＝０の表記は、可変アンプＡ側の出力をオン（出力最大）とし、可変アンプＢ側の出力はゼロ（アンプ動作なし）を示す。Ａ＝１、Ｂ＝１の表記は、可変アンプＡ側の出力をオン（出力最大）とし、可変アンプＢ側もオン（出力最大）とする状態を示す。Ａ＝０、Ｂ＝１の表記は、可変アンプＡ側の出力はオフ（アンプ動作なし）とし、可変アンプＢ側の出力はオン（出力最大）を示す。図９に示す様に、二つの可変アンプ出力を調整する事で、正弦波出力の波形はシフトする（振幅も変動する）事がわかる。この図９に示す信号出力をリミットアンプに入力する事により、該アンプからの出力は図１０に示す矩形波に変換する。図１０に示す通り、クロック信号の矩形波は二つの可変アンプの出力値の調整値に応じて、０度、６７．５度、１３５度の３段階に変化した３つのタイミングのクロック信号が生成できる。本実施例の装置においては、一クロック周期（０度から１８０度）の間で３つのトリガポイントを用意し、該３トリガポイントから受信エラーの生じないタイミングを選定して、後段の同期回路の出力する機能を実現する。
【００３５】
【実施例４】
実施例２に記載の高速並列信号用スキュー補正装置において図１９に記載にように、９０度移相器に移相量の微調整回路を搭載し、使用環境の温度変化や製造ばらつき等が原因で規定の９０度から移相量からずれた場合、移相量を調整する事を可能にした。
【００３６】
調整機構の導入により、可変周波数対応も可能となる。例えば１ギガビット毎秒の信号の周期は２ナノ秒である。よってその４分の１である５００ピコ秒から５０ピコ秒までの範囲で、遅延時間調整が可能な回路を調整機構に搭載する事により、１ギガビット毎秒から１０ギガビット毎秒までの任意の周波数に対して実施例２で必要な位相シフタを実現した。
【００３７】
【発明の効果】
本発明によると、１０ギガビット毎秒クラスの高速信号の並列同期伝送に必要なクロックとデータ信号間のスキュー調整を、数ピコ秒の高精度と、高密度集積に有利な小型回路規模をもって実現する事ができ、１０ギガビット毎秒の高速データを多数チャネル並列使用した並列同期信号の受信端での位相調整が容易に実現できる。また、内部回路に搭載した９０度の位相シフタには位相調整量を微調整する回路を搭載する事により、トランジスタ特性のばらつきによる９０度位相シフト量の誤差を補正する事を可能にすると共に、微調整量を大きくとる事で可変周波数動作にも対応可能とした。
【図面の簡単な説明】
【図１】本発明による位相シフタの内部構造回路図。
【図２】本発明による並列リンク用スキュー補正装置を搭載したデータ通信システムの一例のブロック図。
【図３】本発明による並列リンク用スキュー補正装置を搭載したデータ通信システムの他の例のブロック図。
【図４】本発明の位相シフタの内部の低帯域アンプの入力クロックと出力クロックの波形図。
【図５】本発明の位相シフタの内部の各段の信号の波形図。
【図６】本発明の位相シフタの内部のリミッタアンプの入力信号で可変出力アンプの出力を３段階に調整したものの波形図。
【図７】本発明の位相シフタの内部のリミッタアンプの出力信号で可変出力アンプの出力を３段階に調整したものの波形図。
【図８】本発明の位相シフタの内部のリミッタアンプの出力信号で可変出力アンプの出力を３段階に調整したものであって、トリガポイントの３ヶ所を表示した波形図。
【図９】本発明の位相シフタの内部のリミッタアンプの出力信号であって、可変出力アンプの出力を３段階に調整し、９０度移相器の位相調製量が＋５０％の誤差を持った場合の波形図。
【図１０】本発明の位相シフタの内部のリミッタアンプの出力信号であって、可変出力アンプの出力を３段階に調整し、９０度移相器の位相調製量が＋５０％の誤差を持った場合のトリガポイントの３ヶ所を表示した波形図。
【図１１】本発明による位相シフタの内部構造概念図。可変アンプ出力を加減算器で処理する。
【図１２】本発明による可変アンプ出力を加減算処理する加減算器の内部回路図。
【図１３】図１１、図１２に記載の本発明の位相シフタの内部のリミッタアンプの入力信号波形図。
【図１４】図１１、図１２に記載の本発明の位相シフタの内部のリミッタアンプの出力信号波形図。
【図１５】図１１、図１２に記載の本発明の位相シフタの内部のリミッタアンプの出力信号波形図。
【図１６】図１１、図１２に記載の本発明の位相シフタの内部のリミッタアンプの入力信号波形図。
【図１７】図１１、図１２に記載の本発明の位相シフタの内部のリミッタアンプの出力信号波形図。
【図１８】図１に記載の位相シフタにおいて、固定の位相調整量を持つ移相器に換えて、移相器に位相調整量の微調整機構を搭載した位相シフタ回路図。
【図１９】図１１に記載の位相シフタにおいて、固定の位相調整量を持つ移相器に換えて、移相器に位相調整量の微調整機構を搭載した位相シフタ回路図。
【符号の説明】
Ｄ１…伝送データ信号１、Ｄ２…伝送データ信号２、Ｄ３…伝送データ信号３、ＣＬＫ…伝送クロック信号、ＤO１…位相シフトデータ信号１、ＤO２…位相シフトデータ信号２、ＤO３…位相シフトデータ信号３、ＤＦ１…判別器出力データ信号１、ＤＦ２…判別器出力データ信号２、ＤＦ３…判別器出力データ信号３、ＤＬ１…同期データ信号１、ＤＬ２…同期データ信号２、ＤＬ３…同期データ信号３、ＣＬＫＰ…内部クロック信号、ＰＬＬ…フェーズロックドループ、ＣＤＲ…クロックデータリカバリ回路、ω…搬送波クロックの角速度。
Claims (5)
- 高速同期信号のクロックと並列データ信号間の位相差を調整する高速並列信号用スキュー補正装置において、
クロック信号と並列データ信号間の位相差を調整する回路を信号受信側に搭載し、該受信側で並列データ線間のスキューが未調整で同期伝送が実現できない際もしくは一定時間間隔毎に、送信側よりデータ信号の送出に先立ってスキュー調整時に使用するべく定義した規定データパターンを送出し、送信側回路から出力した信号を受信して規定データパターンに対する正誤判別し、該判別結果を受信側で正しく規定パターンが受信できる位相関係になるべく受信側でクロックとデータ間のスキューを調整する位相調整回路において、
該クロック信号もしくは該並列データ信号の一方の位相を、同期クロックの基底周波数の一周期分の位相を等間隔もしくは不等間隔にｘ個（ｘは２以上の整数）の時間間隔に分割して位相調整し位相調整しスキュー調整するため、該クロック信号もしくは該データ信号の一方を、同期クロックの基底周波数以下の帯域を有する帯域制限アンプにてフィルタ処理の上、2つ以上の複数の信号に分岐し、分岐後の該信号を各々異なる伝搬遅延特性を有する移相器に入力し、該移相器からの信号を各々異なる可変出力アンプに入力し、該可変出力アンプからの出力を合算した後、伝送信号の基底周波数より十分高帯域な特性を有するリミットアンプに入力して該合算後の信号を矩形波に波形成形し、該波形成形後の信号を、該被整形信号の対となる並列データ信号もしくはクロック信号と共にフリップフロップ回路に入力してリタイミング処理を行う回路を持ち、該回路に搭載した複数の可変アンプの出力を個別に調整する事で、位相を調整するデータ信号もしくはクロック信号のリミットアンプからの出力信号の位相を、信号成分を保持したままｘ段階に位相調整し、該調整機能を用いてクロック信号とデータ信号の位相差の調整を実現した高速並列信号用スキュー補正装置。 - 高速同期信号のクロックと並列データ信号間の位相差を調整する高速並列信号用スキュー補正装置において、クロック信号と並列データ信号間の位相差を調整する回路を信号受信側に搭載し、該受信側で並列データ線間のスキューが未調整で同期伝送が実現できない際もしくは一定時間間隔で送信側よりデータ信号の送出に先立ってスキュー調整時に使用するべく定義した規定データパターンを送出し、送信側回路から出力した信号を受信して規定データパターンに対する正誤判別し、判別結果を受信側で正しく規定パターンが受信できる位相関係になるべくデータ信号とクロック信号間の位相差をデータの受信側で調整する回路において、
該クロック信号もしくは該データ信号の一方の位相を、同期クロックの基底周波数の一周期分の位相を等間隔もしくは不等間隔にｘ個（ｘは２以上の整数）の時間間隔に分割して位相調整するため、該クロック信号もしくは該データ信号の一方を、同期クロックの基底周波数以下の帯域を有する帯域制限アンプにてフィルタ処理の上、2つ以上の複数の信号に分岐し、分岐後の該信号を各々異なる伝搬遅延特性を有する移相器に入力し、該移相器からの信号を各々異なる可変出力アンプに入力し、該可変出力アンプからの出力を加減算器にて合算もしくは減算した後、伝送信号の基底周波数より十分高帯域な特性を有するリミットアンプに入力して該加減算後の信号を矩形波に波形成形し、該波形成形後の信号を、該信号の対となるデータ信号もしくはクロック信号と共にフリップフロップ回路に入力してリタイミング処理を行う回路を用い、該回路に搭載した複数の可変アンプの出力を個別に調整し、さらに加減算機能を切替え使用する事で、位相を調整するデータ信号もしくはクロック信号のリミットアンプからの出力信号の位相を、信号成分を保持したままｘ段階に位相調整し、該調整機能を用いてクロック信号とデータ信号の位相差の調整を実現した高速並列信号用スキュー補正装置。 - 請求項１又は２に記載の高速並列信号用スキュー補正装置において、位相調整の分割数ｘおよび、位相調整の時間間隔のいずれかもしくはその両方を可変調整できる回路を搭載した、高速並列信号用スキュー補正装置。
- 請求項１から３のいずれかひとつに記載の高速並列信号用スキュー補正装置において、位相シフタ内部の各可変出力アンプの前段に搭載した移相器の全てもしくは一部の伝搬遅延特性を可変調整する回路と搭載した、高速並列信号用スキュー補正装置。
- 請求項１から４のいずれかひとつに記載の高速並列信号用スキュー補正装置において、スキュー補正用の規定データパターンにイーサネット（登録商標）標準で用いる８Ｂ１０Ｂコードもしくは６４Ｂ６６Ｂコードのスペシャルキャラクタの組合せデータパターンを使用する高速並列信号用スキュー補正装置。
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- 2003-12-17 US US10/736,515 patent/US7272200B2/en not_active Expired - Fee Related
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