JP3111410B2 - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
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- JP3111410B2 JP3111410B2 JP05090073A JP9007393A JP3111410B2 JP 3111410 B2 JP3111410 B2 JP 3111410B2 JP 05090073 A JP05090073 A JP 05090073A JP 9007393 A JP9007393 A JP 9007393A JP 3111410 B2 JP3111410 B2 JP 3111410B2
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Description
【０００１】
【産業上の利用分野】本発明はＡ／Ｄ変換装置の高分解
能化の改善に関するものである。
能化の改善に関するものである。
【０００２】
【従来の技術】従来のＡ／Ｄ変換装置において、高分解
能化を図る技術の一貫として、図７に示すものがあっ
た。図において１は加算器、２は信号の接続切断を行う
スイッチ、３はアナログの入力信号をアナログ／デジタ
ル変換するＡ／Ｄコンバータ（以下ＡＤＣと呼ぶ）、４
はデジタルフィルタ部で、ＡＤＣ３からの出力をローパ
スフィルタを通過させるか否かを制御信号に基づいて切
り換えるものである。ローパスフィルタは、ＡＤＣ３に
よる量子化ノイズを遮断すべく設けられたものである。
また３１はディザー信号源である。従って、ディザー信
号源３１の信号が加算されるとき連動してデジタルフィ
ルタ部４ではローパスフィルタにＡＤＣ３からの出力を
通過させる。このような構成においては、入力信号にデ
ィザー信号を重畳したものをＡ／Ｄ変換し、その後デジ
タルフィルタを通過させることにより得られ出力を用い
ることでＡ／Ｄ変換装置の高分解能化を図っていた。し
かし、この方法ではＡＤＣ３の出力信号に含まれる量子
化ノイズは白色ノイズとなるため、分解能を上げるには
効率的でない。というのも、量子化ノイズの周波数とそ
のパワースペクトル密度の関係を示す図８（イ）（ロ）
からも理解されるように、ノイズシェイピング（量子化
雑音がデジタルフィルタによって遮断される領域にシフ
トしていることをいう）された場合のパワースペクトル
と比較すると、ホワイトノイズが信号に加算された場合
はローパスフィルタの通過帯域である低周波領域ではＳ
Ｎ比がよくないからである。なお、（イ）（ロ）両図に
おいて横軸は周波数（f）を表し、縦軸はパワースペク
トル密度（sp）を表す。またfsはナイキスト周波数であ
る。
能化を図る技術の一貫として、図７に示すものがあっ
た。図において１は加算器、２は信号の接続切断を行う
スイッチ、３はアナログの入力信号をアナログ／デジタ
ル変換するＡ／Ｄコンバータ（以下ＡＤＣと呼ぶ）、４
はデジタルフィルタ部で、ＡＤＣ３からの出力をローパ
スフィルタを通過させるか否かを制御信号に基づいて切
り換えるものである。ローパスフィルタは、ＡＤＣ３に
よる量子化ノイズを遮断すべく設けられたものである。
また３１はディザー信号源である。従って、ディザー信
号源３１の信号が加算されるとき連動してデジタルフィ
ルタ部４ではローパスフィルタにＡＤＣ３からの出力を
通過させる。このような構成においては、入力信号にデ
ィザー信号を重畳したものをＡ／Ｄ変換し、その後デジ
タルフィルタを通過させることにより得られ出力を用い
ることでＡ／Ｄ変換装置の高分解能化を図っていた。し
かし、この方法ではＡＤＣ３の出力信号に含まれる量子
化ノイズは白色ノイズとなるため、分解能を上げるには
効率的でない。というのも、量子化ノイズの周波数とそ
のパワースペクトル密度の関係を示す図８（イ）（ロ）
からも理解されるように、ノイズシェイピング（量子化
雑音がデジタルフィルタによって遮断される領域にシフ
トしていることをいう）された場合のパワースペクトル
と比較すると、ホワイトノイズが信号に加算された場合
はローパスフィルタの通過帯域である低周波領域ではＳ
Ｎ比がよくないからである。なお、（イ）（ロ）両図に
おいて横軸は周波数（f）を表し、縦軸はパワースペク
トル密度（sp）を表す。またfsはナイキスト周波数であ
る。
【０００３】
【発明が解決しようとする課題】このため、Ａ／Ｄ変換
器に単なるディザー信号を重畳しただけでは、Ａ／Ｄ変
換装置の高分解能化は効率よく行えないという問題があ
る。本発明はこの課題を解決し、Ａ／Ｄ変換器にその量
子化ノイズをノイズシェイピングした雑音を加えること
でＡ／Ｄ変換装置の高分解能化を効率よく行うことを目
的とする。
器に単なるディザー信号を重畳しただけでは、Ａ／Ｄ変
換装置の高分解能化は効率よく行えないという問題があ
る。本発明はこの課題を解決し、Ａ／Ｄ変換器にその量
子化ノイズをノイズシェイピングした雑音を加えること
でＡ／Ｄ変換装置の高分解能化を効率よく行うことを目
的とする。
【０００４】
【課題を解決するための手段】本発明は、入力信号若し
くは入力信号にシェイピングノイズを重畳した信号をア
ナログ／デジタル変換するアナログ／デジタル変換器
と、このアナログ／デジタル変換器により得るデジタル
信号をそのまま出力するかあるいはローパスフィルタを
通過させて出力するか否かを選択するデジタルフィルタ
部と、前記アナログ／デジタル変換器からの出力を再び
アナログ値に変換するデジタル／アナログ変換器と、こ
のデジタル／アナログ変換器からの出力を遅延させる遅
延素子と、この遅延素子からの出力と入力信号との電圧
値を比較し、その差分を信号として出力する引算器と、
この引算器からの出力を積分する積分器と、この積分器
からの信号を入力信号に重畳するか否かを選択する手段
とを設けたことを特徴とするＡ／Ｄ変換装置である。
くは入力信号にシェイピングノイズを重畳した信号をア
ナログ／デジタル変換するアナログ／デジタル変換器
と、このアナログ／デジタル変換器により得るデジタル
信号をそのまま出力するかあるいはローパスフィルタを
通過させて出力するか否かを選択するデジタルフィルタ
部と、前記アナログ／デジタル変換器からの出力を再び
アナログ値に変換するデジタル／アナログ変換器と、こ
のデジタル／アナログ変換器からの出力を遅延させる遅
延素子と、この遅延素子からの出力と入力信号との電圧
値を比較し、その差分を信号として出力する引算器と、
この引算器からの出力を積分する積分器と、この積分器
からの信号を入力信号に重畳するか否かを選択する手段
とを設けたことを特徴とするＡ／Ｄ変換装置である。
【０００５】
【作用】Ａ／Ｄ変換装置において、Ａ／Ｄ変換器に、そ
の量子化雑音を利用したノイズシェイピングされた雑音
を、Ａ／Ｄ変換器に入力する信号に重畳するから、量子
化雑音を高周波領域にシフトさせ、Ａ／Ｄ変換装置の高
分解能化を効率よく行うことを実現できる。
の量子化雑音を利用したノイズシェイピングされた雑音
を、Ａ／Ｄ変換器に入力する信号に重畳するから、量子
化雑音を高周波領域にシフトさせ、Ａ／Ｄ変換装置の高
分解能化を効率よく行うことを実現できる。
【０００６】
【実施例】図１に本発明の基本的構成図を示す。図にお
いて、図７と同様のものは同符号を付ける。２はスイッ
チで、積分器１４からの信号をアナログ入力信号に重畳
するか否かを選択する。３はアナログ／デジタル変換器
（以下、ＡＤＣと呼ぶ）で、入力信号若しくは入力信号
にシェイピングノイズを重畳した信号をアナログ／デジ
タル変換する。４はデジタルフィルタ部で、図７で説明
した如くＡＤＣ３によりアナログ／デジタル変換された
デジタル信号をそのまま出力するかあるいはローパスフ
ィルタを通過させて出力するか否かを選択して出力す
る。１１はデジタル／アナログ変換器（以下ＤＡＣと呼
ぶ）で、ＡＤＣ３からの出力を再びアナログ値に変換す
る。１２は遅延素子で、ＤＡＣ１１からの出力を遅延さ
せる。１３は引算器でアナログ入力信号と遅延素子１２
からの出力を比較する。１４は積分器で引算器１３から
の出力を積分する。
いて、図７と同様のものは同符号を付ける。２はスイッ
チで、積分器１４からの信号をアナログ入力信号に重畳
するか否かを選択する。３はアナログ／デジタル変換器
（以下、ＡＤＣと呼ぶ）で、入力信号若しくは入力信号
にシェイピングノイズを重畳した信号をアナログ／デジ
タル変換する。４はデジタルフィルタ部で、図７で説明
した如くＡＤＣ３によりアナログ／デジタル変換された
デジタル信号をそのまま出力するかあるいはローパスフ
ィルタを通過させて出力するか否かを選択して出力す
る。１１はデジタル／アナログ変換器（以下ＤＡＣと呼
ぶ）で、ＡＤＣ３からの出力を再びアナログ値に変換す
る。１２は遅延素子で、ＤＡＣ１１からの出力を遅延さ
せる。１３は引算器でアナログ入力信号と遅延素子１２
からの出力を比較する。１４は積分器で引算器１３から
の出力を積分する。
【０００７】このような構成における動作を説明する。
図１の構成は、デジタル的に表現すると図３のように書
き直せる。すなわち、ＤＡＣ１１の出力の１サンプル前
の出力と入力信号の差分を積算して行くものと同等にな
る。なお、引算器１３は上述のとうり入力信号と１次遅
れのＤＡＣ１１の出力を比較し、差分の信号を出力する
ものであるから減算としても書き表されるので（実際の
設計上では、差動アンプを用いる）、図３には減算器と
して表現する。ここで入力をＵとし、ＡＤＣ３の出力を
Ｘとし、ＡＤＣ３による雑音をＱとすると以下のような
伝達関数の式に書き表せる。 Ｘ ＝ (２−Ｚ-1)＊Ｕ ＋ (１−Ｚ-1)＊Ｑ … (２−Ｚ-1)＊Ｕの部分は信号成分を表し、(１−Ｚ-1)＊
Ｑは雑音成分を表している。なお、Ｚ-1は１サンプル分
の遅延をＺ変換して表したものである。従って、雑音は
周波数に関連するＺに依存するからノイズシェイピング
されていることになる
図１の構成は、デジタル的に表現すると図３のように書
き直せる。すなわち、ＤＡＣ１１の出力の１サンプル前
の出力と入力信号の差分を積算して行くものと同等にな
る。なお、引算器１３は上述のとうり入力信号と１次遅
れのＤＡＣ１１の出力を比較し、差分の信号を出力する
ものであるから減算としても書き表されるので（実際の
設計上では、差動アンプを用いる）、図３には減算器と
して表現する。ここで入力をＵとし、ＡＤＣ３の出力を
Ｘとし、ＡＤＣ３による雑音をＱとすると以下のような
伝達関数の式に書き表せる。 Ｘ ＝ (２−Ｚ-1)＊Ｕ ＋ (１−Ｚ-1)＊Ｑ … (２−Ｚ-1)＊Ｕの部分は信号成分を表し、(１−Ｚ-1)＊
Ｑは雑音成分を表している。なお、Ｚ-1は１サンプル分
の遅延をＺ変換して表したものである。従って、雑音は
周波数に関連するＺに依存するからノイズシェイピング
されていることになる
【０００８】上記に示す式をさらに詳しく説明する。
この式は、ＡＤＣ３の入力は、加算器１の出力と同等
であることに着目して式をたて、さらにそれを変形して
得られたものである。ＡＤＣ３の入力は図３内の（ｄ）
に該当し、［Ｘ−Ｑ］である。また、加算器１の出力は
引算器１３の出力（ａ）と、積分器１４における１次遅
れのデータ（ｂ）と、入力（ｃ）をしたものである。
（ａ）は［Ｕ−ＸＺ-1］、（ｂ）は［（Ｘ−Ｑ−Ｕ）Ｚ
-1］、（ｃ）は［Ｕ］と書き表わされる。
この式は、ＡＤＣ３の入力は、加算器１の出力と同等
であることに着目して式をたて、さらにそれを変形して
得られたものである。ＡＤＣ３の入力は図３内の（ｄ）
に該当し、［Ｘ−Ｑ］である。また、加算器１の出力は
引算器１３の出力（ａ）と、積分器１４における１次遅
れのデータ（ｂ）と、入力（ｃ）をしたものである。
（ａ）は［Ｕ−ＸＺ-1］、（ｂ）は［（Ｘ−Ｑ−Ｕ）Ｚ
-1］、（ｃ）は［Ｕ］と書き表わされる。
【０００９】以上を鑑み方程式をたてると ［Ｘ−Ｑ］＝［Ｕ−ＸＺ-1］＋［（Ｘ−Ｑ−Ｕ）Ｚ-1］＋［Ｕ］ となり、左辺のＱを右辺に移項して、 Ｘ＝Ｕ−ＸＺ-1＋（Ｘ−Ｑ−Ｕ）Ｚ-1＋Ｕ−Ｑ という、ＡＤＣ３の出力が得られる。これを求めたもの
が式である。
が式である。
【００１０】更に、式および図４，図５を用いて、加
算器１によって加算されている雑音がノイズシェイピン
グされたものであることを説明する。なお、これらのア
ナログ入力信号においては、ＡＤＣの上限および下限の
値以内の信号値が入力されるものとする。
算器１によって加算されている雑音がノイズシェイピン
グされたものであることを説明する。なお、これらのア
ナログ入力信号においては、ＡＤＣの上限および下限の
値以内の信号値が入力されるものとする。
【００１１】最初にΔ方式アナログ／デジタル変換器お
よびΔΣ方式アナログ／デジタル変換器について説明す
る。
よびΔΣ方式アナログ／デジタル変換器について説明す
る。
【００１２】Δ方式アナログ／デジタル変換器について
は図４にその構成を示す。この時も上述と同様に、入力
をＵとし、ＡＤＣ３の出力をＸとし、ＡＤＣ３による雑
音をＱとする。このとき ［Ｘ−Ｑ］＝［Ｕ−(ＸＺ-1／(１−Ｚ-1))］ … と表すことが出来る。Ｘ／(１−Ｚ-1)は、積分器による
項である。従って、ＡＤＣ３の出力を解析するために、
入力をＵと雑音Ｑとによる伝達関数でＡＤＣ３の出力Ｘ
を表す。式の両辺に(１−Ｚ-1)を掛け、Ｘを移項する
ことにより、以下の式が得られる。 Ｘ＝［(１−Ｚ-1)＊Ｕ＋(１−Ｚ-1)＊Ｑ］ … この式の両辺を積分し実際のＡＤＣ３のデジタル出力
を考えると［Ｕ＋Ｑ］で表されることとなるので、ＡＤ
Ｃ３のデジタル出力における雑音は、通常の量子化雑音
と同様のホワイトノイズとなる。
は図４にその構成を示す。この時も上述と同様に、入力
をＵとし、ＡＤＣ３の出力をＸとし、ＡＤＣ３による雑
音をＱとする。このとき ［Ｘ−Ｑ］＝［Ｕ−(ＸＺ-1／(１−Ｚ-1))］ … と表すことが出来る。Ｘ／(１−Ｚ-1)は、積分器による
項である。従って、ＡＤＣ３の出力を解析するために、
入力をＵと雑音Ｑとによる伝達関数でＡＤＣ３の出力Ｘ
を表す。式の両辺に(１−Ｚ-1)を掛け、Ｘを移項する
ことにより、以下の式が得られる。 Ｘ＝［(１−Ｚ-1)＊Ｕ＋(１−Ｚ-1)＊Ｑ］ … この式の両辺を積分し実際のＡＤＣ３のデジタル出力
を考えると［Ｕ＋Ｑ］で表されることとなるので、ＡＤ
Ｃ３のデジタル出力における雑音は、通常の量子化雑音
と同様のホワイトノイズとなる。
【００１３】ΔΣ方式アナログ／デジタル変換について
は図５にその構成を示す。この構成と等価の構成のブロ
ック図を書くと、図６のようになる。従って ［Ｘ−Ｑ］＝［(Ｕ−ＸＺ-1／(１−Ｚ-1))］ … と表すことが出来る。
は図５にその構成を示す。この構成と等価の構成のブロ
ック図を書くと、図６のようになる。従って ［Ｘ−Ｑ］＝［(Ｕ−ＸＺ-1／(１−Ｚ-1))］ … と表すことが出来る。
【００１４】この式を展開し、入力をＵと雑音Ｑとに
よる伝達関数でＡＤＣ３の出力Ｘを表す。まず、 (１−Ｚ-1)＊Ｘ − (１−Ｚ-1)＊Ｑ＝ Ｕ−ＸＺ-1 と展開し、移項すると、 Ｘ ＝ Ｕ ＋ (１−Ｚ-1)＊Ｑ … の式として与えられることとなる。式から理解される
ように、ＡＤＣ３の出力Ｘは入力Ｕに雑音(１−Ｚ-1)＊
Ｑを加算したものとなる。(１−Ｚ-1)＊Ｑの周波数特性
は、従来例の説明で用いた図８の図である。従って式
における雑音成分はノイズシェイピングされていること
が理解される。
よる伝達関数でＡＤＣ３の出力Ｘを表す。まず、 (１−Ｚ-1)＊Ｘ − (１−Ｚ-1)＊Ｑ＝ Ｕ−ＸＺ-1 と展開し、移項すると、 Ｘ ＝ Ｕ ＋ (１−Ｚ-1)＊Ｑ … の式として与えられることとなる。式から理解される
ように、ＡＤＣ３の出力Ｘは入力Ｕに雑音(１−Ｚ-1)＊
Ｑを加算したものとなる。(１−Ｚ-1)＊Ｑの周波数特性
は、従来例の説明で用いた図８の図である。従って式
における雑音成分はノイズシェイピングされていること
が理解される。
【００１５】なお、このような構成とすることで、通常
のいわゆるΔＡＤ変換器と比較し、以下の利点がある。
のいわゆるΔＡＤ変換器と比較し、以下の利点がある。
【００１６】すなわちこのようにＡＤＣ３の出力をフィ
ードバックさせた信号をアナログ入力信号に重畳する構
成になることで、フィードバックされた信号の電圧値を
制限することが可能になる。これは、請求項２に示す構
成である。これは図２に示されている。請求項２では、
出力制限手段とあるが、出力制限手段はいわゆるリミッ
タで構成するか若しくは、図２に示すようにリミッタ２
１およびその出力を２値化する手段すなわち２値化手段
２２にて構成されることも可能である。
ードバックさせた信号をアナログ入力信号に重畳する構
成になることで、フィードバックされた信号の電圧値を
制限することが可能になる。これは、請求項２に示す構
成である。これは図２に示されている。請求項２では、
出力制限手段とあるが、出力制限手段はいわゆるリミッ
タで構成するか若しくは、図２に示すようにリミッタ２
１およびその出力を２値化する手段すなわち２値化手段
２２にて構成されることも可能である。
【００１７】このリミッタの意義を説明する。通常、図
６で表される様なΔΣ方式でのアナログ／デジタル変換
器における問題点に、データが発散してしまうというこ
とがある。図９により具体的に説明する。図９において
（イ）はアナログ入力信号で、（ロ）はアナログ入力信
号に加算するためのシェイピングノイズ、（ハ）はＡＤ
Ｃに入力される信号である。アナログ入力信号（イ）
は、期間ｔ1にはＡＤＣの入力値の限界の値（Ｖd）を超
えた値となる。なお、シェイピングノイズ（ロ）は、Ａ
ＤＣの出力に該当するのアナログ値とアナログ入力信号
との差分である。この図において、理解し易くするため
に、他の信号よりも大きい比率で記載されている。アナ
ログ／デジタル変換器の入力電圧の範囲の上限または下
限の値をこえて入力されてた場合には、その後のアナロ
グ／デジタル変換器の出力は期間ｔ1に帰還による影響
の期間を足した期間に渡って、無意味なものとなる。
６で表される様なΔΣ方式でのアナログ／デジタル変換
器における問題点に、データが発散してしまうというこ
とがある。図９により具体的に説明する。図９において
（イ）はアナログ入力信号で、（ロ）はアナログ入力信
号に加算するためのシェイピングノイズ、（ハ）はＡＤ
Ｃに入力される信号である。アナログ入力信号（イ）
は、期間ｔ1にはＡＤＣの入力値の限界の値（Ｖd）を超
えた値となる。なお、シェイピングノイズ（ロ）は、Ａ
ＤＣの出力に該当するのアナログ値とアナログ入力信号
との差分である。この図において、理解し易くするため
に、他の信号よりも大きい比率で記載されている。アナ
ログ／デジタル変換器の入力電圧の範囲の上限または下
限の値をこえて入力されてた場合には、その後のアナロ
グ／デジタル変換器の出力は期間ｔ1に帰還による影響
の期間を足した期間に渡って、無意味なものとなる。
【００１８】本発明の構成によれば、ＡＤＣ３からの出
力を再びデジタル／アナログ変換器したものと、入力信
号そのものの差分の積分値をディザー信号としている。
従って、そもそも、出力制限手段を設ける以前の（図１
の）ディザー信号の大きさは高々数ＬＳＢ程度の大きさ
となる。従って、このディザー信号を出力制限手段で制
限してもなんら問題はない。なおこの出力制限手段は、
ＡＤＣ３に入力される信号の値によって制限を行うか否
かの選択も可能である。
力を再びデジタル／アナログ変換器したものと、入力信
号そのものの差分の積分値をディザー信号としている。
従って、そもそも、出力制限手段を設ける以前の（図１
の）ディザー信号の大きさは高々数ＬＳＢ程度の大きさ
となる。従って、このディザー信号を出力制限手段で制
限してもなんら問題はない。なおこの出力制限手段は、
ＡＤＣ３に入力される信号の値によって制限を行うか否
かの選択も可能である。
【００１９】
【発明の効果】本発明により、ノイズシェイピングされ
たディザー信号を重畳でき、かつ、基準電圧の上限また
は下限の値が入力されてもアナログ／デジタル変換によ
る出力に与える影響の少ないＡ／Ｄ変換装置が実現でき
る。
たディザー信号を重畳でき、かつ、基準電圧の上限また
は下限の値が入力されてもアナログ／デジタル変換によ
る出力に与える影響の少ないＡ／Ｄ変換装置が実現でき
る。
【図１】本発明の基本的構成図である。
【図２】本発明の第２の基本的構成図である。
【図３】本発明の説明図である。
【図４】本発明の説明図である。
【図５】本発明の説明図である。
【図６】本発明の説明図である。
【図７】従来例の説明図である。
【図８】従来例の構成図である。
【図９】従来例の説明図である。
１ 加算器 ２ スイッチ ３ Ａ／Ｄ変換器 ４ デジタルフィルタ部 １１ Ｄ／Ａ変換器 １２ 遅延素子 １３ 引算器 １４ 積分器
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88 H03M 3/00 - 11/00
Claims (2)
- 【請求項１】入力信号若しくは入力信号にシェイピング
ノイズを重畳した信号をアナログ／デジタル変換するア
ナログ／デジタル変換器と、 このアナログ／デジタル変換器により得るデジタル信号
をそのまま出力するかあるいはローパスフィルタを通過
させて出力するか否かを選択するデジタルフィルタ部
と、 前記アナログ／デジタル変換器からの出力を再びアナロ
グ値に変換するデジタル／アナログ変換器と、 このデジタル／アナログ変換器からの出力を遅延させる
遅延素子と、 この遅延素子からの出力と入力信号との電圧値を比較
し、その差分を信号として出力する引算器と、 この引算器からの出力を積分する積分器と、 この積分器からの信号を入力信号に重畳するか否かを選
択する手段とを設けたことを特徴とするＡ／Ｄ変換装
置。 - 【請求項２】入力信号若しくは入力信号にシェイピング
ノイズを重畳した信号をアナログ／デジタル変換するア
ナログ／デジタル変換器と、 このアナログ／デジタル変換器により得るデジタル信号
をそのまま出力するかあるいはローパスフィルタを通過
させて出力するか否かを選択するデジタルフィルタ部
と、 前記アナログ／デジタル変換器からの出力を再びアナロ
グ値に変換するデジタル／アナログ変換器と、 このデジタル／アナログ変換器からの出力を遅延させる
遅延素子と、 この遅延素子からの出力と入力信号ととの電圧値を比較
し、その差分を信号として出力する引算器と、 この引算器からの出力を積分する積分器と、 この積分器からの信号の電圧値の大きさを制限するため
の出力制限手段と、 この出力制限手段からの信号を入力信号に重畳するか否
かを選択する手段とを設けたことを特徴とするＡ／Ｄ変
換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05090073A JP3111410B2 (ja) | 1993-04-16 | 1993-04-16 | Ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05090073A JP3111410B2 (ja) | 1993-04-16 | 1993-04-16 | Ａ／ｄ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06303136A JPH06303136A (ja) | 1994-10-28 |
| JP3111410B2 true JP3111410B2 (ja) | 2000-11-20 |
Family
ID=13988358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05090073A Expired - Fee Related JP3111410B2 (ja) | 1993-04-16 | 1993-04-16 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3111410B2 (ja) |
-
1993
- 1993-04-16 JP JP05090073A patent/JP3111410B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06303136A (ja) | 1994-10-28 |
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