JPH06131034A - ディジタル制御回路 - Google Patents
ディジタル制御回路Info
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- JPH06131034A JPH06131034A JP28288992A JP28288992A JPH06131034A JP H06131034 A JPH06131034 A JP H06131034A JP 28288992 A JP28288992 A JP 28288992A JP 28288992 A JP28288992 A JP 28288992A JP H06131034 A JPH06131034 A JP H06131034A
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Abstract
(57)【要約】
【目的】 ＤＳＰを用いてアクチュエータ制御などのデ
ィジタル制御を行う場合に、ダイナミックレンジを拡大
し、高分解能化を可能とするディジタル制御回路を提供
する。 【構成】 Ａ−Ｄ変換部において、差信号検出回路は、
１サンプリング周期毎の入力と前周期における入力との
差分を検出し、Ａ−Ｄ変換器は、差信号検出回路の出力
を量子化する。ＤＳＰは、入力の差分について信号処理
を行い、出力の差分を算出する。Ｄ−Ａ変換部におい
て、Ｄ−Ａ変換器は、ＤＳＰの出力をＤ−Ａ変換し、加
算回路は、前周期における出力信号の値を保持するとと
もに、Ｄ−Ａ変換器の出力と保持していた出力信号を加
算して現サンプリング周期における出力信号を得る。
ィジタル制御を行う場合に、ダイナミックレンジを拡大
し、高分解能化を可能とするディジタル制御回路を提供
する。 【構成】 Ａ−Ｄ変換部において、差信号検出回路は、
１サンプリング周期毎の入力と前周期における入力との
差分を検出し、Ａ−Ｄ変換器は、差信号検出回路の出力
を量子化する。ＤＳＰは、入力の差分について信号処理
を行い、出力の差分を算出する。Ｄ−Ａ変換部におい
て、Ｄ−Ａ変換器は、ＤＳＰの出力をＤ−Ａ変換し、加
算回路は、前周期における出力信号の値を保持するとと
もに、Ｄ−Ａ変換器の出力と保持していた出力信号を加
算して現サンプリング周期における出力信号を得る。
Description
【０００１】
【産業上の利用分野】本発明は、アクチュエータ制御等
に適するディジタル制御回路に関する。
に適するディジタル制御回路に関する。
【０００２】
【従来の技術】近年、ロボットを始めとして、磁気ディ
スク装置や光ディスク装置等にもディジタル信号処理を
応用した高精度の位置決め制御が施されるようになって
きた。ディジタル信号処理を応用した制御は、古くから
研究されてきたが、ＬＳＩ技術が発展し高速のディジタ
ル信号処理プロセッサ（ＤＳＰ）が開発されてから実用
に供されるようになった。ＤＳＰの開発により、ディジ
タル信号処理の高速化と高精度化が進み、現在ではディ
ジタル信号処理の基本となる積和演算が数１０ｎ秒で実
行され、演算精度についても３２ビットの浮動小数点が
扱えるまでになっている。
スク装置や光ディスク装置等にもディジタル信号処理を
応用した高精度の位置決め制御が施されるようになって
きた。ディジタル信号処理を応用した制御は、古くから
研究されてきたが、ＬＳＩ技術が発展し高速のディジタ
ル信号処理プロセッサ（ＤＳＰ）が開発されてから実用
に供されるようになった。ＤＳＰの開発により、ディジ
タル信号処理の高速化と高精度化が進み、現在ではディ
ジタル信号処理の基本となる積和演算が数１０ｎ秒で実
行され、演算精度についても３２ビットの浮動小数点が
扱えるまでになっている。
【０００３】ＤＳＰの開発に併せて信号を取り込むため
のＡ−Ｄ変換器やＤ−Ａ変換器についても高速高精度化
が進められているが、それらは、ＤＳＰに比べると極め
て単機能であり、かつ、応用分野も限られ、ＤＳＰの高
速高精度化には追従できていないのが実情である。
のＡ−Ｄ変換器やＤ−Ａ変換器についても高速高精度化
が進められているが、それらは、ＤＳＰに比べると極め
て単機能であり、かつ、応用分野も限られ、ＤＳＰの高
速高精度化には追従できていないのが実情である。
【０００４】例えば、ＤＳＰについては浮動小数点演算
形のものを容易に選択でき、分解能に関して３２ビット
程度のものまで選択できる。しかし、高速形のＡ−Ｄ変
換器やＤ−Ａ変換器において、浮動小数点演算形のもの
はまれにしかなく、あってもその分解能は１２ビット以
下である。
形のものを容易に選択でき、分解能に関して３２ビット
程度のものまで選択できる。しかし、高速形のＡ−Ｄ変
換器やＤ−Ａ変換器において、浮動小数点演算形のもの
はまれにしかなく、あってもその分解能は１２ビット以
下である。
【０００５】
【発明が解決しようとする課題】従って、ＤＳＰそのも
のは高度の演算をすることができるにもかかわらず、Ａ
−Ｄ変換器やＤ−Ａ変換器の分解能が十分でないため、
ＤＳＰを用いても高精度の制御ができない場合が多かっ
た。特に、アクチュエータ制御の場合にあっては、高分
解能が要求されるアクチュエータの位置追従制御と、高
帯域処理すなわち高速処理が要求されるアクチュエータ
の移動制御とが混在するが、両者の要求を同時に満たす
ようなＡ−Ｄ変換器やＤ−Ａ変換器を選択することが困
難であり、十分な制御性能を確保できない場合が多かっ
た。
のは高度の演算をすることができるにもかかわらず、Ａ
−Ｄ変換器やＤ−Ａ変換器の分解能が十分でないため、
ＤＳＰを用いても高精度の制御ができない場合が多かっ
た。特に、アクチュエータ制御の場合にあっては、高分
解能が要求されるアクチュエータの位置追従制御と、高
帯域処理すなわち高速処理が要求されるアクチュエータ
の移動制御とが混在するが、両者の要求を同時に満たす
ようなＡ−Ｄ変換器やＤ−Ａ変換器を選択することが困
難であり、十分な制御性能を確保できない場合が多かっ
た。
【０００６】よって、本発明は、ＤＳＰを用いてアクチ
ュエータ制御などのディジタル制御を行う場合に、ダイ
ナミックレンジを拡大し、高分解能化を可能とするディ
ジタル制御回路を提供することを目的とする。
ュエータ制御などのディジタル制御を行う場合に、ダイ
ナミックレンジを拡大し、高分解能化を可能とするディ
ジタル制御回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】請求項１記載の発明に係
るディジタル制御回路は、入力信号について量子化を行
うＡ−Ｄ変換部と、このＡ−Ｄ変換部の出力信号に対し
てディジタル信号処理を行うＤＳＰと、このＤＳＰの処
理結果をアナログ化して出力するＤ−Ａ変換部とを備え
たものであって、Ａ−Ｄ変換部は、１サンプリング周期
毎の入力と前周期における入力との差分を検出する差信
号検出回路と、この差信号検出回路の出力を量子化する
Ａ−Ｄ変換器とを有し、Ｄ−Ａ変換部は、ＤＳＰの出力
をＤ−Ａ変換するＤ−Ａ変換器と、前周期における出力
信号の値を保持するとともに、Ｄ−Ａ変換器の出力と保
持していた出力信号を加算して現サンプリング周期にお
ける出力信号を得る加算回路を有する構成のものであ
る。
るディジタル制御回路は、入力信号について量子化を行
うＡ−Ｄ変換部と、このＡ−Ｄ変換部の出力信号に対し
てディジタル信号処理を行うＤＳＰと、このＤＳＰの処
理結果をアナログ化して出力するＤ−Ａ変換部とを備え
たものであって、Ａ−Ｄ変換部は、１サンプリング周期
毎の入力と前周期における入力との差分を検出する差信
号検出回路と、この差信号検出回路の出力を量子化する
Ａ−Ｄ変換器とを有し、Ｄ−Ａ変換部は、ＤＳＰの出力
をＤ−Ａ変換するＤ−Ａ変換器と、前周期における出力
信号の値を保持するとともに、Ｄ−Ａ変換器の出力と保
持していた出力信号を加算して現サンプリング周期にお
ける出力信号を得る加算回路を有する構成のものであ
る。
【０００８】また、請求項２記載の発明に係るディジタ
ル制御回路は、請求項１記載の発明に係るものにおい
て、ＤＳＰが、Ａ−Ｄ変換部が出力した各入力の差分を
加算して入力信号を復元する加算処理部と、この加算処
理部の出力に対して実行されたディジタル信号処理の処
理結果から１サンプリング周期毎の差分出力を算出する
差分算出処理部とを備えた構成のものである。
ル制御回路は、請求項１記載の発明に係るものにおい
て、ＤＳＰが、Ａ−Ｄ変換部が出力した各入力の差分を
加算して入力信号を復元する加算処理部と、この加算処
理部の出力に対して実行されたディジタル信号処理の処
理結果から１サンプリング周期毎の差分出力を算出する
差分算出処理部とを備えた構成のものである。
【０００９】そして、請求項３記載の発明に係るディジ
タル制御回路は、請求項２記載の発明に係るものにおい
て、Ａ−Ｄ変換部は、入力の振幅がＡ−Ｄ変換器のダイ
ナミックレンジ内に入っている場合に、その入力をその
ままＡ−Ｄ変換してＤＳＰに供給する入力切替手段を有
し、ＤＳＰは、出力の振幅がＤ−Ａ変換器のダイナミッ
クレンジ内に入っている場合に、その出力をそのままＤ
−Ａ変換部に出力するとともにその旨を通知し、Ｄ−Ａ
変換部は、ＤＳＰからその出力がそのサンプリング周期
における出力信号そのものであることを通知されると、
その出力をそのままＤ−Ａ変換して出力する出力切替手
段を有する構成のものである。
タル制御回路は、請求項２記載の発明に係るものにおい
て、Ａ−Ｄ変換部は、入力の振幅がＡ−Ｄ変換器のダイ
ナミックレンジ内に入っている場合に、その入力をその
ままＡ−Ｄ変換してＤＳＰに供給する入力切替手段を有
し、ＤＳＰは、出力の振幅がＤ−Ａ変換器のダイナミッ
クレンジ内に入っている場合に、その出力をそのままＤ
−Ａ変換部に出力するとともにその旨を通知し、Ｄ−Ａ
変換部は、ＤＳＰからその出力がそのサンプリング周期
における出力信号そのものであることを通知されると、
その出力をそのままＤ−Ａ変換して出力する出力切替手
段を有する構成のものである。
【００１０】
【作用】請求項１記載の発明におけるＡ−Ｄ変換部は、
１サンプリング周期毎の入力の差分のみをディジタル化
してＤＳＰに供給するので、Ａ−Ｄ変換器の所要ビット
数は低減される。また、ＤＳＰは、ビット数の少ない差
分を対象として信号処理を行うことが可能になる。そし
て、Ｄ−Ａ変換部も、差分出力を対象にアナログ化を行
うので、Ｄ−Ａ変換器の所要ビット数も低減される。
１サンプリング周期毎の入力の差分のみをディジタル化
してＤＳＰに供給するので、Ａ−Ｄ変換器の所要ビット
数は低減される。また、ＤＳＰは、ビット数の少ない差
分を対象として信号処理を行うことが可能になる。そし
て、Ｄ−Ａ変換部も、差分出力を対象にアナログ化を行
うので、Ｄ−Ａ変換器の所要ビット数も低減される。
【００１１】また、請求項２記載の発明におけるＤＳＰ
は、差分ではなく入力信号そのものおよび出力信号その
ものを対象に信号処理を行うが、Ａ−Ｄ変換部およびＤ
−Ａ変換部は、差分をＤＳＰに入出力する。よって、Ａ
−Ｄ変換部は、差分入力のダイナミックレンジに見合っ
たビット数を有し、Ｄ−Ａ変換部は、差分出力のダイナ
ミックレンジに見合ったビット数を有する。
は、差分ではなく入力信号そのものおよび出力信号その
ものを対象に信号処理を行うが、Ａ−Ｄ変換部およびＤ
−Ａ変換部は、差分をＤＳＰに入出力する。よって、Ａ
−Ｄ変換部は、差分入力のダイナミックレンジに見合っ
たビット数を有し、Ｄ−Ａ変換部は、差分出力のダイナ
ミックレンジに見合ったビット数を有する。
【００１２】そして、請求項３記載の発明におけるＡ−
Ｄ変換部は、入力信号の振幅がそのＡ−Ｄ変換器のダイ
ナミックレンジ内の値であれば、差分ではなくディジタ
ル化された入力信号そのものをＤＳＰに転送する。ま
た、ＤＳＰは、信号処理の結果得られた出力信号の振幅
がＤ−Ａ変換部のＤ−Ａ変換器のダイナミックレンジ内
の値であれば、差分ではなくディジタル化された出力信
号そのものをＤ−Ａ変換部に転送する。
Ｄ変換部は、入力信号の振幅がそのＡ−Ｄ変換器のダイ
ナミックレンジ内の値であれば、差分ではなくディジタ
ル化された入力信号そのものをＤＳＰに転送する。ま
た、ＤＳＰは、信号処理の結果得られた出力信号の振幅
がＤ−Ａ変換部のＤ−Ａ変換器のダイナミックレンジ内
の値であれば、差分ではなくディジタル化された出力信
号そのものをＤ−Ａ変換部に転送する。
【００１３】
【実施例】図１は、本発明の一実施例によるディジタル
制御回路を示すブロック図である。図において、１は入
力Ｘn に関するＡ−Ｄ変換を行うＡ−Ｄ変換部、２はＡ
−Ｄ変換部の出力についてディジタル信号処理を行うＤ
ＳＰ、３はＤＳＰ２の出力に関するＤ−Ａ変換を行い出
力Ｙｎを出力するＤ−Ａ変換部である。
制御回路を示すブロック図である。図において、１は入
力Ｘn に関するＡ−Ｄ変換を行うＡ−Ｄ変換部、２はＡ
−Ｄ変換部の出力についてディジタル信号処理を行うＤ
ＳＰ、３はＤＳＰ２の出力に関するＤ−Ａ変換を行い出
力Ｙｎを出力するＤ−Ａ変換部である。
【００１４】Ａ−Ｄ変換部１は、差信号検出回路１１と
Ａ−Ｄ変換器とで構成される。そして、ＤＳＰ２から制
御信号としてＡ−Ｄ変換命令を受けると、それに従っ
て、差信号検出回路１１は、入力Ｘn から１サンプリン
グ周期毎の差分入力ΔＸn を検出し、Ａ−Ｄ変換器１２
は、差分入力ΔＸn をＡ−Ｄ変換してＤＳＰ２に転送す
る。ＤＳＰ２は、転送された差分入力ΔＸn に対して、
アクチュエータ制御に必要なディジタル信号処理を施し
差分入力ΔＸn に対応した差分出力ΔＹｎを算出する。
Ａ−Ｄ変換器とで構成される。そして、ＤＳＰ２から制
御信号としてＡ−Ｄ変換命令を受けると、それに従っ
て、差信号検出回路１１は、入力Ｘn から１サンプリン
グ周期毎の差分入力ΔＸn を検出し、Ａ−Ｄ変換器１２
は、差分入力ΔＸn をＡ−Ｄ変換してＤＳＰ２に転送す
る。ＤＳＰ２は、転送された差分入力ΔＸn に対して、
アクチュエータ制御に必要なディジタル信号処理を施し
差分入力ΔＸn に対応した差分出力ΔＹｎを算出する。
【００１５】Ｄ−Ａ変換部３は、Ｄ−Ａ変換器３１と加
算回路３２とで構成される。そして、ＤＳＰ２から制御
信号としてＤ−Ａ変換命令を受けると、それに従って、
Ｄ−Ａ変換器３１は、差分出力ΔＹｎをＤ−Ａ変換し、
加算回路３２は、保持していた１サンプリング周期前の
出力Ｙn-1 と差分出力ΔＹｎとを加算し、アクチュエー
タ制御用の出力Ｙｎを出力する。
算回路３２とで構成される。そして、ＤＳＰ２から制御
信号としてＤ−Ａ変換命令を受けると、それに従って、
Ｄ−Ａ変換器３１は、差分出力ΔＹｎをＤ−Ａ変換し、
加算回路３２は、保持していた１サンプリング周期前の
出力Ｙn-1 と差分出力ΔＹｎとを加算し、アクチュエー
タ制御用の出力Ｙｎを出力する。
【００１６】このように、本実施例によれば、入力Ｘn
および出力Ｙｎの差分のみが、ＤＳＰ２にまたはＤＳＰ
２から転送されるので、Ａ−Ｄ変換器１２とＤ−Ａ変換
器３１のビット数は低くてもよい。また、ダイナミック
レンジの小さな差分入力ΔＸn に対して信号処理を施す
ためＤＳＰ２における所要データ語長が短くなり、固定
小数点形の低ビット数のＤＳＰが使用可能である。この
結果、ディジタル制御回路のスペースファクタは小さく
抑えられるとともに、低価格化が実現される。
および出力Ｙｎの差分のみが、ＤＳＰ２にまたはＤＳＰ
２から転送されるので、Ａ−Ｄ変換器１２とＤ−Ａ変換
器３１のビット数は低くてもよい。また、ダイナミック
レンジの小さな差分入力ΔＸn に対して信号処理を施す
ためＤＳＰ２における所要データ語長が短くなり、固定
小数点形の低ビット数のＤＳＰが使用可能である。この
結果、ディジタル制御回路のスペースファクタは小さく
抑えられるとともに、低価格化が実現される。
【００１７】ディジタル信号処理の代表例としてディジ
タルフィルタがある。ディジタルフィルタには、ＦＩＲ
（Finite Inpulse Response ）とＩＩＲ（Infinite Inp
ulseResponse ）との２つの構造がある。このうちＦＩ
Ｒフィルタは、ＩＩＲフィルタとは異なり、フィードフ
ォワードループのみで構成される。従って、通常の入力
Ｘn と出力Ｙｎとの関係から算出されるフィルタ設計を
そのまま差分入力ΔＸn に適用することによって、差分
入力ΔＸn から直ちに差分出力ΔＹｎを算出することが
できる。
タルフィルタがある。ディジタルフィルタには、ＦＩＲ
（Finite Inpulse Response ）とＩＩＲ（Infinite Inp
ulseResponse ）との２つの構造がある。このうちＦＩ
Ｒフィルタは、ＩＩＲフィルタとは異なり、フィードフ
ォワードループのみで構成される。従って、通常の入力
Ｘn と出力Ｙｎとの関係から算出されるフィルタ設計を
そのまま差分入力ΔＸn に適用することによって、差分
入力ΔＸn から直ちに差分出力ΔＹｎを算出することが
できる。
【００１８】以下、図２に示す遅延要素２５、乗算要素
２６，２７および加算要素２８で構成されたＦＩＲフィ
ルタを例としてＤＳＰ２の動作について説明する。図２
に示す構成において、１サンプリング周期毎の入力Ｘn
を０，Ｘ1 ，Ｘ2 ，・・・，Ｘi とすると、このときの
出力Ｙｎは、０，Ｘ1 ・ｋ0 ，（Ｘ2 ・ｋ0 ＋Ｘ1 ・ｋ
1 ），（Ｘ3 ・ｋ0 ＋Ｘ2 ・ｋ1 ），・・・，（Ｘi ・
ｋ0 ＋Ｘi-1 ・ｋ1 ）となる。
２６，２７および加算要素２８で構成されたＦＩＲフィ
ルタを例としてＤＳＰ２の動作について説明する。図２
に示す構成において、１サンプリング周期毎の入力Ｘn
を０，Ｘ1 ，Ｘ2 ，・・・，Ｘi とすると、このときの
出力Ｙｎは、０，Ｘ1 ・ｋ0 ，（Ｘ2 ・ｋ0 ＋Ｘ1 ・ｋ
1 ），（Ｘ3 ・ｋ0 ＋Ｘ2 ・ｋ1 ），・・・，（Ｘi ・
ｋ0 ＋Ｘi-1 ・ｋ1 ）となる。
【００１９】一方、差分入力ΔＸn は、 ΔＸ1 ＝Ｘ1 −０ ΔＸ2 ＝Ｘ2 −Ｘ1 ΔＸ3 ＝Ｘ3 −Ｘ2 ・ ・ ・ ΔＸi ＝Ｘi −Ｘi-1 となる。
【００２０】差分出力ΔＹｎは、 ΔＹ1 ＝Ｘ1 ・ｋ0 −０＝ΔＸ1 ・ｋ0 ΔＹ2 ＝（Ｘ2 ・ｋ0 ＋Ｘ1 ・ｋ1 ）−Ｘ1 ・ｋ0＝Δ
Ｘ2 ・ｋ0 ＋ΔＸ1 ・ｋ1 ΔＹ3 ＝（Ｘ3 ・ｋ0 ＋Ｘ2 ・ｋ1 ）−（Ｘ2 ・ｋ0 ＋
Ｘ1 ・ｋ1 ）＝ΔＸ3 ・ｋ0 ＋ΔＸ2 ・ｋ1 ・ ・ ・ ΔＹi ＝（Ｘi ・ｋ0 ＋Ｘi-1 ・ｋ1 ）−（Ｘi-1 ・ｋ
0 ＋Ｘi-2 ・ｋ1 ）＝ΔＸi ・ｋ0 ＋ΔＸi-1 ・ｋ1 となる。
Ｘ2 ・ｋ0 ＋ΔＸ1 ・ｋ1 ΔＹ3 ＝（Ｘ3 ・ｋ0 ＋Ｘ2 ・ｋ1 ）−（Ｘ2 ・ｋ0 ＋
Ｘ1 ・ｋ1 ）＝ΔＸ3 ・ｋ0 ＋ΔＸ2 ・ｋ1 ・ ・ ・ ΔＹi ＝（Ｘi ・ｋ0 ＋Ｘi-1 ・ｋ1 ）−（Ｘi-1 ・ｋ
0 ＋Ｘi-2 ・ｋ1 ）＝ΔＸi ・ｋ0 ＋ΔＸi-1 ・ｋ1 となる。
【００２１】以上の入出力関係から明らかなように、Ｆ
ＩＲフィルタのようなフィードフォワード形のフィルタ
では、フィルタの演算過程の全てにおいて、入出力信号
間に比例関係が成り立つ。よって、入力Ｘn に対する出
力Ｙｎは、各差分出力（ΔＹ 1 〜ΔＹｎ）の累算によっ
て求められる。
ＩＲフィルタのようなフィードフォワード形のフィルタ
では、フィルタの演算過程の全てにおいて、入出力信号
間に比例関係が成り立つ。よって、入力Ｘn に対する出
力Ｙｎは、各差分出力（ΔＹ 1 〜ΔＹｎ）の累算によっ
て求められる。
【００２２】なお、ＦＩＲフィルタはフィードフォワー
ドループのみで構成されるので、ＩＩＲフィルタと比較
すると、同等のフィルタ特性を実現する場合に、次数が
高くなりプログラムのステップ数が多くなる。しかし、
一般に機械制御系のフィルタの次数は高々１０次程度で
あり、かつ、あまり急峻なフィルタ特性は要求されな
い。よって、ステップ数はそれほど増えず、差分演算に
よる所要ビット数の低減によるＤＳＰの高速化、小型化
および低価格化の効果は大きい。
ドループのみで構成されるので、ＩＩＲフィルタと比較
すると、同等のフィルタ特性を実現する場合に、次数が
高くなりプログラムのステップ数が多くなる。しかし、
一般に機械制御系のフィルタの次数は高々１０次程度で
あり、かつ、あまり急峻なフィルタ特性は要求されな
い。よって、ステップ数はそれほど増えず、差分演算に
よる所要ビット数の低減によるＤＳＰの高速化、小型化
および低価格化の効果は大きい。
【００２３】図３は、Ａ−Ｄ変換部１の構成例を示した
ものである。図において、１１１は入力Ｘn をサンプル
ホールドするサンプルホールド回路、１１３は入力Ｘn
とサンプルホールド回路１１１の出力との間の減算を行
う減算回路、１１５はサンプルホールド回路１１１およ
びＡ−Ｄ変換器１２の動作タイミングを設定するタイミ
ング制御回路である。
ものである。図において、１１１は入力Ｘn をサンプル
ホールドするサンプルホールド回路、１１３は入力Ｘn
とサンプルホールド回路１１１の出力との間の減算を行
う減算回路、１１５はサンプルホールド回路１１１およ
びＡ−Ｄ変換器１２の動作タイミングを設定するタイミ
ング制御回路である。
【００２４】サンプルホールド回路１１１は、１サンプ
リング周期前の入力信号の振幅を記憶している。また、
減算回路１１３は、現時点の入力信号とサンプルホール
ド回路３２２の出力信号との差分をとり、その差分を出
力している。タイミング制御回路１１５は、ＤＳＰ２か
ら制御信号としてＡ−Ｄ変換開始命令を受けると、ま
ず、Ａ−Ｄ変換器１２に動作指令を与えてＡ−Ｄ変換を
行わせる。この結果、差分信号が量子化されたものがＤ
ＳＰ２に供給される（図３において、Ａパルスのタイミ
ング）。
リング周期前の入力信号の振幅を記憶している。また、
減算回路１１３は、現時点の入力信号とサンプルホール
ド回路３２２の出力信号との差分をとり、その差分を出
力している。タイミング制御回路１１５は、ＤＳＰ２か
ら制御信号としてＡ−Ｄ変換開始命令を受けると、ま
ず、Ａ−Ｄ変換器１２に動作指令を与えてＡ−Ｄ変換を
行わせる。この結果、差分信号が量子化されたものがＤ
ＳＰ２に供給される（図３において、Ａパルスのタイミ
ング）。
【００２５】次に（図３において、Ｂパルスのタイミン
グ）、タイミング制御回路１１５は、サンプルホールド
回路１１１にホールド信号を与える。サンプルホールド
回路１１１は、それに応じて、次のタイミングにおける
差分処理のために現時点の入力信号をサンプルホールド
する。
グ）、タイミング制御回路１１５は、サンプルホールド
回路１１１にホールド信号を与える。サンプルホールド
回路１１１は、それに応じて、次のタイミングにおける
差分処理のために現時点の入力信号をサンプルホールド
する。
【００２６】図４は、Ｄ−Ａ変換部２の構成例を示した
ものである。図において、３２１は１サンプリング周期
前の出力ＹｎとＤ−Ａ変換器３１の出力とを加算する加
算回路、３２４は、Ｄ−Ａ変換器３１およびサンプルホ
ールド回路３２２の動作タイミングを設定するタイミン
グ制御回路である。
ものである。図において、３２１は１サンプリング周期
前の出力ＹｎとＤ−Ａ変換器３１の出力とを加算する加
算回路、３２４は、Ｄ−Ａ変換器３１およびサンプルホ
ールド回路３２２の動作タイミングを設定するタイミン
グ制御回路である。
【００２７】サンプルホールド回路３２２は、１サンプ
リング周期前の出力信号を記憶している。また、加算回
路３２１は、サンプルホールド回路３２２が出力してい
る１サンプリング周期前の出力信号とＤ−Ａ変換器３１
が出力した差分出力との和をとって、その時点の出力信
号を作成している。タイミング制御回路３２４は、ＤＳ
Ｐ２から制御信号としてＤ−Ａ変換開始命令を受ける
と、まず、Ｄ−Ａ変換器３１に動作指令を与えてＤ−Ａ
変換を行わせる。この結果、差分出力がＤ−Ａ変換され
る（図４において、Ａパルスのタイミング）。
リング周期前の出力信号を記憶している。また、加算回
路３２１は、サンプルホールド回路３２２が出力してい
る１サンプリング周期前の出力信号とＤ−Ａ変換器３１
が出力した差分出力との和をとって、その時点の出力信
号を作成している。タイミング制御回路３２４は、ＤＳ
Ｐ２から制御信号としてＤ−Ａ変換開始命令を受ける
と、まず、Ｄ−Ａ変換器３１に動作指令を与えてＤ−Ａ
変換を行わせる。この結果、差分出力がＤ−Ａ変換され
る（図４において、Ａパルスのタイミング）。
【００２８】次に（図４において、Ｂパルスのタイミン
グ）、タイミング制御回路３２４は、サンプルホールド
回路３２２にホールド信号を与える。サンプルホールド
回路３２２は、それに応じて、加算回路３２１の出力を
サンプルホールドし、アナログ信号の出力Ｙｎを出力す
るとともに、次のタイミングにおける加算処理のために
それを記憶する。
グ）、タイミング制御回路３２４は、サンプルホールド
回路３２２にホールド信号を与える。サンプルホールド
回路３２２は、それに応じて、加算回路３２１の出力を
サンプルホールドし、アナログ信号の出力Ｙｎを出力す
るとともに、次のタイミングにおける加算処理のために
それを記憶する。
【００２９】図５は、本発明の他の実施例によるディジ
タル制御回路を示すブロック図である。図において、２
１はＤＳＰ２において加算処理を行う加算処理部であ
り、２２は差分算出処理を行う差分算出処理部である
（実際には、ともにプログラムである。）。この場合に
は、加算処理部２２は、Ａ−Ｄ変換部１０から出力され
た差分入力ΔＸn を１サンプリング周期毎に順次加算し
入力Ｘn を復元する。ＤＳＰ２は、入力Ｘn についてフ
ィルタ処理等を行い出力Ｙｎを求める。そして、差分算
出処理部２２は、１サンプリング周期毎の差分出力ΔＹ
ｎを算出しそれをＤ−Ａ変換部３０に出力する。
タル制御回路を示すブロック図である。図において、２
１はＤＳＰ２において加算処理を行う加算処理部であ
り、２２は差分算出処理を行う差分算出処理部である
（実際には、ともにプログラムである。）。この場合に
は、加算処理部２２は、Ａ−Ｄ変換部１０から出力され
た差分入力ΔＸn を１サンプリング周期毎に順次加算し
入力Ｘn を復元する。ＤＳＰ２は、入力Ｘn についてフ
ィルタ処理等を行い出力Ｙｎを求める。そして、差分算
出処理部２２は、１サンプリング周期毎の差分出力ΔＹ
ｎを算出しそれをＤ−Ａ変換部３０に出力する。
【００３０】このような構成によっても、Ａ−Ｄ変換器
およびＤ−Ａ変換器の所要ビット数は低減される。ただ
し、ＤＳＰ２は入力Ｘn についてフィルタ処理等を行う
のでビット数は低減されず、ＤＳＰを小型化するという
利点は薄れる。しかし、ＤＳＰ２内部で入力Ｘn を復元
してからフィルタ処理等を行うため、例えば、入力Ｘn
がＡ−Ｄ変換器１２のダイナミックレンジ内の値である
場合に、入力Ｘn を直接Ａ−Ｄ変換させたものを取り込
み、それを加算処理部２２が復元した入力Ｘnに代えて
使用することにより、オフセットを補正できる効果があ
る。
およびＤ−Ａ変換器の所要ビット数は低減される。ただ
し、ＤＳＰ２は入力Ｘn についてフィルタ処理等を行う
のでビット数は低減されず、ＤＳＰを小型化するという
利点は薄れる。しかし、ＤＳＰ２内部で入力Ｘn を復元
してからフィルタ処理等を行うため、例えば、入力Ｘn
がＡ−Ｄ変換器１２のダイナミックレンジ内の値である
場合に、入力Ｘn を直接Ａ−Ｄ変換させたものを取り込
み、それを加算処理部２２が復元した入力Ｘnに代えて
使用することにより、オフセットを補正できる効果があ
る。
【００３１】図６は、Ａ−Ｄ変換部１０の構成例を示し
たものである。この場合には、入力Ｘn を所定のレベル
と比較する比較器１１４およびサンプルホールド回路１
１１の出力と接地レベルとのいずれかを選択するスイッ
チ１１２が設けられ、タイミング制御回路１１６は、サ
ンプルホールド回路１１１、スイッチ１１２およびＡ−
Ｄ変換器１２の動作タイミングを設定する。なお、特許
請求の範囲に記載された入力切替手段は、スイッチ１１
２、比較器１１４およびタイミング制御回路１１６で実
現されている。
たものである。この場合には、入力Ｘn を所定のレベル
と比較する比較器１１４およびサンプルホールド回路１
１１の出力と接地レベルとのいずれかを選択するスイッ
チ１１２が設けられ、タイミング制御回路１１６は、サ
ンプルホールド回路１１１、スイッチ１１２およびＡ−
Ｄ変換器１２の動作タイミングを設定する。なお、特許
請求の範囲に記載された入力切替手段は、スイッチ１１
２、比較器１１４およびタイミング制御回路１１６で実
現されている。
【００３２】図３に示したものと同様に、減算回路１１
３は、現時点の入力信号とサンプルホールド回路１１１
の出力信号との差分をとり、その差分を出力している。
タイミング制御回路１１６は、ＤＳＰ２から制御信号と
してＡ−Ｄ変換開始命令を受けると、まず、Ａ−Ｄ変換
器１２に動作指令を与えてＡ−Ｄ変換を行わせる。この
結果、差分信号が量子化されたものがＤＳＰ２に供給さ
れる。
３は、現時点の入力信号とサンプルホールド回路１１１
の出力信号との差分をとり、その差分を出力している。
タイミング制御回路１１６は、ＤＳＰ２から制御信号と
してＡ−Ｄ変換開始命令を受けると、まず、Ａ−Ｄ変換
器１２に動作指令を与えてＡ−Ｄ変換を行わせる。この
結果、差分信号が量子化されたものがＤＳＰ２に供給さ
れる。
【００３３】次に、タイミング制御回路１１６は、サン
プルホールド回路１１１にホールド信号を与える。サン
プルホールド回路１１１は、それに応じて、次のタイミ
ングにおける差分処理のために現時点の入力信号をサン
プルホールドする。
プルホールド回路１１１にホールド信号を与える。サン
プルホールド回路１１１は、それに応じて、次のタイミ
ングにおける差分処理のために現時点の入力信号をサン
プルホールドする。
【００３４】比較器１１４は、入力信号の振幅がＡ−Ｄ
変換器１２のダイナミックレンジ内にあるかどうか判断
するためのものである。Ａ−Ｄ変換器１２のビット数が
少なくても入力信号の振幅がそのレンジ内にあれば、入
力信号をそのままＡ−Ｄ変換できる。そこで、比較器８
が入力信号の振幅はそのレンジ内にあると判断した場合
に、タイミング制御回路１１６は、スイッチ１１２を接
地側に切替え、減算回路１１３の一方の入力を、サンプ
ルホールド回路１１１の出力から接地レベルに変更す
る。よって、減算回路１１３からは、差分信号ではなく
てその時点の入力Ｘn そのものが出力される。
変換器１２のダイナミックレンジ内にあるかどうか判断
するためのものである。Ａ−Ｄ変換器１２のビット数が
少なくても入力信号の振幅がそのレンジ内にあれば、入
力信号をそのままＡ−Ｄ変換できる。そこで、比較器８
が入力信号の振幅はそのレンジ内にあると判断した場合
に、タイミング制御回路１１６は、スイッチ１１２を接
地側に切替え、減算回路１１３の一方の入力を、サンプ
ルホールド回路１１１の出力から接地レベルに変更す
る。よって、減算回路１１３からは、差分信号ではなく
てその時点の入力Ｘn そのものが出力される。
【００３５】この操作により、１サンプリング周期毎の
差分信号の加減算によって実際の入力Ｘn と差分の累積
との間で誤差が生じていたとしても、その誤差はリセッ
トされる。そして、タイミング制御回路１１６は、制御
線ＡＢＳを介してＤＳＰ２に対して、ＤＳＰ２に供給さ
れる信号が差分信号ではないことを知らせる。ＤＳＰ２
は、それを知らされると、１サンプリング周期毎の加算
演算を省略する。
差分信号の加減算によって実際の入力Ｘn と差分の累積
との間で誤差が生じていたとしても、その誤差はリセッ
トされる。そして、タイミング制御回路１１６は、制御
線ＡＢＳを介してＤＳＰ２に対して、ＤＳＰ２に供給さ
れる信号が差分信号ではないことを知らせる。ＤＳＰ２
は、それを知らされると、１サンプリング周期毎の加算
演算を省略する。
【００３６】図７は、Ｄ−Ａ変換部３０の構成例を示し
たものである。この場合には、加算回路３２１に与えら
れる一入力をサンプルホールド回路３２２の出力とする
か接地レベルとするか定めるスイッチ３２３が設けら
れ、タイミング制御回路３２５は、Ｄ−Ａ変換器３１、
スイッチ３２３およびサンプルホールド回路３２２の動
作タイミングを設定する。なお、特許請求の範囲に記載
された出力切替手段は、スイッチ３２３およびタイミン
グ制御回路３２５で実現されている。
たものである。この場合には、加算回路３２１に与えら
れる一入力をサンプルホールド回路３２２の出力とする
か接地レベルとするか定めるスイッチ３２３が設けら
れ、タイミング制御回路３２５は、Ｄ−Ａ変換器３１、
スイッチ３２３およびサンプルホールド回路３２２の動
作タイミングを設定する。なお、特許請求の範囲に記載
された出力切替手段は、スイッチ３２３およびタイミン
グ制御回路３２５で実現されている。
【００３７】図３に示したものと同様に、加算回路３２
１は、サンプルホールド回路３２２が出力している１サ
ンプリング周期前の出力信号とＤ−Ａ変換器３１が出力
した差分出力との和をとって、その時点の出力信号を作
成している。タイミング制御回路３２５は、ＤＳＰ２か
ら制御信号としてＤ−Ａ変換開始命令を受けると、ま
ず、Ｄ−Ａ変換器３１に動作指令を与えてＤ−Ａ変換を
行わせる。この結果、差分出力がＤ−Ａ変換される。
１は、サンプルホールド回路３２２が出力している１サ
ンプリング周期前の出力信号とＤ−Ａ変換器３１が出力
した差分出力との和をとって、その時点の出力信号を作
成している。タイミング制御回路３２５は、ＤＳＰ２か
ら制御信号としてＤ−Ａ変換開始命令を受けると、ま
ず、Ｄ−Ａ変換器３１に動作指令を与えてＤ−Ａ変換を
行わせる。この結果、差分出力がＤ−Ａ変換される。
【００３８】次に、タイミング制御回路３２５は、サン
プルホールド回路３２２にホールド信号を与える。サン
プルホールド回路３２２は、それに応じて、加算回路３
２１の出力をサンプルホールドし、アナログ信号の出力
Ｙｎを出力するとともに、次のタイミングにおける加算
処理のためにそれを記憶する。
プルホールド回路３２２にホールド信号を与える。サン
プルホールド回路３２２は、それに応じて、加算回路３
２１の出力をサンプルホールドし、アナログ信号の出力
Ｙｎを出力するとともに、次のタイミングにおける加算
処理のためにそれを記憶する。
【００３９】この場合には、ＤＳＰ２内で扱われている
出力Ｙｎの振幅がＤ−Ａ変換器３１のダイナミックレン
ジ内にあれば、Ｄ−Ａ変換器３１のビット数が少なくて
も出力ＹｎをそのままＤ−Ａ変換できる。そのような場
合、ＤＳＰ２は、制御線ＡＢＳでタイミング制御回路３
２５にその旨を知らせ、かつ、差分出力ではなく出力Ｙ
ｎそのものをＤ−Ａ変換器３１に出力する。すると、タ
イミング制御回路３２５は、スイッチ３２３を接地側に
切替え、加算回路３２１の一入力を、サンプルホールド
回路３２２の出力から接地レベルに変更する。よって、
加算回路３２１の出力は、出力Ｙｎそのものである。こ
の操作により、Ａ−Ｄ変換部１における場合と同様に、
１サンプリング周期毎の差分信号の加減算によって正規
の出力Ｙｎとサンプルホールド回路３２２から出力され
る出力Ｙｎとの間で誤差が生じていたとしても、その誤
差はリセットされる。
出力Ｙｎの振幅がＤ−Ａ変換器３１のダイナミックレン
ジ内にあれば、Ｄ−Ａ変換器３１のビット数が少なくて
も出力ＹｎをそのままＤ−Ａ変換できる。そのような場
合、ＤＳＰ２は、制御線ＡＢＳでタイミング制御回路３
２５にその旨を知らせ、かつ、差分出力ではなく出力Ｙ
ｎそのものをＤ−Ａ変換器３１に出力する。すると、タ
イミング制御回路３２５は、スイッチ３２３を接地側に
切替え、加算回路３２１の一入力を、サンプルホールド
回路３２２の出力から接地レベルに変更する。よって、
加算回路３２１の出力は、出力Ｙｎそのものである。こ
の操作により、Ａ−Ｄ変換部１における場合と同様に、
１サンプリング周期毎の差分信号の加減算によって正規
の出力Ｙｎとサンプルホールド回路３２２から出力され
る出力Ｙｎとの間で誤差が生じていたとしても、その誤
差はリセットされる。
【００４０】なお、上記各実施例では、アクチュエータ
制御のようにディジタル信号処理回路におけるサンプリ
ングレートが信号の帯域よりも十分に高く、１サンプリ
ング周期毎の差分信号がＡ−Ｄ変換器やＤ−Ａ変換器の
ダイナミックレンジを越えない場合を想定している。し
かし、一般の信号処理においては、入力信号や出力信号
が急峻に変化し、差分信号のレベルがＡ−Ｄ変換器やＤ
−Ａ変換器のダイナミックレンジを越えてしまう場合も
生じうる。
制御のようにディジタル信号処理回路におけるサンプリ
ングレートが信号の帯域よりも十分に高く、１サンプリ
ング周期毎の差分信号がＡ−Ｄ変換器やＤ−Ａ変換器の
ダイナミックレンジを越えない場合を想定している。し
かし、一般の信号処理においては、入力信号や出力信号
が急峻に変化し、差分信号のレベルがＡ−Ｄ変換器やＤ
−Ａ変換器のダイナミックレンジを越えてしまう場合も
生じうる。
【００４１】そのような場合には、Ａ−Ｄ変換器やＤ−
Ａ変換器におけるサンプリングレートを高く設定して差
分信号のダイナミックレンジを小さく抑える必要があ
る。その際、信号処理のための演算量で決まるＤＳＰの
信号処理レートと信号のダイナミックレンジで決まるＡ
−Ｄ変換器やＤ−Ａ変換器におけるサンプリングレート
との間に不整合が生ずる可能性がある。
Ａ変換器におけるサンプリングレートを高く設定して差
分信号のダイナミックレンジを小さく抑える必要があ
る。その際、信号処理のための演算量で決まるＤＳＰの
信号処理レートと信号のダイナミックレンジで決まるＡ
−Ｄ変換器やＤ−Ａ変換器におけるサンプリングレート
との間に不整合が生ずる可能性がある。
【００４２】そのような場合には、図８に示すように、
Ａ−Ｄ変換部において、Ａ−Ｄ変換器１２の後段にメモ
リ１３を置いて対処することが考えられる。メモリ１３
は、Ａ−Ｄ変換器１２が高いレートでＡ−Ｄ変換したデ
ータを一時格納する。そして、ＤＳＰ２が、メモリ１３
に格納されたデータを全て加算処理する。このような構
成によれば、信号処理レートとサンプリングレートとの
差を吸収できる。
Ａ−Ｄ変換部において、Ａ−Ｄ変換器１２の後段にメモ
リ１３を置いて対処することが考えられる。メモリ１３
は、Ａ−Ｄ変換器１２が高いレートでＡ−Ｄ変換したデ
ータを一時格納する。そして、ＤＳＰ２が、メモリ１３
に格納されたデータを全て加算処理する。このような構
成によれば、信号処理レートとサンプリングレートとの
差を吸収できる。
【００４３】一方、Ｄ−Ａ変換器の場合には、Ａ−Ｄ変
換器のように先行してデータを取り扱うということはで
きず、ＤＳＰが１つの差分出力を複数の差信号に分割
し、それらをＤ−Ａ変換器に転送することになる。つま
り、１サンプリング周期内に差信号を分散するため、最
悪１サンプリング周期分の遅延が発生し制御上好ましく
ない。
換器のように先行してデータを取り扱うということはで
きず、ＤＳＰが１つの差分出力を複数の差信号に分割
し、それらをＤ−Ａ変換器に転送することになる。つま
り、１サンプリング周期内に差信号を分散するため、最
悪１サンプリング周期分の遅延が発生し制御上好ましく
ない。
【００４４】よって、このような場合には、Ｄ−Ａ変換
器のビット数を増やしてダイナミックレンジを拡張する
ことが望ましい。例えば、図９に示すように、ダイナミ
ックレンジの異なる２つのＤ−Ａ変換器３１Ａ，３１Ｂ
を設け、それらが差分出力の上位の各ビットと下位の各
ビットとをそれぞれ独立にＤ−Ａ変換し、２つのアナロ
グ信号を加算回路３２１が加算すればよい。このような
方法によれば、アクチュエータ制御のみならず、差分信
号のダイナミックレンジの大きな一般の信号処理にも適
用できるものが得られる。
器のビット数を増やしてダイナミックレンジを拡張する
ことが望ましい。例えば、図９に示すように、ダイナミ
ックレンジの異なる２つのＤ−Ａ変換器３１Ａ，３１Ｂ
を設け、それらが差分出力の上位の各ビットと下位の各
ビットとをそれぞれ独立にＤ−Ａ変換し、２つのアナロ
グ信号を加算回路３２１が加算すればよい。このような
方法によれば、アクチュエータ制御のみならず、差分信
号のダイナミックレンジの大きな一般の信号処理にも適
用できるものが得られる。
【００４５】
【発明の効果】以上説明したように、本発明によれば、
ディジタル制御回路がＡ−Ｄ変換部およびＤ−Ａ変換部
とＤＳＰとの間で信号の差分のみを転送する構成となっ
ているので、Ａ−Ｄ変換器、ＤＳＰおよびＤ−Ａ変換器
の所要ビット数が低減され、回路を安価に提供できると
ともに、スペースファクタを向上させるものを提供でき
る効果がある。
ディジタル制御回路がＡ−Ｄ変換部およびＤ−Ａ変換部
とＤＳＰとの間で信号の差分のみを転送する構成となっ
ているので、Ａ−Ｄ変換器、ＤＳＰおよびＤ−Ａ変換器
の所要ビット数が低減され、回路を安価に提供できると
ともに、スペースファクタを向上させるものを提供でき
る効果がある。
【００４６】また、入力信号の振幅がＡ−Ｄ変換器のダ
イナミックレンジ内にあれば入力信号をそのままＡ−Ｄ
変換し、出力信号の振幅がＤ−Ａ変換器のダイナミック
レンジ内にあれば出力信号をそのままＤ−Ａ変換する場
合には、信号処理中に誤差が発生したとしても、それを
リセットできるものを提供できる効果がある。
イナミックレンジ内にあれば入力信号をそのままＡ−Ｄ
変換し、出力信号の振幅がＤ−Ａ変換器のダイナミック
レンジ内にあれば出力信号をそのままＤ−Ａ変換する場
合には、信号処理中に誤差が発生したとしても、それを
リセットできるものを提供できる効果がある。
【図１】本発明の第１の実施例によるディジタル制御回
路を示すブロック図である。
路を示すブロック図である。
【図２】ＦＩＲフィルタの一例を示すブロック図であ
る。
る。
【図３】第１の実施例におけるＡ−Ｄ変換部の構成例を
示すブロック図である。
示すブロック図である。
【図４】第１の実施例におけるＤ−Ａ変換部の構成例を
示すブロック図である。
示すブロック図である。
【図５】本発明の第２の実施例によるディジタル制御回
路を示すブロック図である。
路を示すブロック図である。
【図６】第２の実施例におけるＡ−Ｄ変換部の構成例を
示すブロック図である。
示すブロック図である。
【図７】第２の実施例におけるＤ−Ａ変換部の構成例を
示すブロック図である。
示すブロック図である。
【図８】Ａ−Ｄ変換部の他の構成例を示すブロック図で
ある。
ある。
【図９】Ｄ−Ａ変換部の他の構成例を示すブロック図で
ある。
ある。
１，１０ Ａ−Ｄ変換部 ２ ＤＳＰ ３，３０ Ｄ−Ａ変換部 １１ 差信号検出回路 １２ Ａ−Ｄ変換器 １３ メモリ ３１，３１Ａ，３１Ｂ Ｄ−Ａ変換器 ３２ 加算回路 １１１ サンプルホールド回路 １１２ スイッチ １１３ 減算回路 １１４ 比較器 １１５，１１６ タイミング制御回路 ３２１ 加算回路 ３２２ サンプルホールド回路 ３２３ スイッチ ３２４，３２５ タイミング制御回路
Claims (3)
- 【請求項１】 入力信号について量子化を行うＡ−Ｄ変
換部と、 このＡ−Ｄ変換部の出力信号に対してディジタル信号処
理を行うディジタル信号処理プロセッサと、 このディジタル信号処理プロセッサの処理結果をアナロ
グ化して出力するＤ−Ａ変換部とを備えたディジタル制
御回路において、 前記Ａ−Ｄ変換部は、１サンプリング周期毎の入力と前
周期における入力との差分を検出する差信号検出回路
と、 この差信号検出回路の出力を量子化するＡ−Ｄ変換器と
を有し、 前記Ｄ−Ａ変換部は、前記ディジタル信号処理プロセッ
サが出力した差分をＤ−Ａ変換するＤ−Ａ変換器と、 前周期における出力信号の値を保持するとともに、前記
Ｄ−Ａ変換器の出力と保持していた出力信号を加算して
現サンプリング周期における出力信号を得る加算回路を
有することを特徴とするディジタル制御回路。 - 【請求項２】 ディジタル信号処理プロセッサは、Ａ−
Ｄ変換部が出力した各入力の差分を加算して入力信号を
復元する加算処理部と、 この加算処理部の出力に対して実行されたディジタル信
号処理の処理結果から１サンプリング周期毎の差分出力
を算出する差分算出処理部とを備えた請求項１記載のデ
ィジタル制御回路。 - 【請求項３】 Ａ−Ｄ変換部は、入力の振幅がＡ−Ｄ変
換器のダイナミックレンジ内にある場合に、その入力を
そのままＡ−Ｄ変換してディジタル信号処理プロセッサ
に供給する入力切替手段を有し、 Ｄ−Ａ変換部は、ディジタル信号処理プロセッサからそ
の出力がそのサンプリング周期における出力信号そのも
のであることを通知されると、その出力をそのままＤ−
Ａ変換して出力する出力切替手段を有し、 ディジタル信号処理プロセッサは、出力の振幅がＤ−Ａ
変換器のダイナミックレンジ内にある場合に、その出力
をそのままＤ−Ａ変換部に出力するとともにその旨を通
知する請求項２記載のディジタル制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28288992A JPH06131034A (ja) | 1992-10-21 | 1992-10-21 | ディジタル制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28288992A JPH06131034A (ja) | 1992-10-21 | 1992-10-21 | ディジタル制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06131034A true JPH06131034A (ja) | 1994-05-13 |
Family
ID=17658413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28288992A Pending JPH06131034A (ja) | 1992-10-21 | 1992-10-21 | ディジタル制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06131034A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007274511A (ja) * | 2006-03-31 | 2007-10-18 | Japan Radio Co Ltd | 増幅器の前置歪補償回路 |
| JP2011124847A (ja) * | 2009-12-11 | 2011-06-23 | Nippon Ceramic Co Ltd | 抵抗型赤外線センサ出力の増幅装置 |
-
1992
- 1992-10-21 JP JP28288992A patent/JPH06131034A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007274511A (ja) * | 2006-03-31 | 2007-10-18 | Japan Radio Co Ltd | 増幅器の前置歪補償回路 |
| JP2011124847A (ja) * | 2009-12-11 | 2011-06-23 | Nippon Ceramic Co Ltd | 抵抗型赤外線センサ出力の増幅装置 |
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