1 Изобретение относитс к вычислительной технике и может быть исполь зовано дл преобразовани мгновенного значени напр жени в цифровой код в след щем режиме. Известен аналого-цифровой преобразователь (АЦП) последовательных приближений, содержащй цгфроаналого вьй преобразователь (ЦАИ), источник опорного напр жени , генератор тактовых импульсов и программное устройство управлени , в основе работы которого лежит принцип дихотомии 1 Недостатком такого преобразовате л вл етс сравнительно низкое быс родействие. Наиболее близким к предлагаемому вл етс параллельно-последовательный АЦП, содержащийвычитающее устройство , первый вход которого соединен с входной шиной, а выход под ключен к входу параллельного цифрового амплитудного анализатора, блок синхронизации, выход которого соеди нен с входом синхронизации вычислительного блока, выходы которого под ключены к соответствующим выходным шинам и соответствующим входам цифроаналогового преобразовател , выход которого соединен с вторым входом вычитающего устройства С2 Д. Недостатком известного устройства вл етс низкое быстродействие обусловленное задержками вычислител ного блока при формировании кода напр жени компенсации. Цель изобретени - сокращение времени преобразовани . Поставленна цель достигаетс те что в параллельно-последовательный аналого-цифровой преобразователь, содержащий вычитающее .устройство, первый вход которого соединен с входной шиной, а выход подключен к входу параллельного цифрового амплитудного анализатора, блок синхро низации, выход которого соединен с входом синхронизации вычислительног блока, выходы которого подключены к соответствующим выходным шинам и Соответствующим входам цифроаналого вого преобразовател , выход которог соединен с вторым входом вычитающего устройства, введены дополнительные цифроаналоговый преобразователь и буферный регистр, входы которого подключены к выходам параллельного цифрового амплитудного анализатора. 0 а выход соединен с соответствующими входами вычислительного блока и через дополнительный цифроаналоговый преобразователь к третьему входу вычитающего устройства, а вход синхронизации буферного регистра соединен с выходом блока синхронизации. На фиг. 1 приведена структурна схема параллельно-последовательного АЦП; на фиг. 2 - график его функционировани . Преобразователь содержит вычитающее устройство 1, -разр дный цифровой амплитудный анализатор (ЦАА) 2, li-разр дный буферный регистр 3, 2-разр дный дополнительный ЦАП 4, вычислительный блок 5, т-разр дный ЦАП 6, блок 7 синхронизации, т-разр дный регистр 8 вычислительного блрка и комбинационный сумматор 9( т - полна разр дность предлагаемого преобразовател к i т), Вычитающее устройство 1 соединено входами соответственно с входной шиной и выходами ЦАП 4 и 6, а выходом через ЦАА 2-е входом буферного регистра 3. Входы вычислительного блока 5 соединены с выходами регистра 3 и блока 7 синхронизации и входом ЦАП 4 соответственно, а выход с выходными шинами и входом ЦАП 6 соответственно. Выходблока 7 синхронизации соединен с соответствующим входом регистра 3. Пор док и временные соотношени работы предлагаемого преобразовател отображены на графе функционировани (фиг. 2), где дугами представлено врем работы, а вершинами - завершение работы отдельных устройств и блоков в соответствии с их нумерацией на фиг. 1. Параллельно-последовательный АЦП работает следующим образом. Перед началом преобразовани обнул ютс регистры 3 и 8. Входной сигнал и поступает на первый суммирующий вход вычитающего устройства 1 (фиг. 2, вершина О.- напр жение V на входной шине) и так как компенсирующие напр жени пока еще нулевые (поступающие на вычитающие второй и третий входы вычитающего,устройства 1 из ЦАП 6 и дополнительного ЦАП 4), входной сигнал врем t поступает на вход ЦАА 2. ЦАА 2 за врем t2oпpeдeл eт i младших разр дов входного сигнала. Если напр жение на входе ЦМ 2 превышает по амплитуде значение, которое может быть представлено -разр дным кодом, то н , его выходе формируетс код максималь ного значени . После срабатывани ЦАЛ 2 (фиг,2, в пшина 2) блок 7 син хронизации формирует импульс записи в регистры 3 и 8. В регистре 3 запоминаетс код с выхода ЦАА 2 (фиг.2, зершина 3), а в регистре 8 - алгебраическа сумма содержимого обоих регистров до прихода импульса записи Код с регистра 3 за врем С через ЦАП 4 поступает.на вычитающее устрой ство 1 в виде напр жени компенсации Так как врем работы комбинационного сумматора 9 и регистра 8 в 3-5 раз больше времени работы дополнительного ЦАП 4, то последний играет роль форсирующего элемента в процессе формировани компенсирующего напр жени . Скомпенсированное напр жение поступает на ЦАА 2, и с приходом следующего.импульса записи в регистр 3 заноситс новое значение кода, а в регистр 8 - алгебр ическа сумма их предьщущих значений. На вычитающее устройство 1 через ЦАП 6 и дополнительный ЦАП 4 поступают теперь два кода, первый из которых определ ет компенсирующее напр жение предыдущего такта, а второй приращение напр жени компенсации, возникшее в -текущем такте. С выходом преобразовател в режим слежени , т.е. когда код в регистре 8 определ ет значение входного сиг60 , напр жение компенсации, снимаемое с выхода ЦАП 6, соответствует Lx в предыдущем такте, а с выхода ЦАП 4 - приращению U ,. в течение такта. Код Ц текущего такта доступен с выхода регистра 8 уже в следующем такте преобразовани , буферный регистр 3 обеспечивает разв зку в цепи обратной св зи дополнительного ЦАП 4. Перед началом преобразовани в регистры могут заноситьс коды, соответствующие ожидаемому значению входного сигнала. Период импульсов записи, формируемый блоком синхронизации, определ етс из соотношени , т,) t - времд работы вычислительного блока. Цепь и регистра 3 и дополнительного ЦАП 4 форсирует получение компенсирующего напр жени , позвол ет измерить приращение напр жений в заданных пределах в более короткое врем и получить частоту преобразовани I/TQ.Таким образом, предлаг аемый преобразователь по сравнению с известным обладает большим быстродействием и может быть использован в устройствах с повышенным быстродействием, большим динамическим диапазоном и сокращенным временем вхождени в режим слежени .