JP2006050575A - ディジタル適応ヒステリシス・システム - Google Patents

ディジタル適応ヒステリシス・システム Download PDF

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Abstract

【課題】従来の単一の端数処理手法ではない、量子化エラーを削減するよう、2つのモードが用いられて主力値を生成する適応ディジタル・ヒステリシス手法。
【解決手段】床と天井との、2つの別々の手法のうちの何れを用いるかを判定するよう、モードを選択するトリップ点が存在する。床トリップ点及び天井トリップ点が入力信号値に基づいて生成される。他方のモードのトリップ点を超え、現行モードの次のトリップ点を超えない場合、モードが変更される。本願の手法の出力値は、ヒステリシス手法による従来の端数処理よりもエラーが低い。
【選択図】図1

Description

本発明は、一般的に、アナログ・ディジタル変換回路に関し、特に、ディジタル測定システムにおいて用いるヒステリシス手法に関する。
今日利用可能なディジタル・オーディオ媒体はいくつか存在している。最も一般的な種類としては、コンパクト・ディスク(CD)、ディジタル・オーディオ・テープ(DAT)及びMP3が含まれる。これらの媒体の各々に関する一課題は、これらの媒体が、種々のサンプリング・レートを用い、よって、オーディオ・データを備える場合に種々の周波数を用いるという点である。変動するレートの各々を処理する、完全なサブシステムを構築するのは非常に費用がかかることになるので、オーディオ・データを1つのディジタル・サンプリング周波数レートから別のサンプリング周波数レートに変換するサンプル・レート変換器と呼ぶ装置を用いることが一般的である。例えば、CDは44.1kHzでサンプリングされる一方、DATは48kHzでサンプリングされる。システムのバックエンドは単一の周波数のみで動作することとするので、信号のうちの1つをその所望の周波数に変換することが必要である。例えば、48kHzのDAT周波数サンプル・レートを44.1kHzのレートに変換することが可能であり、この44.1kHzのレートはその場合、ディジタル/アナログ変換器システムによって利用されて所望のアナログ・オーディオ信号を備えることになる。したがって、レートが共通レートに変換された場合には単一のバックエンド回路群のみが必要となる。
この目的で、種々の入力周波数と出力周波数との間で変換する機能を有するいくつかのサンプル・レート変換器集積回路が開発されている。これらのうちの1つの例が、シラス・ロジック(Cirrus Logic)社のCS8420である。サンプル・レート変換器の基本動作は、データがオーバサンプリング・レートで補間され、次に、所望の出力レートで再サンプリングされ、更に、間引きされるかフィルタリングされて、最終の結果出力を生成するというものである。この処理の要件のうちの1つには、入力クロックと出力クロックとの比率を正に判定するというものである。例えば、CS8420では、3対1の最大比率と1対3の最大比率が存在する。この比較的限られた比率を前提とすれば、レート測定回路は構築するのが比較的単純であった。しかし、MP3形式が登場したことと、その上端サンプリング周波数が192kHzであることによって、約8対1などの、サポートする対象の周波数比率の幅がより広い要件が存在する。周波数比率を形成するうえでCS8420において用いる単純な手法は十分となるものでない。一般的に、入力周波数と出力周波数との比率が2つの周波数の間のアナログ関係のディジタル化に基づいて判定されたので、課題が発生した。ディジタル化が理由で、何れかのアナログ・ディジタル変換処理において一般的なように、量子化エラーが多くの場合、発生した。更に、一部の場合には、ヒステリシス特性を量子化処理に組み入れて出力値が頻繁に変動することを妨げ、それによってシステム全体の安定性を向上させるということも好ましい。しかし、従来のヒステリシス規則は量子化エラーを増加させがちであるが、それはヒステリシス領域に保持される何れかの変動が量子化エラーに対して基本的に付加的であるからである。所望される比率の増加を前提とすれば、従来の手法によって、量子化エラーとヒステリシス・エラーによる振れを、比率が大きくなるにつれて極めて大きくしてしまったことになる。これらの振れは、出力に対して有害な影響を及ぶことになるので、改良された手法が必要である。
従来の単一の端数処理手法ではなく、本発明による適応ディジタル・ヒステリシス手法においては、出力値を生成するのに、2つのモードが用いられて量子化エラーが削減される。床モードと天井モードとの2つの別々の手法の何れを用いるかを判定するには、モードを選択するうえで適切なトリップ点を有することが必要である。種々の実施例では、床トリップ点及び天井トリップ点は入力信号値に基づいて形成される。例えば、入力信号が所定量を超える場合、床モードが用いられる一方、入力信号が所定量を下回る場合、天井モードが用いられる。所定モードにおいて別のトリップ点を満たしも超えもしない別のデータ値が受信される場合、動作は既存モードにおいて継続する。別のモードのトリップ点を超え、現行モードの次のトリップ点を超えない場合、モードが変更される。よって、当該手法の出力値は、ヒステリシス手法を備えている従来の端数処理と比較して低い出力エラーを有する。この改良ヒステリシス手法によって、サンプル・レート変換器においてより低いエラー周波数比率値をもたらすので大きな比率を用いることが可能である。
本発明は、本発明の以下の詳細な記載と特許請求の範囲とを添付図面に関して検討する場合に、より容易に明らかとなる別の効果及び特徴を有する。
図1は、信号を3つのディジタル・オーディオ・ソースから受信し、オーディオ出力を備えることができる例示的なオーディオ・システムを単純化したバージョンを示す。例えば、第1ソースは、コンパクト・ディスク(CD)ソース102である。第2ソースは、ディジタル・オーディオ・テープ(DAT)104である。図示した第3のソースはMP3ソース106である。CDソース102は44.1kHzの通常のCDサンプリング・レートを有することになる一方、DATソースは48kHzの通常のサンプリング・レートを有することになる。MP3ソースは多くの種々のサンプリング・レートを有し得るが、この例では、192kHzの例示的レートが用いられる。これらのソース102、104及び106の各々からの出力が多重化装置108への入力として備えられる。多重化装置108はソースのうちのどれがサンプル・レート変換器110に備えられることになるかを選択する。サンプル・レート変換器110は、入力ディジタル・オーディオ信号をそのレートで別のサンプリング・レートでのディジタル・オーディオ信号に変換するのに用いられる。例として、サンプル・レート変換器110からの出力サンプル・レートを24kHzとみなす。この出力は、実効上限が約12kHzとなるということを仮定すれば非常に忠実度が低い出力であるが、通常の20kHzの上限と比較して、多くの環境において用いることが可能である。これらの環境は自動車の環境又は単純なヘッドセットを含み得る。サンプル・レート変換器110の出力は、ディジタル・アナログ(D/A)変換器112に備えられる。D/A変換器112の出力は増幅器114に備えられ、増幅器114は同様に出力を、オーディオ信号を出力するスピーカ116に備える。制御回路118は多重化装置108の入力を選択し、所望の入力周波数及び別の特定の設定パラメータをサンプル・レート変換器110に備えるのに用いる。
上記システムは、本発明による実施例を示す目的での1つの単純な例に過ぎない。種々のソース種類又はソース数及び種々の入力種類又は出力種類などの変形が考えられる。別の変形では、入力及び出力はソース・レート変換器に対する単純な外部接続であり、制御設定によってサンプル・レート変換器がプログラムされる。1つのそのような例は、プロフェッショナル用オーディオ機器において用いられる。
図2はサンプル・レート変換器110のより詳細な構成図を備える。直列オーディオ入力ブロック200が、3つの信号、SDINすなわち直列オーディオ・データ入力信号、ISCLKすなわち入力直列オーディオ・ビット・クロック信号、及びILRCKすなわち入力直列オーディオ左/右クロック信号を受信する。ILRCK信号は位相ロック・ループ(PLL)202にも備えられる。PLL202は、サンプル・レート変換器チップ204によって用いられる、ILRCK信号の、一連のオーバサンプル・バージョン又は乗算バージョンを生成する。サンプル・レート変換器チップ204は、直列オーディオ入力200からディジタル入力信号を受信する。サンプル・レート変換器チップ204はディジタル入力信号を直列オーディオ入力200から受信する。サンプル・レート変換器チップ204はその出力信号を直列オーディオ出力ブロック206に備える。出力ブロック206はSDOUT出力信号、OSCLK出力信号、及びOLRCK出力信号を含む。これらの信号は、直列オーディオ・データ出力信号、出力直列オーディオ・ビット・クロック信号及び出力直列左/右クロック信号を意味する。左/右クロック信号は、各々の入力オーディオ・データ又は出力オーディオ・データのサンプリング・レートである。
図3は、サンプル・レート変換器チップ204のより詳細な構成図を備える。データは、ILRCK信号の周波数で補間ブロック208に備えられる。補間ブロック208はILRCK信号の周波数の倍数でのアンプサンプル出力を備える。この出力は再サンプル器ブロック210に備えられる。再サンプル器ブロック210は補間ブロック208によって備えられる信号からアナログ信号を生成し、次にこのアナログ信号を所望の出力周波数の倍数でサンプリングする。高サンプリング・レートでのこのディジタル出力は、間引きブロック212に備えられ、この間引きブロックはデータの周波数を所望の周波数に低減する。レート推定器ブロック214はIRLCK信号とOLRCK信号との種々の倍数をPLL202から受信し、信号を補間ブロック208及び再サンプル器ブロック210に備えて補間ブロック208及び再サンプル器ブロック210が適切に、信号をアップサンプルして信号を再サンプルすることを可能にする。
図4は、レート推定器ブロック214の構成図である。分かるように、好ましくは入力周波数の16倍、32倍、64倍及び128倍である、一連の、ILRCK信号の倍数がレート推定器ロジック300に備えられる。更に、好ましくは、OLRCK信号の周波数である信号や、OLRCK周波数の16倍及び128倍の周波数の信号も、レート推定器ロジック300に備えられる。比率生成器302は、入力周波数信号と出力周波数信号との比率の16倍を表すディジタル値である、レート推定器ロジック300に対する出力信号を有する。レート推定器ロジック300は比率生成器302からのこの出力信号と別の信号とを用いて、適切にタイミングがとられた信号を補間ブロック208及び再サンプル器210に備える。
図5は、U/8生成器302の詳細の構成図を示す。出力周波数の16倍の周波数の信号(16*f)すなわちOLRCK信号は13ビット・カウンタ400に備えられる。入力周波数の16倍の周波数の信号(16*f)すなわちILRCK信号は9ビット・カウンタ402に備えられる。13ビット・カウンタ400の出力には、上位8ビット部分と下位5ビット部分との2部分がある。上位8ビット部分及び下位5ビット部分は、下記のヒステリシス手法によって動作するヒステリシス規則ブロック404に備えられる。ヒステリシス規則ブロック404の出力は、カウンタ402がロール・オーバする都度、クロッキング又はトリガされるDフリップ・フロップ406に備えられる。ロール・オーバ信号は、8ビット・レジスタ408にも備えられて8ビット値をこのレジスタ408にラッチする。
13ビット・カウンタ400の上位8ビットは、2つの入力多重化装置410の床入力に備えられる。8ビット値は1つの加算器にも備えられて、8ビット値に1を加えたものが多重化装置410の第2の入力すなわち天井(ceil)入力として備えられる。よってカウンタ400からの8ビット又は、8ビット値に1を加えたものが多重化装置410の2つの潜在的な出力である。特定の入力の選択は、有効なヒステリシス規則を示すDフリップ・フロップ406の出力に基づいている。多重化装置410の出力は8ビット・レジスタ408の入力に備えられるので、カウンタ402がロール・オーバする都度、カウンタ400の上位8ビット又は潜在的には、ヒステリシス規則に基づいて1つ加えたものがレジスタ408にロードされる。レジスタ408におけるこの値はレート推定器ロジック300によって入力サンプル・レートと出力サンプル・レートとの比率として用いられる。
本発明のヒステリシス手法による実施例を記載するうえで、従来のヒステリシス手法をレビューすることが有益である。アナログ量が、基数点を下回る特定ビット数を有する固定小数点数にディジタル化されることとする。システムの出力は小数点以下の桁なしの整数値であり、この値を最も近い整数に端数処理することによって生成される。元の値が例えば3.5付近で変動している場合、出力整数も3と4との間で頻繁に切り替わることになる。この切り替えを妨げるよう、
O〔n+1〕=Q〔n〕、abs(O〔n〕−Q〔n〕)>1の場合
=O〔n〕、上記以外の場合
として規定し得るヒステリシス規則を構築することが必要であり、
その場合:
O〔n〕:指数nでのシステムの出力
M〔n〕:指数nでの測定値
Q〔n〕=round(M〔n〕)であり、端数処理関数は、小数点以下の値が0.5以上には、正の数を、次の最も高い整数に端数処理し、さもなければ切り捨てる。
この手法による最大出力エラーは、(1.5−delta)である。例えば、O〔n〕が3の場合、最大のM〔n〕は4.4999である。
本発明によるヒステリシス手法は、2つの動作モード
床モード:O〔n〕=floor(M〔n〕)
天井モード:O〔n〕=ceil(M〔n〕)
を有し、床関数は、小数点以下の値を備えている正の数を切り捨てた整数に端数処理し、天井関数は小数点以下の値を備えている正の値を次に高い正数に端数処理する。なお、端数処理は、所望の場合、有意な整数値以外で行われ得る。
2つのモード間で適切に切り替えることによって、同じヒステリシスをより小さな最大エラーを伴って導入し得る。1つのモードから別のモードへの切り替えは、M〔n〕値が別のモードのトリップ点を通過する際に起こる。トリップ点は
床トリップ点:M〔n〕=N+delta
天井トリップ点:M〔n〕=N+1−delta
の2つがあり、NはM〔n〕の整数部分である任意の整数であり、deltaは小数点以下の値である。
天井モードから床モードへの切り替えはM〔n〕値が何れかの方向から、床トリップ点に達するか床トリップ点を通過する際に起こる。同じことが床モードから天井モードへの切り替えについてあてはまる。
この手法による最大出力エラーは(1−delta)である。通常、deltaはM〔n〕の最終桁単位すなわちulpに設定される。ヒステリシス範囲はM〔n〕が値を変えてもそのままの状態に留まる。何れの手法でも、出力は、単に閾値に達することによって新たな値に変わるが、ヒステリシス領域を通過するには、M〔n〕における、1以上の別の変更が必要である。
例として、delta値が0.1であると仮定し、M〔n〕値が5.1であると仮定する。これはN=5及びdelta=0.1に基づいて5.1の床トリップ点を満たすので、床モードが設定され、O〔n〕=5である。M〔n+1〕の値=6.1の場合、この値は6.1の次の床トリップ点に等しく、床モードが設定され、床モードの動作が理由でO〔n+1〕=6となる。M〔n+1〕=5.7の場合、床モードはアクティブ状態のままとなり、O〔n+1〕=5である。M〔n+1〕=4.5の場合、天井モードに入るが、それは、この値が4.9の床モードのトリップ点を過ぎているからであり、O〔n+1〕=5である。更に、M〔n+1〕=5.2の場合、床モードに入るが、それは、この値が5.1の床モードのトリップ点を過ぎているからであり、O〔n+2〕=5である。M〔n+3〕の値=6.2の場合、床モードがなお用いられるが、O〔n+3〕=6である。
図5の回路では、deltaは、13ビットのカウンタ400の5ビットの小数点以下の値に基づいて2−5すなわち0.03125である。U/8が別の理由で2よりも大きくなければならないということを仮定すると、最低天井トリップ点は2.96875であり、最低床トリップ点は2.03125である。最終ビットが不確実であるため、実際の当該点は2.0625となり、最大ダウンサンプル比率は16/2.0675すなわち7.76であるが、アップサンプル比率は8であり得る。
特定のサンプル・レート変換アルゴリズムに関するものなどの一部のアプリケーションでは、O〔n〕がM〔n〕よりも小さいか大きくなければならないという追加の要件が存在し得る。説明を単純にするよう、「上記小さい」場合のみを本明細書及び特許請求の範囲で記載する。この場合の1つの考えられる従来のヒステリシス規則は、
O〔n+1〕=Q〔n〕、abs(O〔n〕−Q〔n〕)>1の場合、
=O〔n〕、上記以外の場合
であり、Q〔n〕=floor(M〔n〕)−2
である。
Q〔n〕では、「−1」ではなく「−2」の項が必要であるが、それは、O〔n〕=M〔n〕であり、Q〔n〕=floor(M〔n〕)−1であるからである。例として、O〔n〕=3でかつM〔n+1〕=3である場合、この場合は、O〔n+1〕=M〔n+1〕=3につながる。この手法によって、例えばO〔n〕=3でかつM〔n+1〕=6.999である場合、最大出力エラーは(4−delta)である。ヒステリシス範囲は+/−2である。
一方、この「小さい」場合の本発明によるヒステリシス手法は、
床モード:O〔n〕=floor(M〔n〕)−1
天井モード:O〔n〕=ceil(M〔n〕−1
床トリップ点:M〔n〕=N+delta
天井トリップ点:M〔n〕=N+1−delta
である。
図5の回路は修正して、多重化装置410の天井入力から加算器を取り外して、床入力に減算器を含めることによってこの「小さな」場合を実現することが可能である。
本発明によるヒステリシス手法は「大きな」場合では、
床モード:O〔n〕=floor(M〔n〕)+1
天井モード:O〔n〕=ceil(M〔n〕+1
床トリップ点:M〔n〕=N+delta
天井トリップ点:M〔n〕=N+1−delta
である。
この手法による最大出力エラーも(2−delta)であり、ヒステリシス範囲は+/−1である。
図5の回路は修正して、1ではなく2を天井入力加算器に加算させ、加算器を床入力に含めることによってこの「大きな」場合を実現することが可能である。
よって、量子化エラーによる、測定される、入力周波数と出力周波数との比率値におけるエラーを削減することによってサンプル・レート変換器の出力を向上させるヒステリシス手法を備える。
サンプル・レート変換器とともに用いられているこのヒステリシス手法を示しているが、この手法は、アナログ値の変換又は測定に基づいた量子化値に対する出力エラーの低いものが所望される別の場所に用いることが可能である。
本発明は特定の実施例に関してかなりの詳細で記載したが、別の実施例が考えられる。当業者が分かるように、本発明はその本質的な特性から逸脱することなく別の特定の形式で実施し得る。よって、本発明は、本特許請求の範囲及び同等のものの趣旨及び範囲の範囲内に収まるそのような代替、修正及び変形を包含することが意図されている。
単一の、レート変換及び出力のシステムに備えられる、その各々が別々のサンプリング・レートを有する複数のディジタル・オーディオ入力を有する例示的システムの構成図である。 図1のサンプル・レート変換器の構成図である。 図2のサンプル・レート変換チップの構成図である。 図3のレート推定器ブロックの構成図である。 図4のU/8生成器ブロックの構成図である。
符号の説明
100 オーディオ・システム
102 CDソース
104 DATソース
106 MP3ソース
108 多重化装置
110 サンプル・レート変換器
112 D/A変換器
114 増幅器
116 スピーカ
118 制御回路
200 直列オーディオ入力ブロック
202 PLL
204 サンプル・レート変換器チップ
206 直列オーディオ出力ブロック
208 補間ブロック
210 再サンプル器ブロック
212 間引きブロック
214 レート推定器ブロック
300 レート予測器ロジック
302 比率生成器
400 カウンタ
402 カウンタ
404 ヒステリシス規則ブロック
408 8ビット・レジスタ
410 多重化装置

Claims (32)

  1. 安定した出力値を、変動するディジタル入力信号から生成する方法であって:
    該ディジタル入力信号の該値に基づいて第1トリップ点を設定する工程;
    該ディジタル入力信号の該値に基づいて第2トリップ点を設定する工程;
    該ディジタル入力信号の該値、先行記憶モード状態及び、該第1トリップ点並びに該第2トリップ点に基づいてモード状態を設定し、記憶させる工程;
    前記モード状態が第1状態である場合に、第1出力端数処理方法を用いて前記出力値を生成する工程;及び
    前記モード状態が第2状態である場合に、第2出力端数処理方法を用いて前記出力値を生成する工程を備えることを特徴とする方法。
  2. 請求項1記載の方法であって、該第1端数処理方法が切捨てを行い、該第2端数処理方法が上方に端数処理を行うことを特徴とする方法。
  3. 請求項2記載の方法であって、前記端数処理が整数値に対して行われることを特徴とする方法。
  4. 請求項1記載の方法であって、該第1トリップ点が該ディジタル入力信号を切り捨てた値に定数を加えたものに基づいており、該第2トリップ点が該ディジタル入力信号を上方に端数処理した値から該定数を引いたものに基づいていることを特徴とする方法。
  5. 請求項4記載の方法であって、該定数が、該ディジタル入力信号の最終桁単位の値を有することを特徴とする方法。
  6. 請求項4記載の方法であって、該ディジタル入力信号が該第2トリップ点を超える場合に、前記モード状態が第1状態から第2状態に状態を変え、該ディジタル入力信号が該第1トリップ点よりも少ない場合に、該モード状態が該第2状態から該第1状態に状態を変え、さもなければ、状態を変えないことを特徴とする方法。
  7. 請求項1記載の方法であって、前記出力値が該ディジタル入力信号よりも小さくなければならず、定数が各端数処理方法の結果から引かれることを特徴とする方法。
  8. 請求項1記載の方法であって、前記出力値が該ディジタル入力信号よりも大きくなければならず、定数が各端数処理方法の結果に加えられることを特徴とする方法。
  9. 安定した出力値を、変動するディジタル入力信号から生成する回路であって:
    該ディジタル入力信号の該値に基づいて第1トリップ点を設定する第1トリップ点ロジック;
    該ディジタル入力信号の該値に基づいて第2トリップ点を設定する第2トリップ点ロジック;
    モード状態記憶ロジック;
    該ディジタル入力信号の該値、先行記憶モード状態及び、該第1トリップ点並びに該第2トリップ点に基づいてモード状態を設定するモード状態設定ロジック;
    前記モード状態が第1状態である場合に、第1出力端数処理方法を用い、前記モード状態が第2状態である場合に、第2出力端数処理方法を用いる出力端数処理ロジックを備えることを特徴とする回路。
  10. 請求項9記載の回路であって、該第1端数処理方法が切捨てを行い、該第2端数処理方法が上方に端数処理を行うことを特徴とする回路。
  11. 請求項10記載の回路であって、前記端数処理が整数値に対して行われることを特徴とする回路。
  12. 請求項9記載の回路であって、該第1トリップ点が該ディジタル入力信号を切り捨てた値に定数を加えたものに基づいており、該第2トリップ点が該ディジタル入力信号を上方に端数処理した値から定数を引いたものに基づいていることを特徴とする回路。
  13. 請求項12記載の回路であって、該定数が、該ディジタル入力信号の最終桁単位の値を有することを特徴とする回路。
  14. 請求項12記載の回路であって、該ディジタル入力信号が該第2トリップ点を超える場合に、前記モード状態が第1状態から第2状態に状態を変え、該ディジタル入力信号が該第1トリップ点よりも少ない場合に、前記モード状態が該第2状態から該第1状態に状態を変え、さもなければ、状態を変えないことを特徴とする回路。
  15. 請求項9記載の回路であって、前記出力値が該ディジタル入力信号よりも小さくなければならず、該出力端数処理ロジックが定数を各端数処理方法の結果から引くことを特徴とする回路。
  16. 請求項9記載の回路であって、前記出力値が該ディジタル入力信号よりも大きくなければならず、該出力端数処理ロジックが定数を各端数処理方法の結果に加えることを特徴とする回路。
  17. 電子装置であって:
    変動するディジタル入力信号を受信する入力;
    出力値を有するnの出力信号を備える出力;及び
    該入力及び該出力に接続される回路を備え、該回路が:
    該ディジタル入力信号の該値に基づいて第1トリップ点を設定する第1トリップ点ロジック;
    該ディジタル入力信号の該値に基づいて第2トリップ点を設定する第2トリップ点ロジック;
    モード状態記憶ロジック;
    該ディジタル入力信号の該値、先行記憶モード状態及び、該第1トリップ点並びに該第2トリップ点に基づいてモード状態を設定するモード状態設定ロジック;及び
    前記モード状態が第1状態である場合に、第1出力端数処理方法を用い、前記モード状態が第2状態である場合に、第2出力端数処理方法を用いる出力端数処理ロジックを備えることを特徴とする電子装置。
  18. 請求項17記載の装置であって、該第1端数処理方法が切捨てを行い、該第2端数処理方法が上方に端数処理を行うことを特徴とする装置。
  19. 請求項18記載の装置であって、前記端数処理が整数値に対して行われることを特徴とする装置。
  20. 請求項17記載の装置であって、該第1トリップ点が該ディジタル入力信号を切り捨てた値に定数を加えたものに基づいており、該第2トリップ点が該ディジタル入力信号を上方に端数処理した値から定数を引いたものに基づいていることを特徴とする装置。
  21. 請求項20記載の装置であって、該定数が、該ディジタル入力信号の最終桁単位の値を有することを特徴とする装置。
  22. 請求項20記載の装置であって、該ディジタル入力信号が該第2トリップ点を超える場合に、前記モード状態が第1状態から第2状態に状態を変え、該ディジタル入力信号が該第1トリップ点よりも少ない場合に、前記モード状態が該第2状態から該第1状態に状態を変え、さもなければ、状態を変えないことを特徴とする装置。
  23. 請求項17記載の装置であって、前記出力値が該ディジタル入力信号よりも小さくなければならず、該出力端数処理ロジックが定数を各端数処理方法の結果から引くことを特徴とする装置。
  24. 請求項17記載の装置であって、前記出力値が該ディジタル入力信号よりも大きくなければならず、該出力端数処理ロジックが定数を各端数処理方法の結果に加えることを特徴とする装置。
  25. 電子装置であって:
    変動する入力信号を受信する入力;
    該入力に接続されて該入力信号をディジタル入力信号に変換する入力論理素子;
    出力値を有するnの出力信号を備える出力;及び
    該入力論理素子及び該出力に接続される回路を備え、該回路が:
    該ディジタル入力信号の該値に基づいて第1トリップ点を設定する第1トリップ点ロジック;
    該ディジタル入力信号の該値に基づいて第2トリップ点を設定する第2トリップ点ロジック;
    モード状態記憶ロジック;
    該ディジタル入力信号の該値、先行記憶モード状態及び、該第1トリップ点並びに該第2トリップ点に基づいてモード状態を設定するモード状態設定ロジック;及び
    前記モード状態が第1状態である場合に、第1出力端数処理方法を用い、前記モード状態が第2状態である場合に、第2出力端数処理方法を用いる出力端数処理ロジックを備えることを特徴とする電子装置。
  26. 請求項25記載の装置であって、該第1端数処理方法が切捨てを行い、該第2端数処理方法が上方に端数処理を行うことを特徴とする装置。
  27. 請求項26記載の装置であって、前記端数処理が整数値に対して行われることを特徴とする装置。
  28. 請求項25記載の装置であって、該第1トリップ点が該ディジタル入力信号を切り捨てた値に定数を加えたものに基づいており、該第2トリップ点が該ディジタル入力信号を上方に端数処理した値から定数を引いたものに基づいていることを特徴とする装置。
  29. 請求項28記載の装置であって、該定数が、該ディジタル入力信号の最終桁単位の値を有することを特徴とする装置。
  30. 請求項28記載の装置であって、該ディジタル入力信号が該第2トリップ点を超える場合に、前記モード状態が第1状態から第2状態に状態を変え、該ディジタル入力信号が該第1トリップ点よりも少ない場合に、前記モード状態が該第2状態から該第1状態に状態を変え、さもなければ、状態を変えないことを特徴とする装置。
  31. 請求項25記載の装置であって、前記出力値が該ディジタル入力信号よりも小さくなければならず、該出力端数処理ロジックが定数を各端数処理方法の結果から引くことを特徴とする装置。
  32. 請求項25記載の装置であって、前記出力値が該ディジタル入力信号よりも大きくなければならず、該出力端数処理ロジックが定数を各端数処理方法の結果に加えることを特徴とする装置。
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