JP2012074919A - Ａｄ変換装置 - Google Patents

Abstract

【課題】差分増幅回路を用いたＡＤ変換装置において、量子化誤差の蓄積を抑圧するように補償して、ＡＤ変換出力信号のＳＮＲを従来例に比較して大幅に改善する。
【解決手段】差動増幅回路１ＡとＡＤ変換器３Ａとデジタル復調回路４Ａとを備えたＡＤ変換装置において、減算器４２，５２は、ＡＤ変換器３Ａからのデジタル信号をアナログ信号にＤＡ変換するＤＡ変換器４１，５１と、差動増幅回路１Ａからのアナログ出力信号からＤＡ変換器４１，５１からのアナログ信号を減算して、ＡＤ変換器３Ａの量子化誤差を示す減算結果信号を出力する。ＡＤ変換器３０は、減算器４２，５２からの減算結果信号をデジタル信号にＡＤ変換し、加算器４３，５３は、ＡＤ変換器３Ａからのデジタル信号にＡＤ変換器３０からのデジタル信号を加算することにより量子化誤差が実質的にゼロとなるように補償して、加算結果信号をデジタル復調回路４Ａに出力する。
【選択図】図４

Description

本発明は、例えばＬＳＩ（Large Scaled Integrated Circuit）上に形成されるアナログ回路であって、１対の差動信号を選択的に切り替えながら増幅を行う差分増幅回路（デルタアンプ）を用いたＡＤ変換装置に関する。以下、アナログ／デジタル変換を「ＡＤ変換」といい、デジタル／アナログ変換を「ＤＡ変換」という。

半導体プロセスの微細化に伴い、アナログ回路の電源電圧低下、線形性劣化、信号対雑音電力比（以下、ＳＮＲという。）劣化、ダイナミックレンジの劣化などの問題により、高精度アナログ回路の実現が困難になっている。この問題を解決するために、入力信号を時間領域で計測するＴＤ変換器を用いたＡＤ変換器（以下、第１の従来例という。）が提案されている（例えば、特許文献１及び非特許文献１参照。）。

第１の従来例に係るＴＤ変換器を用いたＡＤ変換器は、トラックホールド回路、コンパレータ、ＴＤ変換器で構成されている。コンパレータは入力信号と基準信号となる正弦波信号を比較し、入力信号と基準信号が一致するタイミングを出力する。そのタイミング（時間）データをＴＤ変換器でデジタル値に変換する。基準信号が既知であればタイミングデータより入力信号電圧を確定できるため、ＡＤ変換が実現できる。また、ＴＤ変換器はデジタル回路で構成されるため微細プロセスの恩恵を受け、低電源電圧下でも時間領域の情報を高分解能で高精度に処理できる。

また、非特許文献２において開示された第２の従来例に係る積分型ＡＤ変換器では、コンパレータに入力信号と基準信号のランプ波を入力し、入力信号と基準信号が一致するタイミングをコンパレータで検出し、そのタイミング（時間）データをカウンタで計測することを特徴としている。

第１の従来例に係るＴＤ変換器を用いたＡＤ変換器では、基準信号を生成するための高精度な正弦波信号発生器が必要であり、また、ＡＤ変換器の入力フルスケールレンジは電源電圧以下であり、半導体プロセスの微細化に伴って電源電圧が低下すると、当該回路のＳＮＲ及びダイナミックレンジが劣化するという問題点があった。

また、第２の従来例に係る積分型ＡＤ変換器において、入力フルスケールレンジは電源電圧以下であって、当該回路の線形性とダイナミックレンジが劣化し、当該ＡＤ変換器をＬＳＩで実現する場合、基準信号を生成するランプ信号発生器の高精度化は困難であって、変換速度が数ｍ秒と非常に遅いという問題点があった。

以上の問題点を解決するために、本発明者らは、特許文献５において、図１のＡＤ変換装置を提案した。図１は本発明の第３の従来例に係るＡＤ変換装置の構成を示すブロック図である。また、図２は図１のＡＤ変換装置の動作を示す各信号の信号波形図であって、図２（ａ）は図１の差分増幅回路１に入力されるアナログ信号Ｖｉｎ＋，Ｖｉｎ−の信号波形図であり、図２（ｂ）は図１の差分増幅回路１に入力される変調制御信号の信号波形図であり、図２（ｃ）は図１の差分増幅回路１からの出力信号ＤｅｌｔＡＭＰｏｕｔの信号波形図であり、図２（ｄ）は図１のＡＤ変換器３に入力される動作クロックの信号波形図であり、図２（ｅ）はＡＤ変換器３からのＡＤ変換信号ＡＤＣｏｕｔの信号波形図であり、図２（ｆ）は図１のデジタル復調回路４に入力される復調制御信号の信号波形図であり、図２（ｇ）は図１のデジタル復調回路４からのＡＤ変換復調信号ＡＤＤｏｕｔの信号波形図である。

図１において、第３の従来例に係るＡＤ変換装置は、１対の差動信号Ｖｉｎ＋，Ｖｉｎ−のうちの１つを選択して出力するように選択的に切り替えながら増幅を行う差分増幅回路（デルタアンプ）１と、ＡＤ変換器３と、デジタル復調回路４とを備えて構成される。ここで、差分増幅回路１は、カップリングキャパシタＣｃ１，Ｃｃ２と、データクロック発生器５により発生されるデータクロックである変調制御信号に基づいてオン／オフ制御されるスイッチ１０を含む変調回路２と、帰還キャパシタＣｆを有する例えばスイッチトオペアンプである演算増幅器２０とを備えて構成される。変調回路２は演算増幅器２０の仮想接地点（図１において、演算増幅器２０の非反転入力端子がアナログ接地点に接地されており、演算増幅器２０の入力インピーダンスは実質的に無限大であるので、演算増幅器２０には電流が流れず、反転入力端子も接地されているとみなすことができ、反転入力端子を仮想接地点ということができる。）に挿入接続されている。データクロック発生器５は、入力される１対の差動信号Ｖｉｎ＋，Ｖｉｎ−の周波数よりも高いデータクロック周波数（例えば、差動信号の周波数の４倍以上）を有するデータクロックを発生して、変調制御信号（変調周波数ｆｍ）として変調回路２に出力し、復調制御信号としてデジタル復調回路４に出力し、さらには動作クロック発生器６に出力する。動作クロック発生器６は、データクロックに同期して、当該データクロックの周波数よりも高い周波数（例えば、２倍以上の周波数）を有する動作クロックを発生してサンプリング信号Ｓｓ（サンプリング周波数ｆｓ；ｆｓ＝２ｎ×ｆｍ；ｎ＝１，２，３，…）としてＡＤ変換器３に出力する。なお、ＡＤ変換器３がナイキスト型ＡＤ変換器であるときは、ｎ＝２となり、雑音の折り返しを防止するために信号帯域の２倍の周波数（ナイキストレート）でサンプリングを行う。

図１において、１対のアナログ差動信号のうちの非反転信号Ｖｉｎ＋はカップリングキャパシタＣｃ１及びスイッチ１０の接点ａを介して演算増幅器２０の反転入力端子に入力される。また、１対の差動信号のうちの反転信号Ｖｉｎ−はカップリングキャパシタＣｃ２及びスイッチ１０の接点ｂを介して演算増幅器２０の反転入力端子に入力される。変調回路２のスイッチ１０は、図２に示すように、変調制御信号の立上がり時又は立下がり時において、接点ａから接点ｂに切り替えもしくは接点ｂから接点ａに切り替えることにより、１対の差動信号のうちの非反転信号Ｖｉｎ＋及び反転信号Ｖｉｎ−のうちの一方を選択して出力するように選択的に切り替えながら差動信号を変調して演算増幅器２０に出力する。

演算増幅器２０の反転入力端子と出力端子との間には帰還キャパシタＣｆが接続され、非反転入力端子はアナログ接地点ＡＧに接地されている。演算増幅器２０は入力される信号を所定の増幅度で増幅して、増幅後の出力信号ＤｅｌｔＡＭＰｏｕｔをＡＤ変換器３に出力する。ここで、演算増幅器２０は、変調制御信号の立上がり時又は立下がり時において、演算増幅器２０の仮想接地点を動作点（オフセットゼロ点）として増幅動作を行うので、差分増幅回路１から出力される出力信号ＤｅｌｔＡＭＰｏｕｔは、図２（ｃ）に示すように、変調制御信号の立上がり時又は立下がり時において当該ＤＣオフセットされた仮想接地点から開始して変化し、所定の信号範囲内の信号レベルを有する信号となる。すなわち、入力される差動信号が大振幅アナログ信号であっても、電源電圧範囲内に圧縮するのではなく、順次逆の極性の信号に交互に折り返して増幅する（以下、「逆極性交互折り返し増幅処理」という。）ので、演算増幅器２０のダイナミックレンジは小さくてすむという利点がある。すなわち、差分増幅回路１は、変調制御信号により決まる所定の入力レベル限定範囲でかつ上記変調制御信号のタイミングで上記仮想接地点の電位から開始するように、上記アナログ入力信号の互いに異なる極性の信号に交互に折り返して増幅する（図２（ｃ）参照。）。なお、図２（ｃ）、図２（ｅ）及び図２（ｇ）並びに図５（ｂ）、図７（ｂ）において、１０１はスイッチ１０を接点ａに固定したときの信号波形であり、１０２はスイッチ１０を接点ｂに固定したときの信号波形である。

次いで、ＡＤ変換器３は、入力信号を動作クロックに従ってデジタルＡＤ変換信号にＡＤ変換してデジタル復調回路４に出力する。デジタル復調回路４では、入力されるデジタルＡＤ変換信号ＡＤＣｏｕｔを、データクロック発生器５からの復調制御信号（変調回路２の折り返しタイミング情報である。）のタイミングで極性を反転しかつ仮想接地点に自動的にオフセットされ、前のタイミングの信号値に加算することにより、差分増幅回路１で上記逆極性交互折り返し増幅処理により変換された信号値を復調し（上記逆極性交互折り返し増幅処理の逆の処理をいう。）、上記アナログ入力信号の信号レベルに対応した復調後のデジタル出力信号を出力する。

以上のように構成された第２の従来例に係る差分増幅回路１を用いたＡＤ変換装置によれば、ＳＮＲ及びダイナミックレンジを改善できるとともに、高精度でかつ高速でＡＤ変換することができる。特に、以下の特有の作用効果を有する。
（１）仮想接地点に変調回路２を挿入した帰還キャパシタＣｆを有する演算増幅器２０を用いて構成したので、低電圧で動作可能であって、プロセスの微細化が進むとデジタル回路で構成された後段のＡＤ変換器３の高速化によってＡＤ変換装置全体のＳＮＲを大幅に改善する。
（２）データクロックのクロックレートを変化することによって差分増幅回路１の出力振幅範囲を自由に設定できるため、出力信号の線形性要求仕様を緩和できる。
（３）差分増幅回路１の出力波形は所定範囲内に折り返されるため、デジタル領域での復調時に電源電圧よりも大きな電圧振幅を持つ信号を出力できる。従って、当該差分増幅回路１の出力ダイナミックレンジを大幅に改善できる。
（４）差分増幅回路１の仮想接地点の信号振幅は（１／利得）に圧縮されるため、電源電圧以上の信号振幅を入力可能であり、当該回路は回路入力部にレベルシフト回路や減衰器を必要としない。これにより、回路構成がきわめて簡単である。

図３は第２の従来例に係るＡＤ変換装置の構成を示すブロック図である。第２の従来例に係るＡＤ変換装置は、図１のＡＤ変換装置を全差動化したことを特徴とし、具体的には、図１のＡＤ変換装置に比較して以下の点が異なる。
（１）図１の差分増幅回路１に代えて、全差動化された差分増幅回路１Ａを備えたこと。
（２）図１のＡＤ変換器３に代えて、サンプルホールド回路１５及び量子化器１６を備えて構成された全差動型ＡＤ変換器３Ａを備えたこと。
以下、当該相違点について説明する。

図３において、差分増幅回路１Ａは、２個のカップリングキャパシタＣｃ１，Ｃｃ２と、４個のスイッチ１１〜１４からなる変調回路２Ａと、２個の帰還キャパシタＣｆ１，Ｃｆ２を有する差動演算増幅器２０Ａとを備えて構成される。１対の差動信号のうちの非反転信号Ｖｉｎ＋はカップリングキャパシタＣｃ１を介して変調回路２Ａに入力された後、スイッチ１１を介して差動演算増幅器２０Ａの反転入力端子に入力されるとともに、スイッチ１４を介して差動演算増幅器２０Ａの非反転入力端子に入力される。また、１対の差動信号のうちの反転信号Ｖｉｎ−はカップリングキャパシタＣｃ２を介して変調回路２Ａに入力された後、スイッチ１２を介して差動演算増幅器２０Ａの非反転入力端子に入力されるとともに、スイッチ１３を介して差動演算増幅器２０Ａの反転入力端子に入力される。４個のスイッチ１１〜１４はデータクロック発生器５からの変調制御信号により以下のように制御される。Ｈレベルの変調制御信号に応答して、スイッチ１１，１２はオンされる一方、スイッチ１３，１４はオフとされる。また、Ｌレベルの変調制御信号に応答して、スイッチ１１，１２はオフされる一方、スイッチ１３，１４はオンとされる。差動演算増幅器２０Ａからの出力差動信号ＤｅｌｔＡＭＰｏｕｔｐ，ＤｅｌｔＡＭＰｏｕｔｎは全差動型ＡＤ変換器３Ａに入力され、当該出力差動信号ＤｅｌｔＡＭＰｏｕｔｐ，ＤｅｌｔＡＭＰｏｕｔｎがＡＤ変換された後、ＡＤ変換信号ＡＤＣｏｕｔがデジタル復調回路４に出力される。その他の作用は第３の従来例と同様である。

以上のように構成されたＡＤ変換装置によれば、第１の従来例に係るＡＤ変換装置と同様の作用効果を有するとともに、全差動化によりコモンモードの雑音に対して当該回路のＳＮＲを改善できるという効果を有する。

特開２００６−３０４０３５号公報。 特開２００５−２２３８８８号公報。 特開２００６−１５７２６２号公報。 特開２００６−２７９３７７号公報。 特開２００８−０６７０５０号公報。 特許第４５６４５５９号公報。

小室貴紀ほか，「タイムデジタイザを用いたＡＤ変換器アーキテクチャ」，電子情報通信学会論文C，Vol. J90-C, No.2, pp.125-133，電子情報通信学会発行，２００７年２月。 Yoshikazu Nitta et al., "High-Speed Digital Double Sampling with Analog CDS on Column Parallel ADC Architecture for Low-Noise Active Pixel Sensor", Proceedings of 2006 IEEE International Solid-State Circuits Conference (ISSCC 2006), Session 27, Image Sensors, 27.5, pp. 500-501, in San Francisco, U.S.A., February 5-9, 2006. Y. Aral et al., "A CMOS Time to Digital Converter VLSI for High-Energy Physics", Digest of Technical papers of 1988 Symposium on VLSI Circuits, in Tokyo, Japan, XI-3, pp. 121-122, August 1988. M. Lee et al., "A 9b, 1.25ps Resolution Coarse-Fine Time-to-Digital Converter in 90nm CMOS that Amplifiers a Time Residue", Digest of Technical papers of 2007 Symposium on VLSI Circuits, in Kyoto, Japan, No. 16-4, pp. 168-169, June 2007. T. Yoshida et al., "A IV Low-Noise CMOS Amplifier Using Autozeroing and Chopper Stabilization Technique", IEICE Transactions on Electrons, The Institute of Electronics, Information and Communication Engineers (IEICE), Vol. E89-C, pp.769-774, June 2006.

図３のＡＤ変換装置においては、差分増幅回路１Ａの変調回路２ａを任意の変調周波数ｆｍで動作させることで、差動増幅回路１Ａの出力信号は変調周期毎に折り返される。量子化器１６は、差動増幅回路１Ａの出力信号が折り返されるタイミングで差動増幅回路１Ａの出力信号をデジタル値に変換（量子化）する。量子化されたデータはデジタル復調回路４がデジタル領域で復調して差分電圧を累積加算することで、当該装置はＡＤ変換器として動作する。

ここで、図１及び図３の差分増幅回路１，１Ａを用いたＡＤ変換装置では、差動増幅回路１，１Ａの出力信号を量子化する毎に量子化誤差が発生するため、積分動作によってＡＤ変換復調信号ＡＤＤｏｕｔに量子化誤差が蓄積することで、比較的低い周波数におけるノイズフロアが上昇して（図１１参照。）当該ＡＤ変換復調信号ＡＤＤｏｕｔの出力信号のＳＮＲが劣化するという問題点があった。

本発明の目的は、差分増幅回路を用いたＡＤ変換装置において、量子化誤差の蓄積を抑圧するように補償して、ＡＤ変換出力信号のＳＮＲを従来例に比較して大幅に改善することができるＡＤ変換装置を提供することにある。

第１の発明に係るＡＤ変換装置は、
帰還容量を有し、アナログ入力信号を増幅してアナログ出力信号を出力する演算増幅器と、
上記演算増幅器の入力端子の仮想接地点に接続され、所定の変調制御信号に基づいて、入力される１対のアナログ差動信号のうちの１つの入力信号を交互に選択するように切り替えて出力する変調手段とを備えた差分増幅回路を含むＡＤ変換装置であって、
上記差分増幅回路は、所定の入力レベル限定範囲でかつ上記変調制御信号のタイミングで上記仮想接地点の電位から開始するように、上記アナログ入力信号の互いに異なる極性の信号に交互に折り返して増幅し、
上記ＡＤ変換装置は、
上記演算増幅器からのアナログ出力信号をデジタル信号にＡＤ変換し、当該ＡＤ変換時の量子化誤差を表す量子化誤差信号を発生して出力する第１のＡＤ変換手段と、
上記第１のＡＤ変換手段からのデジタル信号を上記変調制御信号のタイミングで極性を反転しかつ仮想接地点にオフセットし、前のタイミングのデジタル信号の信号レベルに加算することにより、上記アナログ入力信号の信号レベルに対応したデジタル信号を復調するデジタル復調手段とを備えたＡＤ変換装置において、
上記量子化誤差信号をデジタル信号にＡＤ変換する第２のＡＤ変換手段と、
上記第１のＡＤ変換手段からのデジタル信号に上記第２のＡＤ変換手段からのデジタル信号を加算することにより、上記量子化誤差が実質的にゼロとなるように補償して、上記加算結果信号をデジタル復調手段に出力する加算手段とを備えたことを特徴とする。

上記ＡＤ変換装置において、上記第１のＡＤ変換手段は、
上記ＡＤ変換されたデジタル信号をアナログ信号にＤＡ変換するＤＡ変換器と、
上記演算増幅器からのアナログ出力信号から上記ＤＡ変換器からのアナログ信号を減算して、上記量子化誤差を示す量子化誤差信号を出力する減算器とを備えたことを特徴とする。

第２の発明に係るＡＤ変換装置は、
帰還容量を有し、アナログ入力信号を増幅してアナログ出力信号を出力する演算増幅器と、
上記演算増幅器の入力端子の仮想接地点に接続され、所定の変調制御信号に基づいて、入力される１対のアナログ差動信号のうちの１つの入力信号を交互に選択するように切り替えて出力する変調手段とを備えた差分増幅回路を含むＡＤ変換装置であって、
上記差分増幅回路は、所定の入力レベル限定範囲でかつ上記変調制御信号のタイミングで上記仮想接地点の電位から開始するように、上記アナログ入力信号の互いに異なる極性の信号に交互に折り返して増幅し、
上記ＡＤ変換装置は、
サンプルホールド回路及び量子化器を含み、上記演算増幅器からのアナログ出力信号をデジタル信号にＡＤ変換するＡＤ変換手段と、
上記ＡＤ変換手段からのデジタル信号を上記変調制御信号のタイミングで極性を反転しかつ仮想接地点にオフセットし、前のタイミングのデジタル信号の信号レベルに加算することにより、上記アナログ入力信号の信号レベルに対応したデジタル信号を復調するデジタル復調手段とを備えたＡＤ変換装置において、
上記ＡＤ変換手段からのデジタル信号をアナログ信号にＤＡ変換するＤＡ変換手段と、
上記サンプルホールド回路からのアナログ信号から、上記ＤＡ変換手段からのアナログ信号を減算して、上記ＡＤ変換手段の量子化誤差を示す減算結果信号を出力する減算手段と、
上記減算手段からの減算結果信号を上記ＡＤ変換器のサンプリング信号のサンプリング周期に対応した時間だけ遅延して当該遅延信号を出力する遅延手段と、
上記サンプルホールド回路の入力端又は出力端もしくは上記サンプルホールド回路内において、上記遅延手段からの遅延信号を上記サンプルホールド回路の信号と加算することにより、上記量子化誤差が実質的にゼロとなるように補償して上記量子化器に出力する加算手段とを備えたことを特徴とする。

上記ＡＤ変換装置において、上記ＡＤ変換器のサンプリング信号のサンプリング周期に対応した時間は、上記サンプリング信号のサンプリング周期であり、
上記遅延手段は、上記減算結果信号を上記サンプリング信号のサンプリング周期だけ遅延して当該遅延信号を出力することを特徴とする。

また、上記ＡＤ変換装置において、上記ＡＤ変換器のサンプリング信号のサンプリング周期に対応した時間は、上記サンプリング信号のサンプリング周期及び２倍のサンプリング周期を含み、上記遅延手段は、上記減算結果信号を上記サンプリング信号のサンプリング周期だけ遅延して第１の遅延信号を出力し、上記減算結果信号を上記サンプリング信号の２倍のサンプリング周期だけ遅延して第２の遅延信号を出力し、
上記加算手段は、上記遅延手段からの第１の遅延信号及び第２の遅延信号を上記サンプルホールド回路の信号と加算することを特徴とする。

さらに、上記ＡＤ変換装置において、上記差分増幅回路及び上記ＡＤ変換手段は全差動化回路で構成されたことを特徴とする。

従って、本発明に係る差分増幅回路を用いたＡＤ変換装置によれば、量子化誤差を演算して、それをＡＤ変換器のデジタル出力信号に加算することにより、上記量子化誤差が実質的にゼロとなるように量子化誤差の蓄積を抑圧して補償することができる。これにより、ＡＤ変換出力信号のＳＮＲを従来例に比較して大幅に改善し、有効な信号帯域を大幅に拡大できる。

第３の従来例に係るＡＤ変換装置の構成を示すブロック図である。 図１のＡＤ変換装置の動作を示す各信号の信号波形図であって、（ａ）は図１の差分増幅回路１に入力されるアナログ信号Ｖｉｎ＋，Ｖｉｎ−の信号波形図であり、（ｂ）は図１の差分増幅回路１に入力される変調制御信号の信号波形図であり、（ｃ）は図１の差分増幅回路１からの出力信号ＤｅｌｔＡＭＰｏｕｔの信号波形図であり、（ｄ）は図１のＡＤ変換器３に入力される動作クロックの信号波形図であり、（ｅ）はＡＤ変換器３からのＡＤ変換信号ＡＤＣｏｕｔの信号波形図であり、（ｆ）は図１のデジタル復調回路４に入力される復調制御信号の信号波形図であり、（ｇ）は図１のデジタル復調回路４からのＡＤ変換復調信号ＡＤＤｏｕｔの信号波形図である。 第４の従来例に係るＡＤ変換装置の構成を示すブロック図である。 本発明の第１の実施形態に係るＡＤ変換装置の構成を示すブロック図である。 本発明の第２の実施形態に係るＡＤ変換装置の構成を示すブロック図である。 本発明の第２の実施形態の第１の変形例に係るＡＤ変換装置の構成を示すブロック図である。 本発明の第２の実施形態の第２の変形例に係るＡＤ変換装置の構成を示すブロック図である。 図５のＡＤ変換装置において用いたエラーフィードバック方式の動作を示す図である。 本発明の第２の実施形態の第３の変形例に係るＡＤ変換装置の構成を示すブロック図である。 本発明の第２の実施形態の第４の変形例に係るＡＤ変換装置において用いるΔΣ変調型ＡＤ変換器１６Ａの構成を示すブロック図である。 図３のＡＤ変換装置における量子化誤差を示すＡＤ変換出力電力の周波数特性を示すグラフである。 図５のＡＤ変換装置における量子化誤差を示すＡＤ変換出力電力の周波数特性を示すグラフである。 図４のＡＤ変換装置の変形例（第５の変形例）に係るＡＤ変換装置の構成を示すブロック図である。 図４のＡＤ変換装置の変形例（第６の変形例）に係るＡＤ変換装置の構成を示すブロック図である。

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

第１の実施形態．
図４は本発明の第１の実施形態に係るＡＤ変換装置の構成を示すブロック図である。図４の第１の実施形態に係るＡＤ変換装置は、図３の第２の従来例に係るＡＤ変換装置に比較して、
（１）量子化誤差補償用全差動型ＡＤ変換器３０とその周辺回路（ＤＡ変換器４１，５１、減算器４２，５２、加算器４３，５３を含む）をさらに備えたこと、及び
（２）デジタル復調回路４Ａへの復調制御信号を動作クロック発生器７により発生したこと
を特徴としている。なお、図３のデジタル復調回路４は全差動型のデジタル復調回路４Ａに置き換えた。以下、当該相違点について説明する。

図４において、差動演算増幅器２０Ａからの出力差動信号ＤｅｌｔＡＭＰｏｕｔｐ，ＤｅｌｔＡＭＰｏｕｔｎはそれぞれ減算器４２，５２に出力される。また、量子化器１６からのＡＤ変換信号（差動信号）ＡＤＣｏｕｔｐ，ＡＤＣｏｕｔｎはそれぞれＤＡ変換器４１，５１に出力されるとともに、加算器４３，５３に出力される。減算器４２は信号ＤｅｌｔＡＭＰｏｕｔｐからＤＡ変換器４１からの信号を減算して、その減算結果の信号をサンプルホールド回路３１に出力する。また、減算器５２は信号ＤｅｌｔＡＭＰｏｕｔｐからＤＡ変換器５１からの信号を減算して、その減算結果の信号をサンプルホールド回路３１に出力する。ここで、ＤＡ変換器４１，５１はサンプリング信号Ｓｓを用いてサンプリングする。

動作クロック発生器６は、データクロックに同期して、当該データクロックの周波数よりも高い周波数（例えば、２倍以上の周波数）を有する動作クロックを発生してサンプリング信号Ｓｓ（サンプリング周波数ｆｓ；ｆｓ＝２ｎ×ｆｍ；ｎ＝１，２，３，…）としてＡＤ変換器３に出力する。また、動作クロック発生器７は、データクロックに同期して、当該データクロックの周波数よりも高い周波数（例えば、２倍以上の周波数）であってサンプリング周波数Ｓｓ以上の周波数を有する動作クロックを発生して復調制御信号としてデジタル復調回路４Ａに出力する。

全差動型ＡＤ変換器３０はサンプルホールド回路３１及び量子化器３２とを備えて構成され、入力される信号を、サンプリング信号Ｓｓを用いてサンプリングしてＡＤ変換した後、そのＡＤ変換結果の出力差動信号を加算器４３，５３に出力する。次いで、加算器４３，５３はそれぞれ入力される２つの信号を加算して、加算結果の信号をデジタル復調回路４Ａに出力する。デジタル復調回路４Ａは全差動型でデジタル復調回路４と同様に動作して、入力されるデジタルＡＤ変換信号ＡＤＣｏｕｔｐ，ＡＤＣｏｕｔｎを、データクロック発生器５からの復調制御信号（変調回路２の折り返しタイミング情報である。）のタイミングで極性を反転しかつ仮想接地点に自動的にオフセットされ、前のタイミングの信号値に加算することにより、差分増幅回路１Ａで上記逆極性交互折り返し増幅処理により変換された信号値を復調し（上記逆極性交互折り返し増幅処理の逆の処理をいう。）、上記アナログ入力信号の信号レベルに対応した復調後のデジタル出力信号ＡＤＤｏｕｔを出力する。

以上のように構成された図４のＡＤ変換装置によれば、差動増幅回路１Ａを用いたＡＤ変換装置において、減算器４２，５２により量子化誤差をアナログ領域で演算し、当該量子化誤差をＡＤ変換器３０によりデジタルデータで表した量子化誤差にＡＤ変換した後、当該量子化誤差をＡＤ変換器３Ａの量子化器１６からのＡＤ変換信号に加算することにより、量子化器１６で発生する量子化誤差が実質的にゼロとなるように補償している。従って、従来技術において問題になっていた量子化誤差の蓄積に伴う特に比較的低い周波数におけるノイズフロアの増加を抑圧することができ、これにより、ＡＤ変換出力信号のＳＮＲを従来例に比較して大幅に改善し、有効な信号帯域を大幅に拡大できる。

ここで、差動増幅回路１Ａの変調周波数ｆｍによって差動演算増幅器２０Ａの出力振幅レンジを自由に設定できるため、出力の線形性要求仕様を緩和できる。折り返された差動増幅回路１Ａの出力波形は、デジタル領域でのデジタル復調時に電源電圧よりも大きな電圧振幅を持つ信号を出力できる。従って、ＡＤ変換装置の出力ダイナミックレンジを従来技術に比較して改善できる。また、差動増幅回路１Ａの仮想接地点の信号振幅は１／ゲインに圧縮されるため，電源電圧以上の信号振幅を入力可能である。従って、提案するＡＤ変換装置は回路入力部にレベルシフト回路や減衰器を必要としない。

図１３は図４のＡＤ変換装置の変形例（第５の変形例）に係るＡＤ変換装置の構成を示すブロック図である。第５の変形例に係るＡＤ変換装置は、図４の第１の実施形態に係るＡＤ変換装置に比較して、
（１）全差動型ＡＤ変換器３Ａに代えて、サイクリック型ＡＤ変換器又はパイプライン型ＡＤ変換器などの量子化誤差信号出力付き全差動型ＡＤ変換器３Ｂを備えたこと、及び
（２）ＤＡ変換器４１，５１及び減算器４２，５２を省略したこと
を特徴としている。
ここで、量子化誤差信号出力付き全差動型ＡＤ変換器３Ｂは、ＡＤ変換信号ＡＤＣｏｕｔｐ，ＡＤＣｏｕｔｎを出力するとともに、ＡＤ変換時の量子化誤差を表す量子化誤差信号ＱＥｐ，ＱＥｎを発生して全差動型ＡＤＣ３０のサンプルホールド回路３１に出力する。以上のように構成することで、ＤＡ変換器４１，５１及び減算器４２，５２を省略でき、回路構成が簡単になるという特有の効果を有する。

図１４は図４のＡＤ変換装置の変形例（第６の変形例）に係るＡＤ変換装置の構成を示すブロック図である。第６の変形例に係るＡＤ変換装置は、図４の第１の実施形態に係るＡＤ変換装置に比較して、
（１）全差動型ＡＤ変換器３Ａに代えて、全差動型ＡＤ変換器３Ｃを備えたこと、及び
（２）上記全差動型ＡＤ変換器３Ｃと、ＤＡ変換器４１，５１と、減算器４２，５２とによりＡＤ変換回路３Ｄを構成すること
を特徴としている。以上のように構成したＡＤ変換装置は、図４のＡＤ変換装置と同様に動作する。

第２の実施形態．
図５は本発明の第２の実施形態に係るＡＤ変換装置の構成を示すブロック図である。また、図８は図５のＡＤ変換装置において用いたエラーフィードバック方式の動作を示す図であり、図１２は図５のＡＤ変換装置における量子化誤差を示すＡＤ変換出力電力の周波数特性を示すグラフである。

図５の第２の実施形態に係るＡＤ変換装置は、量子化器１６からのＡＤ変換信号の量子化誤差を次のサンプリングフェーズ（又はサンプリングタイミング）に繰り越してサンプルホールド回路１５からの出力信号に加算することにより雑音の蓄積を抑圧する１次のエラーフィードバック方式を用いたことを特徴としている。具体的には、図５の第２の実施形態に係るＡＤ変換装置は、図３の第２の従来例に係るＡＤ変換装置に比較して、ＤＡ変換器４４，５４と、減算器４５，５５と、遅延器４６，５６と、加算器４７，５７をさらに備えたことを特徴としている。なお、図３のデジタル復調回路４は全差動型のデジタル復調回路４Ａに置き換えた。以下、当該相違点について説明する。

図５において、サンプルホールド回路１５からの正側の出力信号は加算器４７を介して量子化器１６及び減算器４５に出力される。次いで、量子化器１６からのＡＤ変換信号ＡＤＣｏｕｔｐは、サンプリング信号Ｓｓを用いてＤＡ変換するＤＡ変換器４４に入力され、ＤＡ変換器４４は入力信号をＤＡ変換して減算器４５に出力する。減算器４５は加算器４７から信号からＤＡ変換器４４からの信号を減算して、当該減算結果の信号を、サンプリング信号Ｓｓの１つのサンプリング期間（サンプリング周期）だけ遅延する遅延器４６を介して加算器４７に出力する。加算器４７は入力される２つの信号を加算して、加算結果の信号を量子化器１６及び減算器４５に出力する。

また、サンプルホールド回路１５からの負側の出力信号は加算器５７を介して量子化器１６及び減算器５５に出力される。次いで、量子化器１６からのＡＤ変換信号ＡＤＣｏｕｔｎは、サンプリング信号Ｓｓを用いてＤＡ変換するＤＡ変換器５４に入力され、ＤＡ変換器５４は入力信号をＤＡ変換して減算器５５に出力する。減算器５５は加算器５７から信号からＤＡ変換器５４からの信号を減算して、当該減算結果の信号を、サンプリング信号Ｓｓの１つのサンプリング期間（サンプリング周期）だけ遅延する遅延器５６を介して加算器５７に出力する。加算器５７は入力される２つの信号を加算して、加算結果の信号を量子化器１６及び減算器５５に出力する。

以上のように構成された図５のＡＤ変換装置によれば、差動増幅回路１Ａを用いたＡＤ変換装置において、減算器４５，５５により量子化誤差をアナログ領域で演算し、当該量子化誤差を１つのサンプリング期間だけ遅延させた後、図８に示すように、次のサンプリングフェーズ（又はサンプリングタイミング）で当該量子化誤差をサンプルホールド回路１５からの出力信号に加算することにより、量子化器１６で発生する量子化誤差が実質的にゼロとなるように補償している。従って、従来技術において問題になっていた量子化誤差の蓄積に伴う特に比較的低い周波数におけるノイズフロアの増加を抑圧することができ、これにより、ＡＤ変換出力信号のＳＮＲを従来例に比較して大幅に改善することができる。

図６は本発明の第２の実施形態の第１の変形例に係るＡＤ変換装置の構成を示すブロック図である。図６の第２の実施形態の第１の変形例に係るＡＤ変換装置は、図５の第２の実施形態に係るＡＤ変換装置に比較して、遅延器４６，５６からの量子化誤差を示す各信号をサンプルホールド回路１５内で加算したことを特徴としている。すなわち、公知のサンプルホールド回路１５内のサンプルホールドを行う第１のキャパシタを介して差動増幅回路１Ａからの信号を入力するとともに、遅延器４６，５６からの各信号をサンプルホールドを行う別の第２のキャパシタを介して入力することで加算することができる。以上のように構成されたＡＤ変換装置は、第２の実施形態に係るＡＤ変換装置と同様の作用効果を有する。

図７は本発明の第２の実施形態の第２の変形例に係るＡＤ変換装置の構成を示すブロック図である。図７の第２の実施形態の第２の変形例に係るＡＤ変換装置は、図５の第２の実施形態に係るＡＤ変換装置に比較して、遅延器４６，５６からの量子化誤差を示す各信号をサンプルホールド回路１５の入力端に設けた加算器４７，５７で加算したことを特徴としている。以上のように構成されたＡＤ変換装置は、第２の実施形態に係るＡＤ変換装置と同様の作用効果を有する。

図９は本発明の第２の実施形態の第３の変形例に係るＡＤ変換装置の構成を示すブロック図である。図５〜図７のＡＤ変換装置では、１次のエラーフィードバック方式を用いたが、図９の第２の実施形態の第３の変形例では、量子化器１６からのＡＤ変換信号の量子化誤差を次のサンプリングフェーズ（又はサンプリングタイミング）に繰り越してサンプルホールド回路１５からの出力信号に加算することにより雑音の蓄積を抑圧する２次のエラーフィードバック方式を用いたことを特徴としている。

具体的には、図９において、図５に比較して、減算器４５から加算器４７までの回路、及び減算器５５から加算器５７間での回路が異なる。図９において、減算器４５からの出力信号は遅延器４６，４８及び加算器４９を介して加算器４７に入力され、遅延器４６からの出力信号は加算器４９に入力されて、遅延器４８からの出力信号と加算されて、その加算結果の信号が加算器４７に出力される。また、減算器５５からの出力信号は遅延器５６，５８及び加算器５９を介して加算器５７に入力され、遅延器５６からの出力信号は加算器５９に入力されて、遅延器５８からの出力信号と加算されて、その加算結果の信号が加算器５７に出力される。なお、遅延器４６，４８，５６，５８はサンプリング信号Ｓｓを用いて遅延動作を行う。

以上のように構成されたＡＤ変換装置は、第２の実施形態に係るＡＤ変換装置と同様の作用効果を有する。なお、１次のエラーフィードバック方式では、図１２において入力信号の周波数以上の帯域で量子化雑音のノイズフロアを−２０ｄＢ／ｄｅｃで上昇できるが、２次のエラーフィードバック方式では、図１２において入力信号の周波数以上の帯域で量子化雑音のノイズフロアを−４０ｄＢ／ｄｅｃで上昇できる。

図１０は本発明の第２の実施形態の第４の変形例に係るＡＤ変換装置において用いるΔΣ変調型ＡＤ変換器１６Ａの構成を示すブロック図である。ナイキスト型ＡＤ変換器を構成する図３〜図７の量子化器１６に代えて、図１０のΔΣ変調型ＡＤ変換器１６Ａを用いてもよい。図１０において、ΔΣ変調型ＡＤ変換器１６Ａは公知のＡＤ変換器であって、量子化器６０と、減算器６１と、伝達関数１／（１−ｚ^−１）を有する積分器６２と、ＤＡ変換器６３と、遅延器６４とを備えて構成される。なお、積分器６２及び遅延器６４はサンプリング信号Ｓｓを用いて動作を行う。ΔΣ変調型ＡＤ変換器１６Ａを用いてＡＤ変換装置を構成しても、上述のＡＤ変換装置と同様の作用効果を有する。

以上の実施形態においては、サンプリング周波数ｆｓ＝２ｎ×ｆｍ（ｎ＝１）としているが、本発明はこれに限らず、ｎ＝２以上の自然数であってもよい。

以上詳述したように、本発明に係るＡＤ変換装置によれば、量子化誤差を演算して、それをＡＤ変換器のデジタル出力信号に加算することにより、上記量子化誤差が実質的にゼロとなるように量子化誤差の蓄積を抑圧して補償することができる。これにより、ＡＤ変換出力信号のＳＮＲを従来例に比較して大幅に改善し、有効な信号帯域を大幅に拡大できる。

１，１Ａ…差分増幅回路、
２，２Ａ…変調回路、
３，３Ａ，３Ｂ，３Ｃ，３０…ＡＤ変換器（ＡＤＣ）、
３Ｄ…ＡＤ変換回路、
４，４Ａ…デジタル復調回路、
５…データクロック発生器、
６，７…動作クロック発生器、
１０〜１４…スイッチ、
１５，３１…サンプルホールド回路、
１６，３２…量子化器、
２０，２０Ａ…演算増幅器、
４１，４４，５１，５４…ＤＡ変換器（ＤＡＣ）、
４２，４５，５２，５５，６１…減算器、
４３，４７，５３，５７…加算器、
４６，５６，６４…遅延器、
６０…量子化器、
６２…積分器、
６３…ＤＡ変換器。

Claims (6)

1. 帰還容量を有し、アナログ入力信号を増幅してアナログ出力信号を出力する演算増幅器と、
   上記演算増幅器の入力端子の仮想接地点に接続され、所定の変調制御信号に基づいて、入力される１対のアナログ差動信号のうちの１つの入力信号を交互に選択するように切り替えて出力する変調手段とを備えた差分増幅回路を含むＡＤ変換装置であって、
   上記差分増幅回路は、所定の入力レベル限定範囲でかつ上記変調制御信号のタイミングで上記仮想接地点の電位から開始するように、上記アナログ入力信号の互いに異なる極性の信号に交互に折り返して増幅し、
   上記ＡＤ変換装置は、
   上記演算増幅器からのアナログ出力信号をデジタル信号にＡＤ変換し、当該ＡＤ変換時の量子化誤差を表す量子化誤差信号を発生して出力する第１のＡＤ変換手段と、
   上記第１のＡＤ変換手段からのデジタル信号を上記変調制御信号のタイミングで極性を反転しかつ仮想接地点にオフセットし、前のタイミングのデジタル信号の信号レベルに加算することにより、上記アナログ入力信号の信号レベルに対応したデジタル信号を復調するデジタル復調手段とを備えたＡＤ変換装置において、
   上記量子化誤差信号をデジタル信号にＡＤ変換する第２のＡＤ変換手段と、
   上記第１のＡＤ変換手段からのデジタル信号に上記第２のＡＤ変換手段からのデジタル信号を加算することにより、上記量子化誤差が実質的にゼロとなるように補償して、上記加算結果信号をデジタル復調手段に出力する加算手段とを備えたことを特徴とするＡＤ変換装置。
2. 上記第１のＡＤ変換手段は、
   上記ＡＤ変換されたデジタル信号をアナログ信号にＤＡ変換するＤＡ変換器と、
   上記演算増幅器からのアナログ出力信号から上記ＤＡ変換器からのアナログ信号を減算して、上記量子化誤差を示す量子化誤差信号を出力する減算器とを備えたことを特徴とする請求項１記載のＡＤ変換装置。
3. 帰還容量を有し、アナログ入力信号を増幅してアナログ出力信号を出力する演算増幅器と、
   上記演算増幅器の入力端子の仮想接地点に接続され、所定の変調制御信号に基づいて、入力される１対のアナログ差動信号のうちの１つの入力信号を交互に選択するように切り替えて出力する変調手段とを備えた差分増幅回路を含むＡＤ変換装置であって、
   上記差分増幅回路は、所定の入力レベル限定範囲でかつ上記変調制御信号のタイミングで上記仮想接地点の電位から開始するように、上記アナログ入力信号の互いに異なる極性の信号に交互に折り返して増幅し、
   上記ＡＤ変換装置は、
   サンプルホールド回路及び量子化器を含み、上記演算増幅器からのアナログ出力信号をデジタル信号にＡＤ変換するＡＤ変換手段と、
   上記ＡＤ変換手段からのデジタル信号を上記変調制御信号のタイミングで極性を反転しかつ仮想接地点にオフセットし、前のタイミングのデジタル信号の信号レベルに加算することにより、上記アナログ入力信号の信号レベルに対応したデジタル信号を復調するデジタル復調手段とを備えたＡＤ変換装置において、
   上記ＡＤ変換手段からのデジタル信号をアナログ信号にＤＡ変換するＤＡ変換手段と、
   上記サンプルホールド回路からのアナログ信号から、上記ＤＡ変換手段からのアナログ信号を減算して、上記ＡＤ変換手段の量子化誤差を示す減算結果信号を出力する減算手段と、
   上記減算手段からの減算結果信号を上記ＡＤ変換器のサンプリング信号のサンプリング周期に対応した時間だけ遅延して当該遅延信号を出力する遅延手段と、
   上記サンプルホールド回路の入力端又は出力端もしくは上記サンプルホールド回路内において、上記遅延手段からの遅延信号を上記サンプルホールド回路の信号と加算することにより、上記量子化誤差が実質的にゼロとなるように補償して上記量子化器に出力する加算手段とを備えたことを特徴とするＡＤ変換装置。
4. 上記ＡＤ変換器のサンプリング信号のサンプリング周期に対応した時間は、上記サンプリング信号のサンプリング周期であり、
   上記遅延手段は、上記減算結果信号を上記サンプリング信号のサンプリング周期だけ遅延して当該遅延信号を出力することを特徴とする請求項３記載のＡＤ変換装置。
5. 上記ＡＤ変換器のサンプリング信号のサンプリング周期に対応した時間は、上記サンプリング信号のサンプリング周期及び２倍のサンプリング周期を含み、上記遅延手段は、上記減算結果信号を上記サンプリング信号のサンプリング周期だけ遅延して第１の遅延信号を出力し、上記減算結果信号を上記サンプリング信号の２倍のサンプリング周期だけ遅延して第２の遅延信号を出力し、
   上記加算手段は、上記遅延手段からの第１の遅延信号及び第２の遅延信号を上記サンプルホールド回路の信号と加算することを特徴とする請求項３記載のＡＤ変換装置。
6. 上記差分増幅回路及び上記ＡＤ変換手段は全差動化回路で構成されたことを特徴とする請求項１〜５のうちのいずれか１つに記載のＡＤ変換装置。

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