JP3264603B2 - デジタル信号処理装置 - Google Patents
デジタル信号処理装置Info
- Publication number
- JP3264603B2 JP3264603B2 JP11665195A JP11665195A JP3264603B2 JP 3264603 B2 JP3264603 B2 JP 3264603B2 JP 11665195 A JP11665195 A JP 11665195A JP 11665195 A JP11665195 A JP 11665195A JP 3264603 B2 JP3264603 B2 JP 3264603B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- adder
- output
- predetermined
- auxiliary
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Complex Calculations (AREA)
Description
処理できるデジタル信号処理装置に関し、特に簡単な構
成により処理精度を向上させたデジタル信号処理装置に
関する。
ログ信号から変換されたデジタル入力データあるいはデ
ジタルのままの入力データに対して、加減算、乗除算、
比較、遅延等の基本演算、条件判断あるいは論理演算等
を組み合わせてなるデジタル信号処理を施すことにより
所望の出力データを得るものとして知られており、種々
の信号処理の分野において利用されている。
して、例えば巡回型デジタルフィルタが挙げられる。こ
のような巡回型デジタルフィルタは、入力データに上述
したような演算等を施して所望の出力データを得るもの
であるが、実際には、中央演算処理装置(CPU)を使
用して上記演算等を全ておこなわせている。このため、
巡回型デジタルフィルタの特性は、当該CPUによる演
算処理精度に影響されることになる。
常、浮動小数点方式で演算をおこなうことにより、精度
が良好となることが知られている。しかしながら、この
ような浮動小数点演算方式で演算をおこなわせる場合、
演算が複雑となるため、高い処理能力を持ったCPUが
必要となり、このフィルタを組み込んだ機器のコストア
ップとなる不都合がある。
方式で演算する巡回型デジタルフィルタも提案されてい
る。この整数方式で演算する巡回型デジタルフィルタで
は、演算を行なう際に、丸めや、切捨てをおこなってい
るため、フィルタ特性が劣化する。
え操作によって改善しようとした装置が提供されている
(特開平3−61960号公報参照)。この装置は、前
記切り換え装置により周波数寄生発振を低減できる。
数方式で演算する巡回型デジタルフィルタは、演算を行
なう際に、丸めや、切捨てをおこなっているため、フィ
ルタ特性が劣化するという欠点がある。
は、切捨てと丸めの切り換え操作によって特性の劣化が
ある程度良好にできるが、丸めや、切捨てをおこなって
いることに変わりがなく、やはり特性が劣化することを
完全に防止することができないという欠点があった。
し、簡単な構成で精度のよいデジタル信号処理装置を提
供することにある。
に、請求項1記載の発明に係るデジタル信号処理装置
は、入力データを取り込むとともに、処理精度を向上さ
せ得る補助データを取り込み、これらデータを基に所定
の処理をおこなって出力データを得る巡回型デジタルフ
ィルタと、巡回型デジタルフィルタ内で処理がおこなわ
れているデータを取り出し、データを基に補助データを
得る補助データ作成手段とを備え、巡回型デジタルフィ
ルタは、出力データを第1の遅延要素に入力し当該第1
の遅延要素から出力された第1のフィードバックデータ
と入力データとを減算する第1の加算器と、第1のフィ
ードバックデータを第2の遅延要素に入力し当該第2の
遅延要素から出力された第2のフィードバックデータと
第1のフィードバックデータとを減算する第2の加算器
と、第1の加算器からの出力データに所定の係数をかけ
て所定ビット長のデータにする整数型の第1の係数器
と、第2の加算器からの出力データに所定の係数をかけ
て所定のビット長のデータとする整数型の第2の係数器
と、各係数器からのデータ及び補助データとを加算する
第3の加算器と、第3の加算器からの所定ビット長の出
力データから所定の上位ビット分を取り出し下位ビット
を切り捨てて語長を揃える第1のシフタと、第1のシフ
タからの出力データと第1のフィードバックデータとを
加算して出力データを形成する第4の加算器とを備え、
切り捨てた下位ビットを各係数器の後で補助データとす
るようにしたことを特徴とするものである。
手段は、巡回型デジタルフィルタ内で処理が行われてい
るデータのうち、演算処理誤差分となる誤差分データを
内部に蓄え、誤差分データを基に補助データを得る演算
手段を備えたことを特徴とするものである。
1のシフタから出力される所定ビット長のデータを取り
込み、所定の桁数分桁上げシフトする第2のシフタと、
第1のシフタに入力される所定ビット長のデータと第2
のシフタからの出力データとを減算する第5の加算器
と、第5の加算器の出力データを遅延させる第3の遅延
要素とを備えたことを特徴とするものである。
の発明では、入力データを取り込むとともに、処理精度
を向上させ得る補助データを取り込み、これらデータを
基に所定の処理をおこなって出力データを得る第1の処
理手段と、第1の処理手段内で処理がおこなわれている
データを取り出し、このデータを基に補助データを得る
第2の処理手段とで構成された巡回型デジタルフィルタ
からなるとともに、第1の処理手段は、出力データを第
1の遅延要素に入力し当該第1の遅延要素から出力され
た第1のフィードバックデータと入力データとを減算す
る第1の加算器と、第1のフィードバックデータを第2
の遅延要素に入力し当該第2の遅延要素から出力された
第2のフィードバックデータと第1のフィードバックデ
ータとを減算する第2の加算器と、第1の加算器からの
出力データに所定の係数をかけて所定ビット長のデータ
にする第1の係数器と、第2の加算器からの出力データ
に所定の係数をかけて所定のビット長のデータとする第
2の係数器と、各係数器からのデータを加算する第3の
加算器と、第3の加算器からの出力データと第2の処理
手段からの補助データとを加算する第6の加算器と、第
6の加算器からの所定ビット長の出力データから所定の
上位ビット分を取り出す第1のシフタとを備えたことを
特徴とするものである。
は、第6の加算器からの出力データを記憶して、この記
憶データを補助データとして出力できるようにしたメモ
リからなることを特徴とするものである。
たので、係数をかけ算することにより入力データより大
きなビット長さにしてから演算して所定のデータを得て
おき、その所定の上位ビットを出力データとして取り出
すようにした巡回型デジタルフィルタにあって、本来切
り捨てられる下位ビットを補助データとして演算系にフ
ィードバックすることにより、丸めや切捨てによる影響
を極力おさえることができ、精度の劣化を極力防ぐ役割
を担っている。
び加減算の量が少ないのに精度がよく、さらに定常状態
での入出力比が1に保たれることになる。
を向上させるための部分で、このような簡単な構成を追
加するだけでフィルタの精度は著しく向上する。このデ
ータ作成手段は、かけ算によってデータ長が倍増したも
のをスケーリングしてシフトダウンするときに発生する
切り捨て部分を保存し、次ステップでこの切り捨て部分
を巡回型デジタルフィルタの演算系に加えることによ
り、巡回型デジタルフィルタの精度の劣化を極力防ぐ役
割を担っている。
ルタは、補助データを所定の演算系にフィードバック
し、この補助データを演算内に反映させることにより、
精度の向上を図っている。
段により、前記巡回型デジタルフィルタ内で処理がおこ
なわれているデータのうち、演算処理誤差分となる誤差
分データを内部に蓄え、誤差分データを基に補助データ
を得るようにしている。
の出力データを、他のシフタで上位ビット側に移動させ
て、かつ加算器で所定のシフタに入力されるデータと減
算することにより、下位ビット側のデータだけとして補
助データとし、これを出力できるようにしている。
切り捨てられて出力される出力データを、シフタの入力
段階の切り捨てられる前のデータを長い語長のまま、補
助データとして第2の処理手段内に保存し、この補助デ
ータを第1の処理手段の演算系にフィードバックし、こ
の補助データの切り捨てられなかった部分も演算内に反
映させることにより、精度の向上を図っている。
ータの語長を拡張して演算を行い、かつ拡張された語長
の補助データを演算系にフィードバックし、かつその演
算結果をシフタでシフトして所定の上位ビットを演算結
果として出力できる。
演算系における演算途中のデータを丸めや切捨てをおこ
なわずにそのまま記憶し、これを補助データとして演算
内に供給できるようにしている。
て説明する。
置の第1の実施例を示す。同図に示すデジタル信号処理
装置1は、大別すると、入力データDiを取り込むとと
もに、処理精度を向上させ得る補助データDhを取り込
み、これらデータDi、Dhを基に所定の処理をおこな
って出力データDoを得る巡回型デジタルフィルタ3
と、前記巡回型デジタルフィルタ3内で処理がおこなわ
れているデータDj、Dkを取り出し、これらデータD
j、Dkを基に補助信号Dhを得るデータ作成手段5と
からなる。このデジタル信号処理装置1は、巡回型デジ
タルフィルタ3の中で、主に信号の平滑化、ノイズ除去
等を目的に、2個の根を持つ2次の巡回型整数演算フィ
ルタとして構成したものである。更に、データ作成手段
5から補助データDhを当該巡回型デジタルフィルタ3
に印加することにより、定常応答特性(ゲイン)が1で
あることを保証し、丸めや切り捨てによる過渡特性の劣
化も改善して安定した精度の良い出力を得るようにした
ものである。なお、図1において、細い線はビット長が
nビットのデータ部分を表し、太い線はビット長が(n
+m)ビットのデータ部分を表している。
算器31、32、33、34と、mビットの係数器3
5、36と、遅延要素37、38と、Rシフタ(右シフ
タ)39とを備え、次のように構成されている。
ルタの主要部分でありこれだけで2個の根を持つ、2次
巡回型フィルタとして機能している。
データDoに第1の遅延要素37を通して形成した第1
のフィードバックデータDf1とを減算し、その減算結果
を第1の係数器35に供給できるようにしてある。第2
の加算器32は、前記第1のフィードバックデータDf1
と当該第1のフィードバックデータDf1に第2の遅延要
素38を通して形成した第2のフィードバックデータD
f2とを減算して、第2の係数器36に供給できるように
してある。第1の係数器35は、第1の加算器31から
の出力データに所定の係数をかけて所定ビット長(nビ
ットの入力データDiにおいて、例えばn=8ビット、
係数器35の語長mも8ビットであるならば、8+8=
16ビットとなる)のデータにできるようにしてある。
第2の係数器36は、第2の加算器32からの出力デー
タに所定の係数をかけて所定のビット長(係数器への入
力データがn=8ビット、係数語長がm=8ビットな
ら、8+8=16ビット)のデータにすることができる
ようにしてある。第3の加算器33は、前記各係数器3
5、36からのデータ及び補助データDhとを加算し、
その加算結果をRシフタ39に供給できるようにしてあ
る。Rシフタ39は、第3の加算器33からの所定ビッ
ト長(例えばn+m=16ビット)の出力データから所
定の上位ビット(例えばn=8ビット)分を取り出すた
めにデータの桁を右シフトできるようになっており、そ
の結果を第4の加算器34に供給できるようにしてあ
る。第4の加算器34は、Rシフタ39からの出力デー
タと第1のフィードバックデータDf1とを加算して出力
データDoを形成できるようにしてある。
算器51と、Lシフタ(左シフタ)52と、遅延要素5
3とからなる。加算器51は、Rシフタ39に入力され
る所定ビット長のデータDjを取り込み、Lシフタ52
からのデータとを減算し、所定の下位ビット分を取り出
すことができる。また、Lシフタ52は、Rシフタ39
から出力されるデータDkを取り込み、所定ビット数左
シフトさせるようになっている。加算器51の出力は、
遅延要素53に与えられるようにしてある。遅延要素5
3は、当該データを遅延させて補助データDhを形成で
きるようにしてある。
を図1及び図2を参照して説明すると、入力データDi
は、第1の加算器31に与えられる。この入力データD
iは、当該第1の加算器31において、第1のフィード
バックデータDf1を減算される。この減算結果は、第1
の係数器35に入力される。第1の係数器35では、係
数q2 をかけることで図2(a)に示すように所定のビ
ット長のデータになる。この実施例では、入力データD
i及び第1のフィードバックデータDf1が8ビット、係
数q2 が8ビットであったので、16ビットのデータに
なる。この16ビットのデータは、第3の加算器33に
供給される。
は、出力データDoを第1の遅延要素37で1ステップ
分遅延させることにより形成される。この第1のフィー
ドバックデータDf1は、第1の加算器31、第2の加算
器32、第4の加算器34及び第2の遅延要素38に供
給される。
バックデータDf1をさらに1ステップ分遅延させること
により第2のフィードバックデータDf2を形成してい
る。この第2のフィードバックデータDf2は、第2の加
算器32において、第1のフィードバックデータDf1か
ら減算される。第2の加算器32の減算結果は、第2の
係数器36で所定の係数q1 をかけることで図2(b)
に示すような所定のビット長(n+m=16ビット)の
データになる。このデータは、第3の加算器33に供給
される。
からのデータと、第2の係数器36からのデータと、デ
ータ作成手段5からの補助データDhとを加算して、そ
の加算結果(図2(d)参照)をRシフタ39に入力す
る。
(16ビット)のデータを右側に8(m)ビット分だけ
シフトし、その上位8(n)ビット分のデータ(図2
(e)参照)を第4の加算器34に与える。
のデータと第1のフィードバックデータDf1とを加算し
て、出力データDoを形成する。この出力データDo
は、巡回型デジタルフィルタ3の出力として出力される
とともに、第1の遅延要素37にも供給される。
9に入力される図2(d)に示すような所定ビット長
(16ビット)のデータDjと、Rシフタ39から出力
される図2(e)に示す8ビットのデータDkを取り込
む。このRシフタ39からの8ビットのデータDkは、
Lシフタ52により左側に8ビット分シフトさせること
により、図2(f)に示すようになデータ(上記8ビッ
トにデータDHと、下位8ビット分に“0”とからなる
データ)とする。
算器51において、第3の加算器33からのデータDj
と、図2(g)に示すように減算される。これにより、
加算器51から出力されるデータは、図2(h)に示す
ように上位8ビットが“0”となり、下位8ビットがデ
ータDLとなる。このデータ(図2(h))が補助デー
タDhとなる。
テップだけ遅延されて補助データDhとされる。この補
助データDhは、巡回型デジタルフィルタ3の第3の加
算器33に供給される。
視される下位8ビット分をフィードバックして1ステッ
プ後の演算に用いているので、通常、丸めや切り捨てに
より定常応答ゲイン1が保てないところを、ゲイン1を
保証することができ、かつ簡易な構成で、丸め切捨てに
よる精度劣化の防止効果が非常に大きくなる。したがっ
て、この実施例を組み込んだフィードバック制御装置で
は、このフィルタの精度の悪さによる内部発振等の問題
が起きにくく、結果としてフィードバック制御装置の性
能向上に役立っている。
置の第2の実施例を示す。この第2の実施例のデジタル
信号処理装置1aは、入力データDiに所定の演算を施
して出力データDoを得る第1の処理手段3Aと、前記
第1の処理手段3A内の所定のデータDmを用いて補助
データDh′を形成する第2の処理手段5Aとからなる
巡回型デジタルフィルタ3’で構成されている。
素の配置が、第1の実施例を構成する巡回型デジタルフ
ィルタ3の構成要素の配置と基本的にほぼ同じである
が、第1の実施例の巡回型デジタルフィルタ3における
第4の加算器34のかわりに第6の加算器40を新たに
設けている点が異なる。また、この第6の加算器40
は、第3の加算器33からのデータと、補助データDh
とを加算し、その加算結果をRシフタ39に与えるよう
になっている。
手段3A内の第6の加算器40の出力データDmを取り
込み、所定タイミングで当該データDmを記憶して、前
回のタイミングで記憶したデータを補助データDh’と
して第1の処理手段3Aの第6の加算器40に与えられ
るようになっている。具体的には、第2の処理手段5A
は、第3の加算器33の加算器の出力データが例えば1
6ビットである場合、この16ビットのデータを記憶で
きるようにしたメモリ55からなる。
施例の構成要素等の符号と同一の符号を付して構成の説
明を省略する。
も、第1の実施例とほぼ同様であるので、異なる点のみ
説明することにする。
では第1の係数器35からの16ビットデータと、第2
の係数器36からの16ビットデータとを加算し、その
加算結果を第6の加算器40に与えている。
Aからの補助データDh’と、第3の加算器33からの
加算結果データとを加算する。この第6の加算器40か
らの加算結果(データDm)は、Rシフタ39と、第2
の処理手段5Aとに供給される。
をメモリ55に記憶し、次のタイミングで、この記憶デ
ータを前記第1の処理手段3Aの第6の加算器40に与
える。すなわち、この第2の処理手段5Aにおけるメモ
リ55は、第1の実施例の遅延要素37と、同第1の実
施例の遅延要素53とを合わせた機能を果たすものであ
る。したがって、第1の実施例のシフタ52、加算器5
1等の処理によって遅延要素37と同53に分散して保
存する代わりに、拡大されたデータ(16ビット)をそ
のまま保存し、第6の加算器40で加算することによ
り、補助データの切り捨てられなかった部分も演算内に
反映させ、第1の実施例における加算器33でのデータ
Dhの加算と加算器34でのデータDf1の加算を同時に
おこなっているのと等価の働きをさせているものであ
る。
と第2の処理手段5Aとで巡回型デジタルフィルタ3を
構成しており、かつ演算誤差をフィードバックデータと
ともに第2の処理手段5Aに蓄え、この蓄えた誤差を次
のステップの演算時に利用(加算)しているので、第1
の実施例と全く同様の作用効果を奏する。また、この第
2の実施例では、第2の処理手段5A内にシフタがな
く、しかも第2の処理手段5A内のメモリ55からデー
タを取り出すだけなので、補助データDh’の作成時間
を短くできる。
ルフィルタとして説明したが、これ以外の次数にも適用
できる。また、上記各実施例では、ロボットのサーボ系
の内部で使用するフィルタに好適であるが、これ以外の
技術分野、例えば音響機器や、通信機器や、制御機器
や、その他の分野にも応用することができる。
1記載の発明によれば、データや演算処理が整数型であ
っても構成が簡単で精度が良いデジタル信号処理装置を
得ることができる。
特性(入出力比が1)が正確に守られるという効果があ
る。
発明装置を組み込んだフィードバック制御装置におい
て、この発明装置の精度の悪さによる内部発振等の問題
が起き難く、結果としてフィードバック制御装置の性能
を向上させることができる。
度を向上させる補助データを使用しているので、精度が
良いデジタルフィルタを得ることができる。
巡回型デジタルフィルタ内のデータをシフトおよび加算
することにより所定の補助データを得るので、正確な補
助データを得ることができる。
数型であっても構成が簡単で精度が良いデジタル信号処
理装置を得ることができ、しかも、定常特性(入出力比
が1)が正確に守られ、かつ、この発明装置を組み込ん
だフィードバック制御装置では、この発明装置の精度の
悪さによる内部発振等の問題が起き難く、結果としてフ
ィードバック制御装置の性能を向上させることができ
る。
を含んだ補助データを使用することにより演算を行う上
で誤差がるい積することがない。
単に記憶し、これを補助データとして取り出せるように
しているだけなので、構成が簡単で、処理速度が早くな
る。
る。
る。
Claims (5)
- 【請求項1】 入力データを取り込むとともに、処理精
度を向上させ得る補助データを取り込み、これらデータ
を基に所定の処理をおこなって出力データを得る巡回型
デジタルフィルタと、前記巡回型デジタルフィルタ内で
処理がおこなわれているデータを取り出し、前記データ
を基に補助データを得る補助データ作成手段とを備え、
前記巡回型デジタルフィルタは、前記出力データを第1
の遅延要素に入力し当該第1の遅延要素から出力された
第1のフィードバックデータと前記入力データとを減算
する第1の加算器と、前記第1のフィードバックデータ
を第2の遅延要素に入力し当該第2の遅延要素から出力
された第2のフィードバックデータと前記第1のフィー
ドバックデータとを減算する第2の加算器と、前記第1
の加算器からの出力データに所定の係数をかけて所定ビ
ット長のデータにする整数型の第1の係数器と、前記第
2の加算器からの出力データに所定の係数をかけて所定
のビット長のデータとする整数型の第2の係数器と、前
記各係数器からのデータ及び前記補助データとを加算す
る第3の加算器と、前記第3の加算器からの所定ビット
長の出力データから所定の上位ビット分を取り出し下位
ビットを切り捨てて語長を揃える第1のシフタと、前記
第1のシフタからの出力データと前記第1のフィードバ
ックデータとを加算して出力データを形成する第4の加
算器とを備え、前記切り捨てた下位ビットを前記各係数
器の後で補助データとするようにしたことを特徴とする
デジタル信号処理装置。 - 【請求項2】 前記補助データ作成手段は、前記巡回型
デジタルフィルタ内で処理がおこなわれているデータの
うち、演算処理誤差分となる誤差分データを内部に蓄
え、誤差分データを基に補助データを得る演算手段を備
えたことを特徴とする請求項1記載のデジタル信号処理
装置。 - 【請求項3】 前記演算手段は、前記第1のシフタから
出力される所定ビット長のデータを取り込み、所定の桁
数分桁上げシフトする第2のシフタと、前記第1のシフ
タに入力される所定ビット長のデータと前記第2のシフ
タからの出力データとを減算する第5の加算器と、前記
第5の加算器の出力データを遅延させる第3の遅延要素
とを備えたことを特徴とする請求項1または2記載のデ
ジタル信号処理装置。 - 【請求項4】 入力データを取り込むとともに、処理精
度を向上させ得る補助データを取り込み、これらデータ
を基に所定の処理をおこなって出力データを得る第1の
処理手段と、前記処理手段内で処理がおこなわれている
データを取り出し、このデータを基に補助データを得る
第2の処理手段とで構成された巡回型デジタルフィルタ
からなるとともに、前記第1の処理手段は、前記出力デ
ータを第1の遅延要素に入力し当該第1の遅延要素から
出力された第1のフィードバックデータと前記入力デー
タとを減算する第1の加算器と、前記第1のフィードバ
ックデータを第2の遅延要素に入力し当該第2の遅延要
素から出力された第2のフィードバックデータと前記第
1のフィードバックデータとを減算する第2の加算器
と、前記第1の加算器からの出力データに所定の係数を
かけて所定ビット長のデータにする第1の係数器と、前
記第2の加算器からの出力データに所定の係数をかけて
所定のビット長のデータとする第2の係数器と、前記各
係数器からのデータを加算する第3の加算器と、前記第
3の加算器からの出力データと前記第2の処理手段から
の補助データとを加算する第6の加算器と、前記第6の
加算器からの所定ビット長の出力データから所定の上位
ビット分を取り出す第1のシフタと、を備えたことを特
徴とするデジタル信号処理装置。 - 【請求項5】 前記第2の処理手段は、前記第6の加算
器からの出力データを記憶して、この記憶データを補助
データとして出力できるようにしたメモリからなること
を特徴とする請求項4記載のデジタル信号処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11665195A JP3264603B2 (ja) | 1995-04-19 | 1995-04-19 | デジタル信号処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11665195A JP3264603B2 (ja) | 1995-04-19 | 1995-04-19 | デジタル信号処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08293761A JPH08293761A (ja) | 1996-11-05 |
JP3264603B2 true JP3264603B2 (ja) | 2002-03-11 |
Family
ID=14692515
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11665195A Expired - Fee Related JP3264603B2 (ja) | 1995-04-19 | 1995-04-19 | デジタル信号処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3264603B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001522571A (ja) * | 1998-01-29 | 2001-11-13 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | デジタル信号処理装置 |
-
1995
- 1995-04-19 JP JP11665195A patent/JP3264603B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH08293761A (ja) | 1996-11-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6055555A (en) | Interface for performing parallel arithmetic and round operations | |
US4715257A (en) | Waveform generating device for electronic musical instruments | |
KR100498457B1 (ko) | 메모리를 감소시키는 개선된 룩업 테이블 압축방법 및이를 이용하여 압축된 룩업 테이블을 가지는 비선형 함수발생장치 및 그 발생방법 | |
EP0146963A2 (en) | Iir digital filter | |
CA2329104C (en) | Method and apparatus for calculating a reciprocal | |
US5862068A (en) | Arithmetic circuit for calculating a square-root of a sum of squares | |
JP3264603B2 (ja) | デジタル信号処理装置 | |
WO1991018355A1 (en) | Integrated interpolator and method of operation | |
JPH07234778A (ja) | 演算回路 | |
JPH0744530A (ja) | 演算装置 | |
US5801974A (en) | Calculation method and circuit for obtaining a logarithmic approximation value | |
JP3279462B2 (ja) | ディジタル乗算器、ディジタルトランスバーサル型等化器及びディジタル積和演算回路 | |
JPH0519170B2 (ja) | ||
US4737925A (en) | Method and apparatus for minimizing a memory table for use with nonlinear monotonic arithmetic functions | |
JPH0833809B2 (ja) | 浮動小数点表示データの演算方法 | |
JPH0635673A (ja) | 乗算方法及び回路 | |
JP3223560B2 (ja) | 波形データ読出し装置 | |
JP3595449B2 (ja) | 累積加算回路 | |
JP2000165204A (ja) | Iir形デジタルローパスフィルタ | |
JPH0828646B2 (ja) | ディジタルフィルタ | |
JP3323166B2 (ja) | 補間演算装置 | |
JPS6165362A (ja) | デジタル信号処理装置 | |
JP2000183753A (ja) | 信号変換装置及び信号変換方法 | |
JPH05224888A (ja) | 小数点位置可変型データの乗算回路 | |
JP2000137701A (ja) | 積和演算誤差補正方法及び積和演算装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071228 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081228 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091228 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091228 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101228 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101228 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111228 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111228 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121228 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131228 Year of fee payment: 12 |
|
LAPS | Cancellation because of no payment of annual fees |