JP3264603B2 - デジタル信号処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、各種の信号をデジタル
処理できるデジタル信号処理装置に関し、特に簡単な構
成により処理精度を向上させたデジタル信号処理装置に
関する。

【０００２】

【従来の技術】この種のデジタル信号処理装置は、アナ
ログ信号から変換されたデジタル入力データあるいはデ
ジタルのままの入力データに対して、加減算、乗除算、
比較、遅延等の基本演算、条件判断あるいは論理演算等
を組み合わせてなるデジタル信号処理を施すことにより
所望の出力データを得るものとして知られており、種々
の信号処理の分野において利用されている。

【０００３】このようなデジタル信号処理装置の一例と
して、例えば巡回型デジタルフィルタが挙げられる。こ
のような巡回型デジタルフィルタは、入力データに上述
したような演算等を施して所望の出力データを得るもの
であるが、実際には、中央演算処理装置（ＣＰＵ）を使
用して上記演算等を全ておこなわせている。このため、
巡回型デジタルフィルタの特性は、当該ＣＰＵによる演
算処理精度に影響されることになる。

【０００４】ところで、巡回型デジタルフィルタは、通
常、浮動小数点方式で演算をおこなうことにより、精度
が良好となることが知られている。しかしながら、この
ような浮動小数点演算方式で演算をおこなわせる場合、
演算が複雑となるため、高い処理能力を持ったＣＰＵが
必要となり、このフィルタを組み込んだ機器のコストア
ップとなる不都合がある。

【０００５】このような不都合を解消するために、整数
方式で演算する巡回型デジタルフィルタも提案されてい
る。この整数方式で演算する巡回型デジタルフィルタで
は、演算を行なう際に、丸めや、切捨てをおこなってい
るため、フィルタ特性が劣化する。

【０００６】この特性の劣化を、切捨てと丸めの切り換
え操作によって改善しようとした装置が提供されている
（特開平３−６１９６０号公報参照）。この装置は、前
記切り換え装置により周波数寄生発振を低減できる。

【０００７】

【発明が解決しようとする課題】したがって、従来の整
数方式で演算する巡回型デジタルフィルタは、演算を行
なう際に、丸めや、切捨てをおこなっているため、フィ
ルタ特性が劣化するという欠点がある。

【０００８】また、上記公報に記載のデジタルフィルタ
は、切捨てと丸めの切り換え操作によって特性の劣化が
ある程度良好にできるが、丸めや、切捨てをおこなって
いることに変わりがなく、やはり特性が劣化することを
完全に防止することができないという欠点があった。

【０００９】そこで、本発明の目的は、上記欠点を解消
し、簡単な構成で精度のよいデジタル信号処理装置を提
供することにある。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明に係るデジタル信号処理装置
は、入力データを取り込むとともに、処理精度を向上さ
せ得る補助データを取り込み、これらデータを基に所定
の処理をおこなって出力データを得る巡回型デジタルフ
ィルタと、巡回型デジタルフィルタ内で処理がおこなわ
れているデータを取り出し、データを基に補助データを
得る補助データ作成手段とを備え、巡回型デジタルフィ
ルタは、出力データを第１の遅延要素に入力し当該第１
の遅延要素から出力された第１のフィードバックデータ
と入力データとを減算する第１の加算器と、第１のフィ
ードバックデータを第２の遅延要素に入力し当該第２の
遅延要素から出力された第２のフィードバックデータと
第１のフィードバックデータとを減算する第２の加算器
と、第１の加算器からの出力データに所定の係数をかけ
て所定ビット長のデータにする整数型の第１の係数器
と、第２の加算器からの出力データに所定の係数をかけ
て所定のビット長のデータとする整数型の第２の係数器
と、各係数器からのデータ及び補助データとを加算する
第３の加算器と、第３の加算器からの所定ビット長の出
力データから所定の上位ビット分を取り出し下位ビット
を切り捨てて語長を揃える第１のシフタと、第１のシフ
タからの出力データと第１のフィードバックデータとを
加算して出力データを形成する第４の加算器とを備え、
切り捨てた下位ビットを各係数器の後で補助データとす
るようにしたことを特徴とするものである。

【００１１】

【００１２】請求項２記載の発明では、補助データ作成
手段は、巡回型デジタルフィルタ内で処理が行われてい
るデータのうち、演算処理誤差分となる誤差分データを
内部に蓄え、誤差分データを基に補助データを得る演算
手段を備えたことを特徴とするものである。

【００１３】請求項３記載の発明では、演算手段は、第
１のシフタから出力される所定ビット長のデータを取り
込み、所定の桁数分桁上げシフトする第２のシフタと、
第１のシフタに入力される所定ビット長のデータと第２
のシフタからの出力データとを減算する第５の加算器
と、第５の加算器の出力データを遅延させる第３の遅延
要素とを備えたことを特徴とするものである。

【００１４】上記目的を達成するために、請求項４記載
の発明では、入力データを取り込むとともに、処理精度
を向上させ得る補助データを取り込み、これらデータを
基に所定の処理をおこなって出力データを得る第１の処
理手段と、第１の処理手段内で処理がおこなわれている
データを取り出し、このデータを基に補助データを得る
第２の処理手段とで構成された巡回型デジタルフィルタ
からなるとともに、第１の処理手段は、出力データを第
１の遅延要素に入力し当該第１の遅延要素から出力され
た第１のフィードバックデータと入力データとを減算す
る第１の加算器と、第１のフィードバックデータを第２
の遅延要素に入力し当該第２の遅延要素から出力された
第２のフィードバックデータと第１のフィードバックデ
ータとを減算する第２の加算器と、第１の加算器からの
出力データに所定の係数をかけて所定ビット長のデータ
にする第１の係数器と、第２の加算器からの出力データ
に所定の係数をかけて所定のビット長のデータとする第
２の係数器と、各係数器からのデータを加算する第３の
加算器と、第３の加算器からの出力データと第２の処理
手段からの補助データとを加算する第６の加算器と、第
６の加算器からの所定ビット長の出力データから所定の
上位ビット分を取り出す第１のシフタとを備えたことを
特徴とするものである。

【００１５】

【００１６】請求項５記載の発明では、第２の処理手段
は、第６の加算器からの出力データを記憶して、この記
憶データを補助データとして出力できるようにしたメモ
リからなることを特徴とするものである。

【００１７】

【作用】請求項１記載の発明は、上述したように構成し
たので、係数をかけ算することにより入力データより大
きなビット長さにしてから演算して所定のデータを得て
おき、その所定の上位ビットを出力データとして取り出
すようにした巡回型デジタルフィルタにあって、本来切
り捨てられる下位ビットを補助データとして演算系にフ
ィードバックすることにより、丸めや切捨てによる影響
を極力おさえることができ、精度の劣化を極力防ぐ役割
を担っている。

【００１８】また、請求項１記載の発明では、かけ算及
び加減算の量が少ないのに精度がよく、さらに定常状態
での入出力比が１に保たれることになる。

【００１９】また、データ作成手段は、フィルタの精度
を向上させるための部分で、このような簡単な構成を追
加するだけでフィルタの精度は著しく向上する。このデ
ータ作成手段は、かけ算によってデータ長が倍増したも
のをスケーリングしてシフトダウンするときに発生する
切り捨て部分を保存し、次ステップでこの切り捨て部分
を巡回型デジタルフィルタの演算系に加えることによ
り、巡回型デジタルフィルタの精度の劣化を極力防ぐ役
割を担っている。

【００２０】また、請求項１記載の巡回型デジタルフィ
ルタは、補助データを所定の演算系にフィードバック
し、この補助データを演算内に反映させることにより、
精度の向上を図っている。

【００２１】請求項２記載のデータ作成手段は、演算手
段により、前記巡回型デジタルフィルタ内で処理がおこ
なわれているデータのうち、演算処理誤差分となる誤差
分データを内部に蓄え、誤差分データを基に補助データ
を得るようにしている。

【００２２】請求項３記載の演算手段は、所定のシフタ
の出力データを、他のシフタで上位ビット側に移動させ
て、かつ加算器で所定のシフタに入力されるデータと減
算することにより、下位ビット側のデータだけとして補
助データとし、これを出力できるようにしている。

【００２３】請求項４記載の発明では、シフタによって
切り捨てられて出力される出力データを、シフタの入力
段階の切り捨てられる前のデータを長い語長のまま、補
助データとして第２の処理手段内に保存し、この補助デ
ータを第１の処理手段の演算系にフィードバックし、こ
の補助データの切り捨てられなかった部分も演算内に反
映させることにより、精度の向上を図っている。

【００２４】請求項４記載の第１の処理手段は、入力デ
ータの語長を拡張して演算を行い、かつ拡張された語長
の補助データを演算系にフィードバックし、かつその演
算結果をシフタでシフトして所定の上位ビットを演算結
果として出力できる。

【００２５】請求項５記載の第２の処理手段は、所定の
演算系における演算途中のデータを丸めや切捨てをおこ
なわずにそのまま記憶し、これを補助データとして演算
内に供給できるようにしている。

【００２６】

【実施例】以下、本発明について図示の実施例を参照し
て説明する。

【００２７】図１に、本発明に係るデジタル信号処理装
置の第１の実施例を示す。同図に示すデジタル信号処理
装置１は、大別すると、入力データＤｉを取り込むとと
もに、処理精度を向上させ得る補助データＤｈを取り込
み、これらデータＤｉ、Ｄｈを基に所定の処理をおこな
って出力データＤｏを得る巡回型デジタルフィルタ３
と、前記巡回型デジタルフィルタ３内で処理がおこなわ
れているデータＤｊ、Ｄｋを取り出し、これらデータＤ
ｊ、Ｄｋを基に補助信号Ｄｈを得るデータ作成手段５と
からなる。このデジタル信号処理装置１は、巡回型デジ
タルフィルタ３の中で、主に信号の平滑化、ノイズ除去
等を目的に、２個の根を持つ２次の巡回型整数演算フィ
ルタとして構成したものである。更に、データ作成手段
５から補助データＤｈを当該巡回型デジタルフィルタ３
に印加することにより、定常応答特性（ゲイン）が１で
あることを保証し、丸めや切り捨てによる過渡特性の劣
化も改善して安定した精度の良い出力を得るようにした
ものである。なお、図１において、細い線はビット長が
ｎビットのデータ部分を表し、太い線はビット長が（ｎ
＋ｍ）ビットのデータ部分を表している。

【００２８】ここで、巡回型デジタルフィルタ３は、加
算器３１、３２、３３、３４と、ｍビットの係数器３
５、３６と、遅延要素３７、３８と、Ｒシフタ（右シフ
タ）３９とを備え、次のように構成されている。

【００２９】まず、巡回型デジタルフィルタ３は、フィ
ルタの主要部分でありこれだけで２個の根を持つ、２次
巡回型フィルタとして機能している。

【００３０】前記加算器３１は、入力データＤｉと出力
データＤｏに第１の遅延要素３７を通して形成した第１
のフィードバックデータＤf1とを減算し、その減算結果
を第１の係数器３５に供給できるようにしてある。第２
の加算器３２は、前記第１のフィードバックデータＤf1
と当該第１のフィードバックデータＤf1に第２の遅延要
素３８を通して形成した第２のフィードバックデータＤ
f2とを減算して、第２の係数器３６に供給できるように
してある。第１の係数器３５は、第１の加算器３１から
の出力データに所定の係数をかけて所定ビット長（ｎビ
ットの入力データＤｉにおいて、例えばｎ＝８ビット、
係数器３５の語長ｍも８ビットであるならば、８＋８＝
１６ビットとなる）のデータにできるようにしてある。
第２の係数器３６は、第２の加算器３２からの出力デー
タに所定の係数をかけて所定のビット長（係数器への入
力データがｎ＝８ビット、係数語長がｍ＝８ビットな
ら、８＋８＝１６ビット）のデータにすることができる
ようにしてある。第３の加算器３３は、前記各係数器３
５、３６からのデータ及び補助データＤｈとを加算し、
その加算結果をＲシフタ３９に供給できるようにしてあ
る。Ｒシフタ３９は、第３の加算器３３からの所定ビッ
ト長（例えばｎ＋ｍ＝１６ビット）の出力データから所
定の上位ビット（例えばｎ＝８ビット）分を取り出すた
めにデータの桁を右シフトできるようになっており、そ
の結果を第４の加算器３４に供給できるようにしてあ
る。第４の加算器３４は、Ｒシフタ３９からの出力デー
タと第１のフィードバックデータＤf1とを加算して出力
データＤｏを形成できるようにしてある。

【００３１】次に、データ作成手段５は、大別して、加
算器５１と、Ｌシフタ（左シフタ）５２と、遅延要素５
３とからなる。加算器５１は、Ｒシフタ３９に入力され
る所定ビット長のデータＤｊを取り込み、Ｌシフタ５２
からのデータとを減算し、所定の下位ビット分を取り出
すことができる。また、Ｌシフタ５２は、Ｒシフタ３９
から出力されるデータＤｋを取り込み、所定ビット数左
シフトさせるようになっている。加算器５１の出力は、
遅延要素５３に与えられるようにしてある。遅延要素５
３は、当該データを遅延させて補助データＤｈを形成で
きるようにしてある。

【００３２】このように構成された第１の実施例の動作
を図１及び図２を参照して説明すると、入力データＤｉ
は、第１の加算器３１に与えられる。この入力データＤ
ｉは、当該第１の加算器３１において、第１のフィード
バックデータＤf1を減算される。この減算結果は、第１
の係数器３５に入力される。第１の係数器３５では、係
数ｑ2 をかけることで図２（ａ）に示すように所定のビ
ット長のデータになる。この実施例では、入力データＤ
ｉ及び第１のフィードバックデータＤf1が８ビット、係
数ｑ2 が８ビットであったので、１６ビットのデータに
なる。この１６ビットのデータは、第３の加算器３３に
供給される。

【００３３】また、第１のフィードバックデータＤf1
は、出力データＤｏを第１の遅延要素３７で１ステップ
分遅延させることにより形成される。この第１のフィー
ドバックデータＤf1は、第１の加算器３１、第２の加算
器３２、第４の加算器３４及び第２の遅延要素３８に供
給される。

【００３４】第２の遅延要素３８では、第１のフィード
バックデータＤf1をさらに１ステップ分遅延させること
により第２のフィードバックデータＤf2を形成してい
る。この第２のフィードバックデータＤf2は、第２の加
算器３２において、第１のフィードバックデータＤf1か
ら減算される。第２の加算器３２の減算結果は、第２の
係数器３６で所定の係数ｑ1 をかけることで図２（ｂ）
に示すような所定のビット長（ｎ＋ｍ＝１６ビット）の
データになる。このデータは、第３の加算器３３に供給
される。

【００３５】第３の加算器３３では、第１の係数器３５
からのデータと、第２の係数器３６からのデータと、デ
ータ作成手段５からの補助データＤｈとを加算して、そ
の加算結果（図２（ｄ）参照）をＲシフタ３９に入力す
る。

【００３６】前記Ｒシフタ３９では、所定のビット長
（１６ビット）のデータを右側に８（ｍ）ビット分だけ
シフトし、その上位８（ｎ）ビット分のデータ（図２
（ｅ）参照）を第４の加算器３４に与える。

【００３７】第４の加算器３４では、Ｒシフタ３９から
のデータと第１のフィードバックデータＤf1とを加算し
て、出力データＤｏを形成する。この出力データＤｏ
は、巡回型デジタルフィルタ３の出力として出力される
とともに、第１の遅延要素３７にも供給される。

【００３８】次に、データ作成手段５では、Ｒシフタ３
９に入力される図２（ｄ）に示すような所定ビット長
（１６ビット）のデータＤｊと、Ｒシフタ３９から出力
される図２（ｅ）に示す８ビットのデータＤｋを取り込
む。このＲシフタ３９からの８ビットのデータＤｋは、
Ｌシフタ５２により左側に８ビット分シフトさせること
により、図２（ｆ）に示すようになデータ（上記８ビッ
トにデータＤＨと、下位８ビット分に“０”とからなる
データ）とする。

【００３９】このＬシフタ５２からの出力データは、加
算器５１において、第３の加算器３３からのデータＤｊ
と、図２（ｇ）に示すように減算される。これにより、
加算器５１から出力されるデータは、図２（ｈ）に示す
ように上位８ビットが“０”となり、下位８ビットがデ
ータＤＬとなる。このデータ（図２（ｈ））が補助デー
タＤｈとなる。

【００４０】このようなデータは、遅延要素５３で１ス
テップだけ遅延されて補助データＤｈとされる。この補
助データＤｈは、巡回型デジタルフィルタ３の第３の加
算器３３に供給される。

【００４１】このような第１の実施例によれば、本来無
視される下位８ビット分をフィードバックして１ステッ
プ後の演算に用いているので、通常、丸めや切り捨てに
より定常応答ゲイン１が保てないところを、ゲイン１を
保証することができ、かつ簡易な構成で、丸め切捨てに
よる精度劣化の防止効果が非常に大きくなる。したがっ
て、この実施例を組み込んだフィードバック制御装置で
は、このフィルタの精度の悪さによる内部発振等の問題
が起きにくく、結果としてフィードバック制御装置の性
能向上に役立っている。

【００４２】図３に、本発明に係るデジタル信号処理装
置の第２の実施例を示す。この第２の実施例のデジタル
信号処理装置１ａは、入力データＤｉに所定の演算を施
して出力データＤｏを得る第１の処理手段３Ａと、前記
第１の処理手段３Ａ内の所定のデータＤｍを用いて補助
データＤｈ′を形成する第２の処理手段５Ａとからなる
巡回型デジタルフィルタ３’で構成されている。

【００４３】この第１の処理手段３Ａでは、その構成要
素の配置が、第１の実施例を構成する巡回型デジタルフ
ィルタ３の構成要素の配置と基本的にほぼ同じである
が、第１の実施例の巡回型デジタルフィルタ３における
第４の加算器３４のかわりに第６の加算器４０を新たに
設けている点が異なる。また、この第６の加算器４０
は、第３の加算器３３からのデータと、補助データＤｈ
とを加算し、その加算結果をＲシフタ３９に与えるよう
になっている。

【００４４】また、第２の処理手段５Ａは、第１の処理
手段３Ａ内の第６の加算器４０の出力データＤｍを取り
込み、所定タイミングで当該データＤｍを記憶して、前
回のタイミングで記憶したデータを補助データＤｈ’と
して第１の処理手段３Ａの第６の加算器４０に与えられ
るようになっている。具体的には、第２の処理手段５Ａ
は、第３の加算器３３の加算器の出力データが例えば１
６ビットである場合、この１６ビットのデータを記憶で
きるようにしたメモリ５５からなる。

【００４５】これら以外には変更がないので、第１の実
施例の構成要素等の符号と同一の符号を付して構成の説
明を省略する。

【００４６】このように構成された第２の実施例の動作
も、第１の実施例とほぼ同様であるので、異なる点のみ
説明することにする。

【００４７】この第２の実施例では、第３の加算器３３
では第１の係数器３５からの１６ビットデータと、第２
の係数器３６からの１６ビットデータとを加算し、その
加算結果を第６の加算器４０に与えている。

【００４８】第６の加算器４０では、第２の処理手段５
Ａからの補助データＤｈ’と、第３の加算器３３からの
加算結果データとを加算する。この第６の加算器４０か
らの加算結果（データＤｍ）は、Ｒシフタ３９と、第２
の処理手段５Ａとに供給される。

【００４９】前記第２の処理手段５Ａでは、このデータ
をメモリ５５に記憶し、次のタイミングで、この記憶デ
ータを前記第１の処理手段３Ａの第６の加算器４０に与
える。すなわち、この第２の処理手段５Ａにおけるメモ
リ５５は、第１の実施例の遅延要素３７と、同第１の実
施例の遅延要素５３とを合わせた機能を果たすものであ
る。したがって、第１の実施例のシフタ５２、加算器５
１等の処理によって遅延要素３７と同５３に分散して保
存する代わりに、拡大されたデータ（１６ビット）をそ
のまま保存し、第６の加算器４０で加算することによ
り、補助データの切り捨てられなかった部分も演算内に
反映させ、第１の実施例における加算器３３でのデータ
Ｄｈの加算と加算器３４でのデータＤf1の加算を同時に
おこなっているのと等価の働きをさせているものであ
る。

【００５０】この第２の実施例は、第１の処理手段３Ａ
と第２の処理手段５Ａとで巡回型デジタルフィルタ３を
構成しており、かつ演算誤差をフィードバックデータと
ともに第２の処理手段５Ａに蓄え、この蓄えた誤差を次
のステップの演算時に利用（加算）しているので、第１
の実施例と全く同様の作用効果を奏する。また、この第
２の実施例では、第２の処理手段５Ａ内にシフタがな
く、しかも第２の処理手段５Ａ内のメモリ５５からデー
タを取り出すだけなので、補助データＤｈ’の作成時間
を短くできる。

【００５１】なお、上記各実施例は、２次巡回型デジタ
ルフィルタとして説明したが、これ以外の次数にも適用
できる。また、上記各実施例では、ロボットのサーボ系
の内部で使用するフィルタに好適であるが、これ以外の
技術分野、例えば音響機器や、通信機器や、制御機器
や、その他の分野にも応用することができる。

【００５２】

【発明の効果】以上の説明から明らかなように、請求項
１記載の発明によれば、データや演算処理が整数型であ
っても構成が簡単で精度が良いデジタル信号処理装置を
得ることができる。

【００５３】また、請求項１記載の発明によれば、定常
特性（入出力比が１）が正確に守られるという効果があ
る。

【００５４】また、請求項１記載の発明によれば、この
発明装置を組み込んだフィードバック制御装置におい
て、この発明装置の精度の悪さによる内部発振等の問題
が起き難く、結果としてフィードバック制御装置の性能
を向上させることができる。

【００５５】また、請求項１記載のものにおいては、精
度を向上させる補助データを使用しているので、精度が
良いデジタルフィルタを得ることができる。

【００５６】請求項２または３記載のものにおいては、
巡回型デジタルフィルタ内のデータをシフトおよび加算
することにより所定の補助データを得るので、正確な補
助データを得ることができる。

【００５７】請求項４記載の発明によれば、データが整
数型であっても構成が簡単で精度が良いデジタル信号処
理装置を得ることができ、しかも、定常特性（入出力比
が１）が正確に守られ、かつ、この発明装置を組み込ん
だフィードバック制御装置では、この発明装置の精度の
悪さによる内部発振等の問題が起き難く、結果としてフ
ィードバック制御装置の性能を向上させることができ
る。

【００５８】また、請求項４記載のものでは、演算誤差
を含んだ補助データを使用することにより演算を行う上
で誤差がるい積することがない。

【００５９】請求項５記載のものでは、所定のデータを
単に記憶し、これを補助データとして取り出せるように
しているだけなので、構成が簡単で、処理速度が早くな
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すブロック図であ
る。

【図２】同第１の実施例を説明するための説明図であ
る。

【図３】同第２の実施例を示すブロック図である。

【符号の説明】

１，１ａ デジタル信号処理装置 ３，３ａ 巡回型デジタルフィルタ ５，５ａ データ作成手段 ３１ 第１の加算器 ３２ 第２の加算器 ３３ 第３の加算器 ３４ 第４の加算器 ３５ 第１の係数器 ３６ 第２の係数器 ３７ 第１の遅延要素 ３８ 第２の遅延要素 ３９ Ｒシフタ ４０ 第６の加算器 Ｄｉ 入力データ Ｄｏ 出力データ Ｄｈ 補助データ

フロントページの続き (56)参考文献 特開 平２−166821（ＪＰ，Ａ) 特開 昭63−164606（ＪＰ，Ａ) 特開 昭59−70015（ＪＰ，Ａ) 特開 平５−122562（ＪＰ，Ａ) 特開 昭62−216072（ＪＰ，Ａ) 特開 昭54−104248（ＪＰ，Ａ) 実開 平３−69926（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03H 17/04 641 H03H 17/04 655

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 入力データを取り込むとともに、処理精
   度を向上させ得る補助データを取り込み、これらデータ
   を基に所定の処理をおこなって出力データを得る巡回型
   デジタルフィルタと、前記巡回型デジタルフィルタ内で
   処理がおこなわれているデータを取り出し、前記データ
   を基に補助データを得る補助データ作成手段とを備え、
   前記巡回型デジタルフィルタは、前記出力データを第１
   の遅延要素に入力し当該第１の遅延要素から出力された
   第１のフィードバックデータと前記入力データとを減算
   する第１の加算器と、前記第１のフィードバックデータ
   を第２の遅延要素に入力し当該第２の遅延要素から出力
   された第２のフィードバックデータと前記第１のフィー
   ドバックデータとを減算する第２の加算器と、前記第１
   の加算器からの出力データに所定の係数をかけて所定ビ
   ット長のデータにする整数型の第１の係数器と、前記第
   ２の加算器からの出力データに所定の係数をかけて所定
   のビット長のデータとする整数型の第２の係数器と、前
   記各係数器からのデータ及び前記補助データとを加算す
   る第３の加算器と、前記第３の加算器からの所定ビット
   長の出力データから所定の上位ビット分を取り出し下位
   ビットを切り捨てて語長を揃える第１のシフタと、前記
   第１のシフタからの出力データと前記第１のフィードバ
   ックデータとを加算して出力データを形成する第４の加
   算器とを備え、前記切り捨てた下位ビットを前記各係数
   器の後で補助データとするようにしたことを特徴とする
   デジタル信号処理装置。
2. 【請求項２】 前記補助データ作成手段は、前記巡回型
   デジタルフィルタ内で処理がおこなわれているデータの
   うち、演算処理誤差分となる誤差分データを内部に蓄
   え、誤差分データを基に補助データを得る演算手段を備
   えたことを特徴とする請求項１記載のデジタル信号処理
   装置。
3. 【請求項３】 前記演算手段は、前記第１のシフタから
   出力される所定ビット長のデータを取り込み、所定の桁
   数分桁上げシフトする第２のシフタと、前記第１のシフ
   タに入力される所定ビット長のデータと前記第２のシフ
   タからの出力データとを減算する第５の加算器と、前記
   第５の加算器の出力データを遅延させる第３の遅延要素
   とを備えたことを特徴とする請求項１または２記載のデ
   ジタル信号処理装置。
4. 【請求項４】 入力データを取り込むとともに、処理精
   度を向上させ得る補助データを取り込み、これらデータ
   を基に所定の処理をおこなって出力データを得る第１の
   処理手段と、前記処理手段内で処理がおこなわれている
   データを取り出し、このデータを基に補助データを得る
   第２の処理手段とで構成された巡回型デジタルフィルタ
   からなるとともに、前記第１の処理手段は、前記出力デ
   ータを第１の遅延要素に入力し当該第１の遅延要素から
   出力された第１のフィードバックデータと前記入力デー
   タとを減算する第１の加算器と、前記第１のフィードバ
   ックデータを第２の遅延要素に入力し当該第２の遅延要
   素から出力された第２のフィードバックデータと前記第
   １のフィードバックデータとを減算する第２の加算器
   と、前記第１の加算器からの出力データに所定の係数を
   かけて所定ビット長のデータにする第１の係数器と、前
   記第２の加算器からの出力データに所定の係数をかけて
   所定のビット長のデータとする第２の係数器と、前記各
   係数器からのデータを加算する第３の加算器と、前記第
   ３の加算器からの出力データと前記第２の処理手段から
   の補助データとを加算する第６の加算器と、前記第６の
   加算器からの所定ビット長の出力データから所定の上位
   ビット分を取り出す第１のシフタと、を備えたことを特
   徴とするデジタル信号処理装置。
5. 【請求項５】 前記第２の処理手段は、前記第６の加算
   器からの出力データを記憶して、この記憶データを補助
   データとして出力できるようにしたメモリからなること
   を特徴とする請求項４記載のデジタル信号処理装置。