JPS63195771A - 積和演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は積和演算回路に関し、特にディジタル信号処理
プロセッサの積和演算回路に関する。

〔従来の技術〕

ディジタル信号処理で最も多く用いられる演算は２つの
入力を乗算し、その結果を累算していく、いわゆる積和
演算である。この積和演算を高速に行なう信号処理プロ
セッサの一例として、１６ビット×１６ビットの入力に
対し３１ビットの積を１インストラクシヨンサイクルで
計算する並列乗算器と、１６ビットの算術論理演算回路
が並列動作でき、１演算サイクルで積和演算を行なうも
のがある。

〔発明が解決しようとする問題点〕

上述した従来の積和演算回路は、並列乗算器出力の上位
１６ビットを累算するために、１２８点の直交変換を計
算する場合式（１）の計算式にしたがった演算を行う。

Ｆ（ｋ）−１／１２８Ｉ：Ａ（ｉ、ｊ）ｆ　（ｉ）式（
１）で入力サンプルｆ　（ｉ）を−１交ｆ（ｉ）〈１、
係数Ａ（ｉ、ｊ）を−１ΩＡ（ｉ、ｊ）〈１とすると、
積和後のダイナミックレンジは、なる、そこで、オーバ
フローを防ぐには係数にスケーリングを施す必要がある
。このスケーリングをより詳細に説明すると、先に示し
た式（１）を式（２）に書き換えることである。

式（２）で入力サンプルｆ（１）を−１＜ｆ　（ｉ）〈
１、係数Ａ（ｉ、ｊ＞を−１／１２８交Ａ（ｉ。

ｊ）／１２８＜１／１２８とすることによって、積和後
のダイナミックレンジを−１＜Ｆ（ｋ）＜１にすること
である。しかし、このスケーリングのために、係数は１
６ビットの精度を保てなくなるという欠点がある。

本発明の目的は、係数のスケーリングによる精度劣化が
なく、式（１）を直接計算することができる積和演算回
路を提供することにある。

〔問題点を解決するための手段〕

本発明の積和演算回路は、２つの入力に対して乗算を行
なう乗算器と、該乗算器の出力を入力とし前記乗算器の
出力ビット数より上位側に演算ビット数を有する累算器
と、該累算器の出力を入力とし任意のビット数分だけ右
シフトするバレルシフタと、該バレルシフタにシフトす
るビット数のクロックを供給するレジスタとを含んで構
成される。

〔作用〕 本発明は入力サンプルと、係数がそれぞれ−１から１の
間の値を取るものと仮定している。この場合、−１８−
１以外の係数の乗算においてオーバーフローが生じるこ
とはあり得ない。すなわち、乗算器出力も−１から１の
間になる。この乗算、弱出力をＮ個累算することから、
累算では−ＮからＮまでダイナミックレンジが拡大する
。そこで、本発明の累算器には、乗算器出力のＭＳＢよ
りも上位側にオーバーフローを防ぐための複数個のビッ
トが存在する。

このことによって、係数のスケーリングを行なう必要が
なく、精度よい積和演算が実現される。

この時積和演算出力は、やはり、−１から１までの値に
なるように、先に述べた累算個数Ｎで除算する必要があ
る。しかし、一般の信号処理において、累算個性Ｎは２
のべきであることが多く、除算を行なわずに右シフト演
算によって除算の代わりを行なうことができる。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図である。

第１図において、１は乗算器の一方の入端子、２は乗算
器の他方の入力端子、３は並列形の乗算器、４は累算器
、５はバレルシフタ、６は５のバレルシフタへシフト量
を供給するレジスタである。

乗算器３は１６ビット精度であり、入力はそれぞれ１６
ビットの２の補数表現であり、出力は３１ビットの２の
補数表現となる。

乗算器３の出力が３１ビットなのに対して、累算器４は
３８ヒツトの精度があり、並列乗算器３の出力のＭＳＢ
が乗算器４の入力の上位８ビットに符号拡張が行なわれ
ている。この符号拡張によって、累算器４では乗算器３
の１２８倍までの数値を扱うことができる０、累算器４
の詳細な回路については後述する。

又、バレルシフタ５は２２ビット入力の内、３ビットの
レジスタ６によって指定される任意の位置から連続する
１５ビットを出力するものであり、累算器４の出力のＭ
ＳＢを除く上位２２ビットに接続されている。また、バ
レルシフタ５の出力のＭＳＢは、累算器４の出力のＭＳ
Ｂに接続されている。

第１図に示した積和演算回路を用いて式（１）の計算を
する場合、初期状態として累算器４の保持している値は
“０°”で、レジスタ６には１／１２８をシフトで行な
うためのシフト量“７′″が設定されているものとする
。入力端子１がら入力サンプルｆ　（０）　、　ｆ　（
１）・・・ｆ　（１２７）を、入時のそれぞれの値は１
６ビットの２の補数表現で−１から１までの値をとる。

これらの入力から乗算時間分の遅れの後に、乗算器３か
らはＡ（０，０）ｆ　（０）、Ａ　（１，Ｏ）ｆ　（１
）・・・Ａ（１２７，０）ｆ　（１２７）の出力が順次
得られる。

これらの積もすべて−１から１の間の値となり累算器４
に入力される。累算器４では乗算器３からの１２８個の
積を累算する。この時、先に述べたように累算器４は、
乗算器３の出力よりも１２８倍大きい値が保持できるよ
うにビット数があり、しかも符号拡張がされているため
、−１２８から１２８までの数値を扱うことができる。

このことから、累算器４ではオーバーフローすることな
しに、累算が行なえる。

１２８個の累算後、バレルシフタ５で１／１２８を実行
するバレルシフタ５には、レジスタ６から１／１２８で
あることを示すクロックが入力されており、バレルシフ
タ５の出力の１６ビットは累算器４の出力の上位１６ビ
ットを選択することにより、１／１２８が実現できる。

第２図は第１図の累算器４の詳細ブロック図である。

第２図に示すように、累算器４は３８ビットの加算器１
０と３８ビットのレジスタ１１で構成される。

加算器１０は第１図の乗算器３の出力３１ビットを３８
ビットに符号拡張を行なったものと、レジスタ１１に保
持されている値とを加算する。そして、加算結果が加算
器１０の出力として得られ、レジスタ１１に保持される
。

〔発明の効果〕

以上説明したように本発明の積和演算回路は、固定小数
点演算方式の積和演算回路によって式（１）で示される
ような積和演算をオーバーフローすることなく、実行で
きるという効果がある。

又、係数のスケーリングが不用なので、スケーリングに
よる演算精度の劣化が生じないという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は第１
図の累算器の詳細ブロック図である。 １．２・・・入力端子、３・・・乗算器、４・・・累算
器、５・・・バレルシフタ、６・・・レジスタ、１０・
・・加算器、１１・・・レジスタ。 第１図 第２ｒＩＡ

Claims (1)

【特許請求の範囲】
1. ２つの入力に対して乗算を行なう乗算器と、該乗算器の
   出力を入力とし前記乗算器の出力ビット数より上位側に
   演算ビット数を有する累算器と、該累算器の出力を入力
   とし任意のビット数分だけ右シフトするバレルシフタと
   、該バレルシフタにシフトするビット数のクロックを供
   給するレジスタとを含むことを特徴とする積和演算回路
   。