JPH0628503A - 加算器 - Google Patents
加算器Info
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- JPH0628503A JPH0628503A JP4148468A JP14846892A JPH0628503A JP H0628503 A JPH0628503 A JP H0628503A JP 4148468 A JP4148468 A JP 4148468A JP 14846892 A JP14846892 A JP 14846892A JP H0628503 A JPH0628503 A JP H0628503A
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- Japan
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- carry
- adder
- basic element
- int
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- 238000010586 diagram Methods 0.000 description 5
- 238000004364 calculation method Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/14—Arrangements for performing computing operations, e.g. operational amplifiers for addition or subtraction
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/49—Computations with a radix, other than binary, 8, 16 or decimal, e.g. ternary, negative or imaginary radices, mixed radix non-linear PCM
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/48—Indexing scheme relating to groups G06F7/48 - G06F7/575
- G06F2207/4802—Special implementations
- G06F2207/4814—Non-logic devices, e.g. operational amplifiers
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- Nonlinear Science (AREA)
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Abstract
(57)【要約】
【目的】 アナログ値の加算が可能なデバイスを提供す
ることを目的とする。 【構成】 １個の演算増幅器の出力を他の演算増幅器の
出力側基準電圧端子に入力し、アナログ値での加算を実
行し、またキャリーインを含む加算結果に対して桁上げ
の処理を行うか否かの判断をデジタル的に行い、この判
断に基づいて加算結果を加減する。
ることを目的とする。 【構成】 １個の演算増幅器の出力を他の演算増幅器の
出力側基準電圧端子に入力し、アナログ値での加算を実
行し、またキャリーインを含む加算結果に対して桁上げ
の処理を行うか否かの判断をデジタル的に行い、この判
断に基づいて加算結果を加減する。
Description
【０００１】
【産業上の利用分野】この発明は加算器に係り、特にア
ナログ値の加算に有効な加算器に関する。
ナログ値の加算に有効な加算器に関する。
【０００２】
【従来技術】現在、プログラマブルコンピュータはデジ
タルコンピュータが隆盛であり、ＬＳＩの微細加工技術
の進歩に依存した急激な性能向上が行われている。しか
し近年微細加工の限界が見え初めており、現状のＬＳＩ
製造プロセスで実現し得るデバイスにおいて新たなブレ
ークスルーが望まれている。
タルコンピュータが隆盛であり、ＬＳＩの微細加工技術
の進歩に依存した急激な性能向上が行われている。しか
し近年微細加工の限界が見え初めており、現状のＬＳＩ
製造プロセスで実現し得るデバイスにおいて新たなブレ
ークスルーが望まれている。
【０００３】
【発明が解決しようとする課題】この発明はこのような
状況に鑑みて創案されたもので、アナログ値の加算が可
能なデバイスを提供することを目的とする。
状況に鑑みて創案されたもので、アナログ値の加算が可
能なデバイスを提供することを目的とする。
【０００４】
【課題を解決する手段】この発明に係る加算器は、１個
の演算増幅器の出力を他の演算増幅器の出力側基準電圧
端子に入力し、アナログ値での加算を実行し、またキャ
リーインを含む加算結果に対して桁上げの処理を行うか
否かの判断をデジタル的に行い、この判断に基づいて加
算結果を加減するものである。
の演算増幅器の出力を他の演算増幅器の出力側基準電圧
端子に入力し、アナログ値での加算を実行し、またキャ
リーインを含む加算結果に対して桁上げの処理を行うか
否かの判断をデジタル的に行い、この判断に基づいて加
算結果を加減するものである。
【０００５】
【実施例】次にこの発明に係る加算器に１実施例を図面
に基づいて説明する。図１は加算器を構成するための基
本素子ＢＤを示すものであり、この基本素子は入力電圧
Ｖinに対してゲイン「１」で出力電圧Ｖoutを与える演
算増幅器によって構成される。入力電圧Ｖinは入力側の
非反転入力端子Ｉ1に印加され、反転入力端子Ｉ0は接地
される。一方出力側は、基準電圧端子Ｏ0に対する出力
端子Ｏ1の電位差の形で出力が生じる。
に基づいて説明する。図１は加算器を構成するための基
本素子ＢＤを示すものであり、この基本素子は入力電圧
Ｖinに対してゲイン「１」で出力電圧Ｖoutを与える演
算増幅器によって構成される。入力電圧Ｖinは入力側の
非反転入力端子Ｉ1に印加され、反転入力端子Ｉ0は接地
される。一方出力側は、基準電圧端子Ｏ0に対する出力
端子Ｏ1の電位差の形で出力が生じる。
【０００６】図２において、前記基本素子による１桁の
加算器は、第１入力Ａのための第１基本素子ＢＤ１、第
２入力Ｂのための第２基本素子ＢＤ２およびキャリーイ
ンＣのための第３基本素子ＢＤ３により構成されてお
り、第１入力Ａは基本素子ＢＤ１の非反転入力ＩA1に、
第２入力Ｂは基本素子ＢＤ２の非反転入力ＩB1に、キャ
リーインＣは基本素子ＢＤ３の非反転入力ＩC1に入力さ
れている。基本素子ＢＤ１の出力側基準電圧端子ＯA0に
は基本素子ＢＤ２の出力端子ＯB1が接続され、基本素子
ＢＤ２の出力側基準電圧端子ＯB0には基本素子ＢＤ３の
出力端子ＯC1が接続されている。そして、各基本素子Ｂ
Ｄ１、ＢＤ２、ＢＤ３の入力側の反転入力端子ＩA0、Ｉ
B0、ＩC0は接地され、基本素子ＢＤ３の基準電圧端子Ｏ
C0も接地されている。以上の接続により、基本素子ＢＤ
１の出力端子ＯA1に生ずる出力電圧Ｓは、グランドに対
して（Ａ＋Ｂ＋Ｃ）だけ高くなる。すなわち図２の構成
により Ｓ＝Ａ＋Ｂ＋Ｃ の演算が実行されることになる。ここに、Ａ、Ｂはアナ
ログ値であり、キャリーインは「０」または「１」の値
をとる。
加算器は、第１入力Ａのための第１基本素子ＢＤ１、第
２入力Ｂのための第２基本素子ＢＤ２およびキャリーイ
ンＣのための第３基本素子ＢＤ３により構成されてお
り、第１入力Ａは基本素子ＢＤ１の非反転入力ＩA1に、
第２入力Ｂは基本素子ＢＤ２の非反転入力ＩB1に、キャ
リーインＣは基本素子ＢＤ３の非反転入力ＩC1に入力さ
れている。基本素子ＢＤ１の出力側基準電圧端子ＯA0に
は基本素子ＢＤ２の出力端子ＯB1が接続され、基本素子
ＢＤ２の出力側基準電圧端子ＯB0には基本素子ＢＤ３の
出力端子ＯC1が接続されている。そして、各基本素子Ｂ
Ｄ１、ＢＤ２、ＢＤ３の入力側の反転入力端子ＩA0、Ｉ
B0、ＩC0は接地され、基本素子ＢＤ３の基準電圧端子Ｏ
C0も接地されている。以上の接続により、基本素子ＢＤ
１の出力端子ＯA1に生ずる出力電圧Ｓは、グランドに対
して（Ａ＋Ｂ＋Ｃ）だけ高くなる。すなわち図２の構成
により Ｓ＝Ａ＋Ｂ＋Ｃ の演算が実行されることになる。ここに、Ａ、Ｂはアナ
ログ値であり、キャリーインは「０」または「１」の値
をとる。
【０００７】以上のように、演算増幅器を用いた単純な
構成により、キャリーインを含む１桁のためのアナログ
加算器を実現し得る。しかし、演算桁数が増加した場
合、キャリーインを順次次桁に送る構成では充分な演算
速度を得ることができないので、キャリールックアヘッ
ドの構成が必要になる。図３は前記基本素子を用いたキ
ャリールックアヘッドタイプの加算器である。図３にお
いて、加算器は、第１入力Ａのための第１基本素子ＢＤ
１、第２入力Ｂのための第２基本素子ＢＤ２を有し、第
１入力Ａは基本素子ＢＤ１の非反転入力ＩA1に、 第２
入力Ｂは基本素子ＢＤ２の非反転入力ＩB1に入力されて
いる。
構成により、キャリーインを含む１桁のためのアナログ
加算器を実現し得る。しかし、演算桁数が増加した場
合、キャリーインを順次次桁に送る構成では充分な演算
速度を得ることができないので、キャリールックアヘッ
ドの構成が必要になる。図３は前記基本素子を用いたキ
ャリールックアヘッドタイプの加算器である。図３にお
いて、加算器は、第１入力Ａのための第１基本素子ＢＤ
１、第２入力Ｂのための第２基本素子ＢＤ２を有し、第
１入力Ａは基本素子ＢＤ１の非反転入力ＩA1に、 第２
入力Ｂは基本素子ＢＤ２の非反転入力ＩB1に入力されて
いる。
【０００８】基本素子ＢＤ１の出力側基準電圧端子ＯA0
には基本素子ＢＤ２の出力端子ＯB1が接続されている。
そして基本素子ＢＤ２の反転入力端子ＩB0および基準電
圧端子ＯB0は接地され、基本素子ＢＤ１の出力端子ＯA1
には（Ａ＋Ｂ）の演算結果が生じるようになっている。
この演算結果はコンパレータＣ１、Ｃ２に入力され、加
算の基数Ｎおよび（Ｎ−１）とそれぞれ比較される。
（Ａ＋Ｂ）≧Ｎのときには、コンパレータＣ１およびＣ
２は「１」を出力し、 Ｎ＞（Ａ＋Ｂ）≧（Ｎ−１）の
ときコンパレータＣ２のみが「１」を出力し、コンパレ
ータＣ１は「０」を出力する。すなわちコンパレータＣ
１の出力はいわゆるＧフラグ（キャリーアウトの生成）
であり、コンパレータＣ２の出力はいわゆるＰフラグ
（キャリーインの伝播）である。
には基本素子ＢＤ２の出力端子ＯB1が接続されている。
そして基本素子ＢＤ２の反転入力端子ＩB0および基準電
圧端子ＯB0は接地され、基本素子ＢＤ１の出力端子ＯA1
には（Ａ＋Ｂ）の演算結果が生じるようになっている。
この演算結果はコンパレータＣ１、Ｃ２に入力され、加
算の基数Ｎおよび（Ｎ−１）とそれぞれ比較される。
（Ａ＋Ｂ）≧Ｎのときには、コンパレータＣ１およびＣ
２は「１」を出力し、 Ｎ＞（Ａ＋Ｂ）≧（Ｎ−１）の
ときコンパレータＣ２のみが「１」を出力し、コンパレ
ータＣ１は「０」を出力する。すなわちコンパレータＣ
１の出力はいわゆるＧフラグ（キャリーアウトの生成）
であり、コンパレータＣ２の出力はいわゆるＰフラグ
（キャリーインの伝播）である。
【０００９】加算器に対するキャリーインＣは、Ｇフラ
グおよびＰフラグとともに演算機ＣＡＬに入力され、以
下の演算が行われ、出力ＳＵＢが決定される。
グおよびＰフラグとともに演算機ＣＡＬに入力され、以
下の演算が行われ、出力ＳＵＢが決定される。
【００１０】出力ＳＵＢは、基本素子ＢＤ３、ＢＤ４よ
りなる減算回路に入力され、（Ａ＋Ｂ）からＳＵＢを減
ずる演算が実行され、加算器の最終的出力Ｓが以下のよ
うに算出される。 Ｓ＝（Ａ＋Ｂ）−ＳＵＢ なお、演算器ＣＡＬの真理値表は以下のとおりである。 Ｇ １ １ ０ ０ ０ ０ Ｐ １ １ １ １ ０ ０ Ｃ １ ０ １ ０ １ ０ ＳＵＢ Ｎ−１ Ｎ Ｎ−１ ０ −１ ０
りなる減算回路に入力され、（Ａ＋Ｂ）からＳＵＢを減
ずる演算が実行され、加算器の最終的出力Ｓが以下のよ
うに算出される。 Ｓ＝（Ａ＋Ｂ）−ＳＵＢ なお、演算器ＣＡＬの真理値表は以下のとおりである。 Ｇ １ １ ０ ０ ０ ０ Ｐ １ １ １ １ ０ ０ Ｃ １ ０ １ ０ １ ０ ＳＵＢ Ｎ−１ Ｎ Ｎ−１ ０ −１ ０
【００１１】減算回路は、基本素子ＢＤ３の非反転入力
に基本素子ＢＤ１の出力を、基準電圧端子ＯC0に基本素
子ＢＤ４の出力端子０D1を接続し、基本素子ＢＤ４の反
転入力ＩD0に演算器ＣＡＬの出力ＳＵＢを接続してな
り、基本素子ＢＤ３の出力端子から最終出力Ｓが出力さ
れる。そして基本素子ＢＤ４の非反転入力ＩD1および基
準電圧端子ＯD0は接地されている。
に基本素子ＢＤ１の出力を、基準電圧端子ＯC0に基本素
子ＢＤ４の出力端子０D1を接続し、基本素子ＢＤ４の反
転入力ＩD0に演算器ＣＡＬの出力ＳＵＢを接続してな
り、基本素子ＢＤ３の出力端子から最終出力Ｓが出力さ
れる。そして基本素子ＢＤ４の非反転入力ＩD1および基
準電圧端子ＯD0は接地されている。
【００１２】以上の構成により、Ｇ、Ｐフラグ生成から
１演算サイクルのみの遅れで最終出力が得られるキャリ
ルックアヘッドタイプのアナログ加算器が得られる。そ
して、このような加算器をモジュールＭ1、Ｍ1、Ｍ2、
Ｍ3、Ｍ4、Ｍ5、Ｍ6、Ｍ7・・・として、多桁キャリー
ルックアヘッドの加算器を構成した例を図４及び図５に
示す。なお、図４及び図５に示すのは１６桁の加算器で
あるが、本回路の拡張あるいは修正により、桁数を変更
し得ることは、デジタル回路の分野において周知であ
る。
１演算サイクルのみの遅れで最終出力が得られるキャリ
ルックアヘッドタイプのアナログ加算器が得られる。そ
して、このような加算器をモジュールＭ1、Ｍ1、Ｍ2、
Ｍ3、Ｍ4、Ｍ5、Ｍ6、Ｍ7・・・として、多桁キャリー
ルックアヘッドの加算器を構成した例を図４及び図５に
示す。なお、図４及び図５に示すのは１６桁の加算器で
あるが、本回路の拡張あるいは修正により、桁数を変更
し得ることは、デジタル回路の分野において周知であ
る。
【００１３】図４及び図５において、加算器は１６桁の
桁数に対応して１６個のモジュールＭ0〜Ｍ15を有し、
Ｍ0〜Ｍ3（以下グループＧ１という）、Ｍ4〜Ｍ7（以下
グループＧ２という）、Ｍ8〜Ｍ11（以下グループＧ３
という）、Ｍ12〜Ｍ15（以下グループＧ４という）の各
モジュールをグループ化し、統合回路ＩＮＴ0〜ＩＮＴ3
によって統合する。これによって、各グループ内でのキ
ャリーの先読み、およびＧ１、Ｇ２間、Ｇ３、Ｇ４間で
のキャリーの先読みが可能になる。ここでモジュールＭ
iの出力をＳi、Ｐi、Ｇiとすると、統合回路ＩＮＴ
j（ｊ＝０〜３）はＰ4j+k、Ｇ4j+k（ｋ＝０〜３）の出
力を統合する。また統合回路ＩＮＴ0、ＩＮＴ1の出力
は、第２段統合回路ＩＮＴ4によって統合され、統合回
路ＩＮＴ2、ＩＮＴ3の出力は、第２段統合回路ＩＮＴ5
によって統合され、さらに、第３段統合回路ＩＮＴ6に
よって最終的な統合が行われる。
桁数に対応して１６個のモジュールＭ0〜Ｍ15を有し、
Ｍ0〜Ｍ3（以下グループＧ１という）、Ｍ4〜Ｍ7（以下
グループＧ２という）、Ｍ8〜Ｍ11（以下グループＧ３
という）、Ｍ12〜Ｍ15（以下グループＧ４という）の各
モジュールをグループ化し、統合回路ＩＮＴ0〜ＩＮＴ3
によって統合する。これによって、各グループ内でのキ
ャリーの先読み、およびＧ１、Ｇ２間、Ｇ３、Ｇ４間で
のキャリーの先読みが可能になる。ここでモジュールＭ
iの出力をＳi、Ｐi、Ｇiとすると、統合回路ＩＮＴ
j（ｊ＝０〜３）はＰ4j+k、Ｇ4j+k（ｋ＝０〜３）の出
力を統合する。また統合回路ＩＮＴ0、ＩＮＴ1の出力
は、第２段統合回路ＩＮＴ4によって統合され、統合回
路ＩＮＴ2、ＩＮＴ3の出力は、第２段統合回路ＩＮＴ5
によって統合され、さらに、第３段統合回路ＩＮＴ6に
よって最終的な統合が行われる。
【００１４】統合回路ＩＮＴ0〜6は下位の桁のキャリー
を取り込むキャリーインを備えているが、各段の最下位
に位置するＩＮＴ0、ＩＮＴ4、ＩＮＴ6のキャリーイン
Ｃ00、Ｃ16、Ｃ20は接地され、最下位のモジュールＭ0
のキャリーインも同様に接地されている。統合回路ＩＮ
Ｔ1、ＩＮＴ3のキャリーインＣ04、Ｃ12には、より下の
統合回路ＩＮＴ0、ＩＮＴ2からのキャリーアウトが、統
合回路ＩＮＴ4、ＩＮＴ5からフィードバックされ
（Ｃ17、Ｃ19）、一方統合回路ＩＮＴ4のキャリーアウ
トは統合回路ＩＮＴ6から、モジュールＭ8のキャリーイ
ン、および統合回路ＩＮＴ2、ＩＮＴ5のキャリーインＣ
08、Ｃ18にフィードバックされている。このように構成
された加算器は、各モジュールの出力Ｓ0〜Ｓ15を各桁
の出力として出力し、統合回路ＩＮＴ6から最終的（Ｍ
ＳＢを越える）キャリーアウトＧ22が出力される。
を取り込むキャリーインを備えているが、各段の最下位
に位置するＩＮＴ0、ＩＮＴ4、ＩＮＴ6のキャリーイン
Ｃ00、Ｃ16、Ｃ20は接地され、最下位のモジュールＭ0
のキャリーインも同様に接地されている。統合回路ＩＮ
Ｔ1、ＩＮＴ3のキャリーインＣ04、Ｃ12には、より下の
統合回路ＩＮＴ0、ＩＮＴ2からのキャリーアウトが、統
合回路ＩＮＴ4、ＩＮＴ5からフィードバックされ
（Ｃ17、Ｃ19）、一方統合回路ＩＮＴ4のキャリーアウ
トは統合回路ＩＮＴ6から、モジュールＭ8のキャリーイ
ン、および統合回路ＩＮＴ2、ＩＮＴ5のキャリーインＣ
08、Ｃ18にフィードバックされている。このように構成
された加算器は、各モジュールの出力Ｓ0〜Ｓ15を各桁
の出力として出力し、統合回路ＩＮＴ6から最終的（Ｍ
ＳＢを越える）キャリーアウトＧ22が出力される。
【００１５】前述のようにモジュールＭ0〜Ｍ15は同一
回路で構成されているが、統合回路ＩＮＴ0〜ＩＮＴ3、
統合回路ＩＮＴ4〜ＩＮＴ6はそれぞれ同一回路で実現さ
れている。従って、加算器は共通のセルを組み合わせ
て、比較的容易に回路実現し得る。
回路で構成されているが、統合回路ＩＮＴ0〜ＩＮＴ3、
統合回路ＩＮＴ4〜ＩＮＴ6はそれぞれ同一回路で実現さ
れている。従って、加算器は共通のセルを組み合わせ
て、比較的容易に回路実現し得る。
【００１５】
【発明の効果】前述のとおり、この発明に係る加算器
は、１個の演算増幅器の出力を他の演算増幅器の出力側
基準電圧端子に入力し、アナログ値での加算を実行し、
またキャリーインを含む加算結果に対して桁上げの処理
を行うか否かの判断をデジタル的に行い、この判断に基
づいて加算結果を加減するので、アナログ値の加算が可
能なデバイスを実現し得るという優れた効果を有する。
は、１個の演算増幅器の出力を他の演算増幅器の出力側
基準電圧端子に入力し、アナログ値での加算を実行し、
またキャリーインを含む加算結果に対して桁上げの処理
を行うか否かの判断をデジタル的に行い、この判断に基
づいて加算結果を加減するので、アナログ値の加算が可
能なデバイスを実現し得るという優れた効果を有する。
【図１】本発明の１実施例に使用される基本素子を示す
概念図である。
概念図である。
【図２】加算器の基本となる１桁加算器を示すブロック
図である。
図である。
【図３】本発明の１実施例を示すブロック図である。
【図４】同実施例により構成された多桁加算器のＧ４、
Ｇ３、ＩＮＴ3、ＩＮＴ2、ＩＮＴ5及びＩＮＴ6を示すブ
ロック図である。
Ｇ３、ＩＮＴ3、ＩＮＴ2、ＩＮＴ5及びＩＮＴ6を示すブ
ロック図である。
【図５】同実施例により構成された多桁加算器のＧ２、
Ｇ１、ＩＮＴ2、ＩＮＴ1、ＩＮＴ4及びＩＮＴ6を示すブ
ロック図である。
Ｇ１、ＩＮＴ2、ＩＮＴ1、ＩＮＴ4及びＩＮＴ6を示すブ
ロック図である。
ＢＤ 基本素子 Ｖin 入力電圧 Ｖout 出力電圧 Ｉ1 非反転入力端子 Ｉ0 反転入力端子 Ｏ1 基準電圧端子 Ｏ0 出力端子 Ａ 第１入力 Ｂ 第２入力 Ｃ キャリーイン Ｓ 出力電圧 Ｍ 加算器 Ｎ 基数 Ｃ１ 第１比較器 Ｃ２ 第２比較器 Ｇ キャリーアウトの生成 Ｐ キャリーインの伝播 ＣＡＬ 演算器 Ｇ グループ Ｍ モジュール ＩＮＴ 統合回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 誠 東京都世田谷区北沢３−５−18 株式会社 鷹山内
Claims (1)
- 【請求項１】 第１入力が非反転入力端子に入力された
第１演算増幅器と、第２入力が非反転入力端子に入力さ
れ、かつ出力端子が前記第１演算増幅器の出力側基準電
圧端子に接続された第２演算増幅器と、前記第１演算増
幅器の出力が基数以上のとき「１」を出力し、その他の
場合に「０」を出力する第１比較器と、前記第１演算増
幅器の出力が「基数より１小さい値」以上のとき「１」
を出力し、その他の場合に「０」を出力する第２比較器
と、第１、第２比較器の出力およびキャリーインが入力
された演算器であって、第１比較器の出力が「１」であ
るときには第１、第２入力の和から基数を減じ、第２比
較器の出力が「１」でありかつキャリーインが「１」の
ときに第１、第２入力の和から「基数より１小さい値」
を減じ、 第１、第２比較器の出力が「０」でありかつ
キャリーインが「１」のときに第１、第２入力の和に
１」を加え、その他の場合に「０」を減じる演算器とを
備えている加算器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4148468A JPH0628503A (ja) | 1992-05-15 | 1992-05-15 | 加算器 |
| US08/057,781 US5289392A (en) | 1992-05-15 | 1993-05-06 | Adder |
| EP93107465A EP0569881A1 (en) | 1992-05-15 | 1993-05-07 | Adder |
| KR1019930008349A KR930023822A (ko) | 1992-05-15 | 1993-05-15 | 가산기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4148468A JPH0628503A (ja) | 1992-05-15 | 1992-05-15 | 加算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0628503A true JPH0628503A (ja) | 1994-02-04 |
Family
ID=15453426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4148468A Pending JPH0628503A (ja) | 1992-05-15 | 1992-05-15 | 加算器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5289392A (ja) |
| EP (1) | EP0569881A1 (ja) |
| JP (1) | JPH0628503A (ja) |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100381784B1 (ko) * | 1996-04-22 | 2003-07-07 | 삼성탈레스 주식회사 | 디지털과 아날로그 혼합 신호처리 장치 |
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- 1993-05-15 KR KR1019930008349A patent/KR930023822A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100844732B1 (ko) * | 2004-06-16 | 2008-07-07 | 장쁠뤼 | 비접촉식 동기 위상 복조 방법, 복조기 및 판독기 |
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