SU607216A1 - Устройство дл вычитани дес тичных чисел - Google Patents
Устройство дл вычитани дес тичных чиселInfo
- Publication number
- SU607216A1 SU607216A1 SU752124950A SU2124950A SU607216A1 SU 607216 A1 SU607216 A1 SU 607216A1 SU 752124950 A SU752124950 A SU 752124950A SU 2124950 A SU2124950 A SU 2124950A SU 607216 A1 SU607216 A1 SU 607216A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- tetrad
- output
- bit
- subtractors
- decimal numbers
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
(54) УСТРОЙСТВО ДЛЯ ВЫЧИТАНИЯ ДЕСЯТИЧНЫХ
ЧИСЕЛ
Изобретение относитс к области вычислительной техники. Устройство может найти применение при выполнении операции вычитани одного числа (меньп1его) из другого (большего ), представленных в двоично-дес тичном пр мом коде 8-4-2-1. Известно устройство дл сложени вычитани дес тичных чисел 1. В нем операци вычитани производитс сложением уменьшаемого с отрицательным числом вычитаемого, предcтaвлeнны дополнительным кодом, с последую ii.ieft кг ррекиией результата дл получени его в двоично-дес тичном коде. Недостатком известного устройства вл етс необходимость дополнительного преобразовани чисел из пр мого кода в обратный. Это с.чижает скорость обработки информации, ус .;и) схему. В тех случа х, когда уменьшае мое бо.1ьше вычитаемого (т.е. из большего числа необходимо вычесть меньшее) использование сумматоров-вычитателей нерационально. Известны различные модификаьйии двоичны .х сумматоров-вычитателей на логических эле ментах ИЛИ-НЕ или в общем случае ИЛИ-НЕ и ИЛИ 2. Однако это устройство не позвол ет вычитать числа в двоично-дес тичном коде. Наиболее близким по технической сущности к изобретению вл етс устройство дл вычитани дес тичных чисел, содержащее тетра ду одноразр дных двоичных вычитателей, причем выход вычитател первого.разр да тетрады соединен с выходом устройства, а выходы вычитателей второго, третьего и четвертого разр дов тетрады соединены с входами схемы коррекции 3. Недостатком такого устройства вл етс сложность построени схемы коррекции , выполненной на двух одноразр дных полусумматорах и на одном сумматоре, на котором происходит сложение трех величин: выхода вычитател четвертого разр да тетрады, выхода сигнала заема его и сигнала переноса от второго полусумматора схемы коррекции. Цель изобретени - повыщение быстродействи устройства. Это достигаетс тем, что схема коррекции выполнена на двух полусумматорах и элементе 2И-ИЛИ. Причем выходы инверсного к пр мого значений сигналов заема вычитател четвертого разр да тетрады подключены к первому и второму входам эдемента 2И-ИЛИ, выход пр мого значени сигнала заема вычитател четвертого разр да тетрады соединен. кроме того, с первым входом первого полусуммато; )а, второй вход которого подключен к выходу вычитател второго разр да тетрады. Выход переноса первого полусумматора соединен с первым входом второго полусумматора, второй вход которого соединен с выходом вычитател третьего разр да тетрады. Выход переноса второго полусумматора подключен к третьему входу элемента 2И-ИЛИ, четвертый и п тый входы которого соединены с выходом вычитател четвертого разр да тетрады. Выходы сумм полусумматоров и выход элемента 2И-ИЛИ соединены с выходами устройства.
Устройство дл вычитани дес тичных чисел изображено на чертеже. Оно содержит одноразр дные двоичные вычитатели 1-4, сгруппированные в тетраду 5, схему коррекции 6, выполненную на полусумматорах 7 и 8 и элементе 2И-ИЛИ 9, шину 10 подачи тetpaды уменьшаемого, шину 11 подачи тетрады вычитаемого , шину 12 подачи заема из младшей тетрады, шину 13 заема из старшей тетрады. Выход вычитател первого разр да и выходы сумм полусумматоров 7 и 8, а также выход элемента 2И-ИЛИ 9 вл ютс выходами 14- 17 устройства.
Одноразр дные двоичные вычитатели 1-4 могут быть синтезированы по нижеприведенным логическим уравнени м:
..Vd- Vd;VX IJiVX y Vd VXi l /X li
i.
где х - сигнал уменьшаемого в i-м разр де;
у, - сигнал вычитаемого в i-м разр де;
di -- сигнал заема из i-ro разр да;
Rj - сигнал разности в i-м разр де;
- сигнал заема из старшей тетрады. Эти вычитатели и.меют три входа; уменьшаемого Xj, вычитаемого yi и заема di.
Полусумматоры 7 и 8 вл ютс типовыми комбинационными и подключены соответственно к одноразр дным вычитател м 2 и 3. Между собой полусумматоры соединены цепью переноса . Полусумматор 7 по первому входу соединен с выходом пр мого значени сигнала заема d/+4 вычитател четвертого разр да. Выход переноса полусумматора 8 подключен к одному из входов элемента 2И-ИЛИ 9, другие входы которого соединены с вычитателем четвертого разр да тетрады.
Устройство работает следующим образо.м.
Вычитание одного числа из другого,производитс с гюмошью одноразр дных двоичных вычитателей 1-4, сгруппированных в тетраду 5, в два этапа. Сначала выполн етс поргкь р дное вычитание, в результате чего получаетс поразр дна разность на вы.ходах вычитатс .чей, начина с самого младн:его разр да.
При вычитании одного числа из другого кажда uuppa уменьшаемого Лд делаетс меньше на величину соответствующей цифры вычитаемого 4i. Если при этом цифра уменьшаемого становитс меньн.1е, чем нуль, то уменьшаетс на единицу цифра в более старшем
разр де уменьшаемого х;, т.е. занимаетс «единнца из стари1его разр да. При наличии заема из стари ей тетрады на шине 13 заема di+ имеетс «1. В этом случае к результату полученной разности на выходах вычитателей 1-4 с помощью схемы коррекции 6 прибавл етс число 10 (1010). Если на шине 13 заема,d,+4 и.меетс «О, то поразр дна разность на выходах вычитателей схемой 6 не корректируетс и окончательный результат разности получаетс
на выходах 14-17 устройства, ,,- Схема коррекции может быть ностроена на
двоичных вычнтател х. В этом случае коррекци осуществл етс путем вычитани числа шесть (0110) из разности, полученной на выходах вычитателей.
Соедин входные и выходные цепи заема тетрад, можно строить многоразр дные дес тичные вычитатели. f
Быстродействие устройства повышаетс за счет уменьшени числа элементов, через которые проходит сигнал разности межтетрадного
заема.
Claims (3)
1.Авторское свидетельство СССР № 332459, кл. G 06 F 7/50, 17.06.67.
2.Авторское свидетельство СССР № 174438, кл. G 06 F 7/50, 22.07.64.
3.Ричарде Р. К. Арифметические операции на цифровых вычислительных машинах. М., изд. «Иностранна литература, 1957. с. 257 -258 .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU752124950A SU607216A1 (ru) | 1975-04-15 | 1975-04-15 | Устройство дл вычитани дес тичных чисел |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU752124950A SU607216A1 (ru) | 1975-04-15 | 1975-04-15 | Устройство дл вычитани дес тичных чисел |
Publications (1)
Publication Number | Publication Date |
---|---|
SU607216A1 true SU607216A1 (ru) | 1978-05-15 |
Family
ID=20616414
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU752124950A SU607216A1 (ru) | 1975-04-15 | 1975-04-15 | Устройство дл вычитани дес тичных чисел |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU607216A1 (ru) |
-
1975
- 1975-04-15 SU SU752124950A patent/SU607216A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5278783A (en) | Fast area-efficient multi-bit binary adder with low fan-out signals | |
US4866656A (en) | High-speed binary and decimal arithmetic logic unit | |
US5426598A (en) | Adder and multiplier circuit employing the same | |
US5943251A (en) | Adder which handles multiple data with different data types | |
US5508952A (en) | Carry-lookahead/carry-select binary adder | |
US4878192A (en) | Arithmetic processor and divider using redundant signed digit arithmetic | |
US5016211A (en) | Neural network implementation of a binary adder | |
US4700325A (en) | Binary tree calculations on monolithic integrated circuits | |
CN110633068A (zh) | 行波进位加法器 | |
US3842250A (en) | Circuit for implementing rounding in add/subtract logic networks | |
US4866655A (en) | Arithmetic processor and divider using redundant signed digit | |
SU607216A1 (ru) | Устройство дл вычитани дес тичных чисел | |
Wang et al. | A new redundant binary number to 2's-complement number converter | |
US4873660A (en) | Arithmetic processor using redundant signed digit arithmetic | |
US6546411B1 (en) | High-speed radix 100 parallel adder | |
US4866657A (en) | Adder circuitry utilizing redundant signed digit operands | |
EP0326182A2 (en) | High speed digital signal processor for signed digit numbers | |
US6484193B1 (en) | Fully pipelined parallel multiplier with a fast clock cycle | |
JPH11126157A (ja) | 乗算方法および乗算回路 | |
US6044391A (en) | Method of generating the sticky-bit from the input operands | |
US6269387B1 (en) | Method and apparatus for 3-stage 32-bit adder/subtractor | |
JPH0628503A (ja) | 加算器 | |
JPS6349835A (ja) | 演算処理装置 | |
Timmermann et al. | Overflow effects in redundant binary number systems | |
JP2537876B2 (ja) | 丸め処理回路 |