KR102612405B1 - 전자장치 - Google Patents

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KR102612405B1
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Abstract

본 발명의 실시예들은 전자장치에 관한 것으로서, 더욱 상세하게는, 데이터 전압이 인가되는 적어도 1개의 제1 트랜지스터를 포함하고, 제1 트랜지스터는 기판 상에 배치된 제1 도전층 및 제1 도전층 상에 배치되되 일 단과 타 단이 도체화되고, 일 단과 타 단 사이에 배치된 제1 채널영역을 포함하는 제1 액티브층을 포함하고, 제1 절연층을 사이에 두고 제1 도전층과 중첩하는 제2 도전층은 패널 내의 스토리지 캐패시터에 포함되고, 스토리지 캐패시터는 제1 액티브층의 제1 채널영역 하부에 배치될 수 있다. 이를 통해, 초고해상도 패널을 제작할 수 있다.

Description

전자장치{ELECTRONIC DEVICE}
본 발명의 실시예들은 전자장치에 관한 것이다.
정보화 사회가 발전함에 따라, 표시장치, 조명장치 등의 다양한 전자장치에 대한 요구가 다양한 형태로 증가하고 있다. 이러한 전자장치는 데이터 라인들과 게이트 라인들이 배치된 패널과, 데이터 라인들을 구동하기 위한 데이터 드라이버와, 게이트 라인들을 구동하기 위한 게이트 드라이버를 포함할 수 있다.
이러한 전자장치의 핵심 구성인 패널은 구동을 위하여 수많은 트랜지스터들이 다양한 기능으로 배치될 수 있다.
이로 인해, 패널 제작 공정은 복잡해지고 어려워질 수밖에 없다. 이에 따라, 공정 편의성을 추구하다 보면, 트랜지스터의 소자 성능이 떨어지는 문제점이 발생할 수 있다.
또한, 높은 해상도 등의 전자장치의 우수한 특성을 구현하기 위해서는 트랜지스터의 집적도가 높아져야 한다. 그러나, 공정 및 설계 등의 문제로 트랜지스터의 크기를 무한정 줄일 수 없으므로, 트랜지스터의 특성을 떨어트리지 않으면서, 높은 해상도를 갖는 전자장치를 제공할 수 있는 구조를 갖는 트랜지스터를 제공할 필요가 있다.
본 발명의 실시예들의 목적은, 패널에 배치된 다수의 트랜지스터들 중 적어도 하나는 짧은 채널(Short Channel) 구현 및 집적화가 가능한 구조를 갖는 트랜지스터를 포함하는 전자장치를 제공하는 데 있다.
본 발명의 실시예들에 따른 다른 목적은, 패널에 배치된 다수의 트랜지스터들 중 적어도 하나는 높은 S-계수를 통해 구동 마진이 증가한 구조를 갖는 트랜지스터를 포함하는 전자장치를 제공하는 데 있다.
본 발명의 실시예들에 따른 또 다른 목적은, 소자 면적 감소로 인한 초고해상도 패널을 구현할 수 있는 구조를 갖는 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공하는 데 있다.
본 발명의 실시예들의 또 다른 목적은, 액티브층 및 절연막의 단선이 없는 구조를 갖는 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공하는 데 있다.
본 발명의 실시예들은, 패널과, 패널을 구동하기 위한 구동회로를 포함하는 전자장치를 제공할 수 있다.
이러한 전자장치에서, 패널에 배치된 제1 트랜지스터 및 제2 트랜지스터는, 기판 상에 배치된 상기 제1 트랜지스터의 제1 전극 및 제1 전극과 이격하여 배치된 제2 트랜지스터의 제2 전극, 제1 전극 및 제2 전극 상에 배치된 제1 절연층 상의 제1 도전층, 2 도전층 상에 배치된 제2 절연층 상의 제3 절연층, 제3 절연층 상에 배치되되, 서로 이격된 제1 트랜지스터의 제1 액티브층 및 제2 트랜지스터의 제2 액티브층, 제1 및 제2 액티브층 상에 배치된 제4 절연층 및 제4 절연층 상에 배치된 제1 트랜지스터의 제1 게이트 전극 및 제2 트랜지스터의 제2 게이트 전극을 포함하고, 제1 내지 제3 절연층은 제1 전극의 상면의 일부를 노출하는 제1 홀을 포함하고, 제1 내지 제3 절연층은 제2 전극의 상면의 일부를 노출하는 제2 홀을 포함하고, 제1 액티브층은 제3 절연층의 상면의 일부 및 제1 홀을 따라 배치되되, 제1 내지 제3 절연층의 두께에 비례하는 길이를 갖는 제1 채널영역을 포함하고, 제2 액티브층은 제3 절연층의 상면의 일부 및 제2 홀을 따라 배치되되, 제2 및 제3 절연층의 두께에 비례하는 길이를 갖는 제2 채널영역을 포함할 수 있다.
전자장치는 제3 트랜지스터를 더 포함하고, 제3 트랜지스터는, 제2 절연층 상게 배치된 제2 도전층, 제2 도전층 상에 순차적으로 배치된 제3 내지 제5 절연층 상에 배치되되, 제3 채널영역을 포함하는 제3 액티브층 및 제3 액티브층의 일 단과 접촉된 제3 전극 및 제3 액티브층의 타 단과 접촉된 제1 도전층을 포함하고, 제3 전극은 제4 절연층 상에 배치되고, 제1 도전층은 제1 절연층 상에 배치될 수 있다.
다른 측면으로, 이러한 전자장치에서, 데이터 전압이 인가되는 적어도 1개의 제1 트랜지스터를 포함하고, 제1 트랜지스터는 기판 상에 배치된 제1 도전층 및 제1 도전층 상에 배치되되 일 단과 타 단이 도체화되고, 일 단과 타 단 사이에 배치된 제1 채널영역을 포함하는 제1 액티브층을 포함하고, 제1 절연층을 사이에 두고 제1 도전층과 중첩하는 제2 도전층은 패널 내의 스토리지 캐패시터에 포함되고, 스토리지 캐패시터는 제1 액티브층의 제1 채널영역 하부에 배치될 수 있다.
제1 트랜지스터에서, 제1 도전층 상에 제1 절연층이 배치되고, 제1 절연층 상에 상기 제2 도전층이 배치되며, 제2 도전층 상에 제2 절연층이 배치되고, 제2 절연층 상에 제1 전극이 배치되고, 제1 액티브층의 일 단은 상기 제2 절연층에 구비된 제1 홀을 통해 제1 전극과 접촉될 수 있다.
또한, 패널에 배치되되, 데이터 라인과 연결된 제2 트랜지스터를 더 포함하고, 제2 트랜지스터는, 기판 상에 배치된 제2 전극, 제2 전극 상에 배치되고 제2 전극의 상면의 일부를 노출하는 제3 홀을 포함하는 절연층 상에 배치되되 제2 채널영역을 포함하는 제2 액티브층, 제2 액티브층 상에 배치된 제1 게이트 절연막 및 제1 게이트 절연막 상에 배치된 제1 게이트 전극을 포함할 수 있다.
또한, 패널에 배치되되, 기준전압 라인과 연결된 제3 트랜지스터를 더 포함하고, 제3 트랜지스터는, 기판 상에 배치되되 제2 전극과 이격하는 제3 전극, 제3 전극 상에 배치되고 제3 전극의 상면의 일부를 노출하는 제5 홀을 포함하는 절연층 상에 배치되되 제3 채널영역을 포함하는 제3 액티브층, 제3 액티브층 상에 배치된 제2 게이트 절연막 및 제2 게이트 절연막 상에 배치된 제2 게이트 전극을 포함할 수 있다.
또 다른 제1 트랜지스터에서, 기판 상에 제4 전극이 배치되고, 제1 전극 상에 제4 절연층이 배치되고, 제4 절연층 상에 제1 도전층이 배치되며, 제1 도전층 상에 제1 절연층이 배치되며, 제1 절연층 상에 제2 도전층이 배치되고, 제2 도전층 상에 제5 절연층이 배치되며, 제4 절연층, 제1 절연층 및 제5 절연층은 제4 전극 상면의 일부를 노출하는 제7 홀을 포함하고, 제1 액티브층의 일 단은 제7 홀을 통해 상기 제4 전극과 접촉될 수 있다.
또 다른 제2 트랜지스터는 제2 트랜지스터는, 기판 상에 배치되는 제6 전극, 제6 전극 상에 배치되고 제6 전극의 상면의 일부를 노출하는 제9 홀을 포함하는 절연층 상에 배치되되 제2 채널영역을 포함하는 제2 액티브층, 제2 액티브층 상에 배치된 제2 게이트 절연막 및 기 제2 게이트 절연막 상에 배치된 제1 게이트 전극을 포함할 수 있다.
또 다른 제3 트랜지스터는 기판 상에 배치되되 상기 제6 전극과 이격하는 제7 전극, 제7 전극 상에 배치되고 제7 전극의 상면의 일부를 노출하는 제10 홀을 포함하는 절연층 상에 배치되되 제3 채널영역을 포함하는 제3 액티브층, 제3 액티브층 상에 배치된 제1 게이트 절연막 및 제1 게이트 절연막 상에 배치된 제2 게이트 전극을 포함할 수 있다.
본 발명의 실시예들에 의하면, 패널에 배치된 다수의 트랜지스터들 중 적어도 하나는 짧은 채널(Short Channel) 구현 및 집적화가 가능한 구조를 갖는 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.
본 발명의 실시예들에 의하면, 패널에 배치된 다수의 트랜지스터들 중 적어도 하나는 높은 S-계수를 통해 구동 마진이 증가한 구조를 갖는 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.
본 발명의 실시예들에 의하면, 소자 면적 감소로 인한 초고해상도 패널을 구현할 수 있는 구조를 갖는 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.
본 발명의 실시예들에 의하면, 액티브층 및 절연막의 단선이 없는 구조를 갖는 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 전자장치의 개략적인 시스템 구성도이다.
도 2는 본 발명의 실시예들에 따른 전자장치의 시스템 구현 예시도이다.
도 3은 본 발명의 실시예들에 따른 패널(PNL)이 OLED (Organic Light Emitting Diode) 패널인 경우, 서브픽셀(SP)의 구조를 나타낸 도면이다.
도 4는 하나의 서브픽셀(SP)이 구동 트랜지스터(T3)의 제2 노드(N2)와 기준 전압 라인(RVL) 사이에 전기적으로 연결된 제2 트랜지스터(T2)를 더 포함하는 3T(Transistor)1C(Capacitor) 구조를 예시적으로 나타낸 도면이다.
도 5는 본 발명의 실시예들에 따른 패널(PNL)에 배치된 게이트 구동회로(GDC)를 개략적으로 나타낸 도면이다.
도 6은 본 발명의 실시예에 따른 전자장치에서 트랜지스터들이 배치된 영역을 도시한 평면도이다.
도 7은 도 6의 A-B를 따라 절단한 단면도이다.
도 8은 도 7의 C-D를 따라 절단한 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 전자장치의 단면도를 도시한 도면이다.
도 10a는 제1 홀 및 제1 트랜지스터의 구조를 도시한 도면이다.
도 10b는 제1 트랜지스터의 제1 액티브층의 다른 구조를 도시한 도면이다.
도 11은 본 발명의 실시예에 따른 전자장치의 제3 트랜지스터의 다른 구조를 도시한 도면이다.
도 12는 본 발명의 다른 실시예에 따른 전자장치에서 트랜지스터들이 배치된 영역을 도시한 평면도이다.
도 13은 도 12의 E-F를 따라 절단한 단면도이다.
도 14는 도 12의 G-H를 따라 절단한 단면도이다.
도 15 내지 도 26은 도 6 내지 도 8의 구조를 갖는 전자장치의 제조방법을 간략히 도시한 도면이다.
도 27 내지 도 36은 도 12 내지 도 14의 구조를 갖는 전자장치의 제조방법을 간략히 도시한 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 전자장치의 개략적인 시스템 구성도이다.
본 발명의 실시예들에 따른 전자장치는 표시장치, 조명장치, 발광장치 등을 포함할 수 있다. 아래에서는, 설명의 편의를 위하여, 표시장치를 중심으로 설명한다. 하지만, 표시장치뿐만 아니라, 트랜지스터를 포함하기만 하면, 조명장치, 발광장치 등의 다른 다양한 전자장치에도 동일하게 적용될 수 있을 것이다.
본 발명의 실시예들에 따른 전자장치는, 영상을 표시하거나 빛을 출력하는 패널(PNL)과, 이러한 패널(PNL)을 구동하기 위한 구동회로를 포함할 수 있다.
패널(PNL)은, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)이 배치되고 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)에 의해 정의되는 다수의 서브픽셀(SP)이 매트릭스 타입으로 배열될 수 있다.
패널(PNL)에서 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)은 서로 교차하여 배치될 수 있다. 예를 들어, 다수의 게이트 라인(GL)은 행(Row) 또는 열(Column)으로 배열될 수 있고, 다수의 데이터 라인(DL)은 열(Column) 또는 행(Row)으로 배열될 수 있다. 아래에서는, 설명의 편의를 위하여, 다수의 게이트 라인(GL)은 행(Row)으로 배치되고, 다수의 데이터 라인(DL)은 열(Column)로 배치되는 것으로 가정한다.
패널(PNL)에는, 서브픽셀 구조 등에 따라, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL) 이외에, 다른 종류의 신호배선들이 배치될 수 있다. 구동전압 배선, 기준전압 배선, 또는 공통전압 배선 등이 더 배치될 수 있다.
패널(PNL)은 LCD (Liquid Crystal Display) 패널, OLED (Organic Light Emitting Diode) 패널 등 다양한 타입의 패널일 수 있다.
패널(PNL)에 배치되는 신호배선들의 종류는, 서브픽셀 구조, 패널 타입(예: LCD 패널, OLED 패널 등) 등에 따라 달라질 수 있다. 그리고, 본 명세서에서는 신호배선은 신호가 인가되는 전극을 포함하는 개념일 수도 있다.
패널(PNL)은 화상(영상)이 표시되는 액티브 영역(A/A)과, 그 외곽 영역이고 화상이 표시되지 않는 넌-액티브 영역(N/A)을 포함할 수 있다. 여기서, 넌-액티브 영역(N/A)은 베젤 영역이라고도 한다.
액티브 영역(A/A)에는 화상 표시를 위한 다수의 서브픽셀(SP)이 배치된다.
넌-액티브 영역(N/A)에는 데이터 드라이버(DDR)가 전기적으로 연결되기 위한 패드부가 배치되고, 이러한 패드부와 다수의 데이터 라인(DL) 간의 연결을 위한 다수의 데이터 링크 라인이 배치될 수도 있다. 여기서, 다수의 데이터 링크 라인은 다수의 데이터 라인(DL)이 넌-액티브 영역(N/A)으로 연장된 부분들이거나, 다수의 데이터 라인(DL)과 전기적으로 연결된 별도의 패턴들일 수 있다.
또한, 넌-액티브 영역(N/A)에는 데이터 드라이버(DDR)가 전기적으로 연결되는 패드 부를 통해 게이트 드라이버(GDR)로 게이트 구동에 필요한 전압(신호)을 전달해주기 위한 게이트 구동 관련 배선들이 배치될 수 있다. 예를 들어, 게이트 구동 관련 배선들은, 클럭 신호를 전달해주기 위한 클럭 배선들, 게이트 전압(VGH, VGL)을 전달해주는 게이트 전압 배선들, 스캔신호 생성에 필요한 각종 제어신호를 전달해주는 게이트 구동 제어 신호배선들 등을 포함할 수 있다. 이러한 게이트 구동 관련 배선들은, 액티브 영역(A/A)에 배치되는 게이트 라인들(GL)과 다르게, 넌-액티브 영역(N/A)에 배치된다.
구동회로는, 다수의 데이터 라인(DL)을 구동하는 데이터 드라이버(DDR)와, 다수의 게이트 라인(GL)을 구동하는 게이트 드라이버(GDR)와, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하는 컨트롤러(CTR) 등을 포함할 수 있다.
데이터 드라이버(DDR)는 다수의 데이터 라인(DL)으로 데이터 전압을 출력함으로써 다수의 데이터 라인(DL)을 구동할 수 있다.
게이트 드라이버(GDR)는 다수의 게이트 라인(GL)으로 스캔신호를 출력함으로써 다수의 게이트 라인(GL)을 구동할 수 있다.
컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작에 필요한 각종 제어신호(DCS, GCS)를 공급하여 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작을 제어할 수 있다. 또한, 컨트롤러(CTR)는 데이터 드라이버(DDR)로 영상데이터(DATA)를 공급할 수 있다.
컨트롤러(CTR)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상데이터를 데이터 드라이버(DDR)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상데이터(DATA)를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.
컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등의 타이밍 신호를 외부 (예: 호스트 시스템)로부터 입력 받아, 각종 제어 신호들을 생성하여 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)로 출력한다.
예를 들어, 컨트롤러(CTR)는, 게이트 드라이버(GDR)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력한다.
또한, 컨트롤러(CTR)는, 데이터 드라이버(DDR)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력한다.
컨트롤러(CTR)는, 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있다.
컨트롤러(CTR)는, 데이터 드라이버(DDR)와 별도의 부품으로 구현될 수도 있고, 데이터 드라이버(DDR)와 함께 통합되어 집적회로로 구현될 수 있다.
데이터 드라이버(DDR)는, 컨트롤러(CTR)로부터 영상데이터(DATA)를 입력 받아 다수의 데이터 라인(DL)로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 드라이버(DDR)는 소스 드라이버라고도 한다.
데이터 드라이버(DDR)는 다양한 인터페이스를 통해 컨트롤러(CTR)와 각종 신호를 주고받을 수 있다.
게이트 드라이버(GDR)는, 다수의 게이트 라인(GL)로 스캔신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동한다. 여기서, 게이트 드라이버(GDR)는 스캔 드라이버라고도 한다.
게이트 드라이버(GDR)는, 컨트롤러(CTR)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔신호를 다수의 게이트 라인(GL)로 순차적으로 공급한다.
데이터 드라이버(DDR)는, 게이트 드라이버(GDR)에 의해 특정 게이트 라인이 열리면, 컨트롤러(CTR)로부터 수신한 영상데이터(DATA)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)로 공급한다.
데이터 드라이버(DDR)는, 패널(PNL)의 일 측(예: 상측 또는 하측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 패널(PNL)의 양측(예: 상 측과 하 측)에 모두 위치할 수도 있다.
게이트 드라이버(GDR)는, 패널(PNL)의 일 측(예: 좌측 또는 우측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 패널(PNL)의 양측(예: 좌 측과 우 측)에 모두 위치할 수도 있다.
데이터 드라이버(DDR)는 하나 이상의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함하여 구현될 수 있다.
각 소스 드라이버 집적회로(SDIC)는 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다. 데이터 드라이버(DDR)는, 경우에 따라서, 하나 이상의 아날로그 디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다.
각 소스 드라이버 집적회로(SDIC)는, TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 패널(PNL)의 본딩 패드(Bonding Pad)에 연결되거나 패널(PNL) 상에 직접 배치될 수도 있다. 경우에 따라서, 각 소스 드라이버 집적회로(SDIC)는 패널(PNL)에 집적화되어 배치될 수도 있다. 또한, 각 소스 드라이버 집적회로(SDIC)는 COF (Chip On Film) 타입으로 구현될 수 있다. 이 경우, 각 소스 드라이버 집적회로(SDIC)는 회로필름 상에 실장 되어, 회로필름을 통해 패널(PNL)에서의 데이터 라인들(DL)과 전기적으로 연결될 수 있다.
게이트 드라이버(GDR)는 다수의 게이트 구동회로(GDC)를 포함할 수 있다. 여기서, 다수의 게이트 구동회로(GDC)는 다수의 게이트 라인(GL)과 각각 대응될 수 있다.
각 게이트 구동회로(GDC)는 시프트 레지스터(Shift Register), 레벨 시프터(Level Shifter) 등을 포함할 수 있다.
각 게이트 구동회로(GDC)는 TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 패널(PNL)의 본딩 패드(Bonding Pad)에 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 COF (Chip On Film) 방식으로 구현될 수 있다. 이 경우, 각 게이트 구동회로(GDC)는 회로필름 상에 실장 되어, 회로필름을 통해 패널(PNL)에서의 게이트 라인들(GL)과 전기적으로 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 GIP (Gate In Panel) 타입으로 구현되어 패널(PNL)에 내장될 수 있다. 즉, 각 게이트 구동회로(GDC)는 패널(PNL)에 직접 형성될 수 있다.
도 2는 본 발명의 실시예들에 따른 전자장치의 시스템 구현 예시도이다.
도 2를 참조하면, 본 발명의 실시예들에 따른 전자장치에서, 데이터 드라이버(DDR)는 다양한 타입들(TAB, COG, COF 등) 중 COF (Chip On Film) 타입으로 구현되고, 게이트 드라이버(GDR)는 다양한 타입들(TAB, COG, COF, GIP 등) 중 GIP (Gate In Panel) 타입으로 구현될 수 있다.
데이터 드라이버(DDR)는 하나 이상의 소스 드라이버 집적회로(SDIC)로 구현될 수 있다. 도 2는 데이터 드라이버(DDR)가 다수의 소스 드라이버 집적회로(SDIC)로 구현된 경우를 예시한 것이다.
데이터 드라이버(DDR)가 COF 타입으로 구현된 경우, 데이터 드라이버(DDR)를 구현한 각 소스 드라이버 집적회로(SDIC)는, 소스 측 회로필름(SF) 상에 실장 될 수 있다.
소스 측 회로필름(SF)의 일 측은 패널(PNL)의 넌-액티브 영역(N/A)에 존재하는 패드 부 (패드들의 집합체)와 전기적으로 연결될 수 있다.
소스 측 회로필름(SF) 상에는, 소스 드라이버 집적회로(SDIC)와 패널(PNL)을 전기적으로 연결해주기 위한 배선들이 배치될 수 있다.
전자장치는, 다수의 소스 드라이버 집적회로(SDIC)와 다른 장치들 간의 회로적인 연결을 위해, 하나 이상의 소스 인쇄회로기판(SPCB)과, 제어 부품들과 각종 전기 장치들을 실장 하기 위한 컨트롤 인쇄회로기판(CPCB)을 포함할 수 있다.
하나 이상의 소스 인쇄회로기판(SPCB)에는 소스 드라이버 집적회로(SDIC)가 실장 된 소스 측 회로필름(SF)의 타 측이 연결될 수 있다.
즉, 소스 드라이버 집적회로(SDIC)가 실장 된 소스 측 회로필름(SF)은, 일 측이 패널(PNL)의 넌-액티브 영역(N/A)과 전기적으로 연결되고, 타 측이 소스 인쇄회로기판(SPCB)과 전기적으로 연결될 수 있다.
컨트롤 인쇄회로기판(CPCB)에는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR) 등의 동작을 제어하는 컨트롤러(CTR)가 배치될 수 있다.
또한, 컨트롤 인쇄회로기판(CPCB)에는, 패널(PNL), 데이터 드라이버(DDR) 및 게이트 드라이버(GDR) 등으로 각종 전압 또는 전류를 공급해주거나 공급할 각종 전압 또는 전류를 제어하는 파워 관리 집적회로(PMIC: Power Management IC) 등이 더 배치될 수도 있다.
소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 적어도 하나의 연결 부재(CBL)를 통해 회로적으로 연결될 수 있다. 여기서, 연결 부재(CBL)는, 일 예로, 가요성 인쇄 회로(FPC: Flexible Printed Circuit), 가요성 플랫 케이블(FFC: Flexible Flat Cable) 등일 수 있다.
하나 이상의 소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 하나의 인쇄회로기판으로 통합되어 구현될 수도 있다.
게이트 드라이버(GDR)가 GIP (Gate In Panel) 타입으로 구현된 경우, 게이트 드라이버(GDR)에 포함된 다수의 게이트 구동회로(GDC)는 패널(PNL)의 넌-액티브 영역(N/A) 상에 직접 형성될 수 있다.
다수의 게이트 구동회로(GDC) 각각은 패널(PNL)에서의 액티브 영역(A/A)에 배치된 해당 게이트 라인(GL)으로 해당 스캔신호(SCAN)를 출력할 수 있다.
패널(PNL) 상에 배치된 다수의 게이트 구동회로(GDC)는, 넌-액티브 영역(N/A)에 배치된 게이트 구동 관련 배선들을 통해, 스캔신호 생성에 필요한 각종 신호(클럭신호, 하이 레벨 게이트 전압(VGH), 로우 레벨 게이트 전압(VGL), 스타트 신호(VST), 리셋 신호(RST) 등)를 공급받을 수 있다.
넌-액티브 영역(N/A)에 배치된 게이트 구동 관련 배선들은, 다수의 게이트 구동회로(GDC)에 가장 인접하게 배치된 소스 측 회로필름(SF)과 전기적으로 연결될 수 있다.
도 3은 본 발명의 실시예들에 따른 패널(PNL)이 OLED (Organic Light Emitting Diode) 패널인 경우, 서브픽셀(SP)의 구조를 나타낸 도면이다.
도 3을 참조하면, OLED 패널인 패널(PNL)에서의 각 서브픽셀(SP)은, 유기발광다이오드(OLED)와, 유기발광다이오드(OLED)를 구동하는 구동 트랜지스터(T3)와, 구동 트랜지스터(T3)의 제1 노드(N1)와 해당 데이터 라인(DL) 사이에 전기적으로 연결된 스위칭 트랜지스터(O-SWT)와, 구동 트랜지스터(T3)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결된 스토리지 캐패시터(Cst) 등을 포함하여 구현될 수 있다.
유기발광다이오드(OLED)는 애노드 전극, 유기발광층 및 캐소드 전극 등으로 이루어질 수 있다.
도 3의 회로 예시에 따르면, 유기발광다이오드(OLED)의 애노드 전극(픽셀전극이라고도 함)은 구동 트랜지스터(T3)의 제2 노드(N2)와 전기적으로 연결될 수 있다. 유기발광다이오드(OLED)의 캐소드 전극(공통전극이라고도 함)에는 기저전압(EVSS)이 인가될 수 있다.
여기서, 기저전압(EVSS)은, 일 예로, 그라운드 전압이거나 그라운드 전압보다 높거나 낮은 전압일 수 있다. 또한, 기저전압(EVSS)은 구동상태에 따라 가변될 수 있다. 예를 들어, 영상 구동 시 기저전압(EVSS)과 센싱 구동 시 기저전압(EVSS)은 서로 다르게 설정될 수 있다.
구동 트랜지스터(T3)는 유기발광다이오드(OLED)로 구동전류를 공급해줌으로써 유기발광다이오드(OLED)를 구동해준다.
구동 트랜지스터(T3)는 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3) 등을 포함할 수 있다.
구동 트랜지스터(T3)의 제1 노드(N1)는 게이트 노드일 수 있으며, 스위칭 트랜지스터(O-SWT)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다. 구동 트랜지스터(T3)의 제2 노드(N2)는 소스 노드 또는 드레인 노드일 수 있으며, 유기발광다이오드(OLED)의 애노드 전극(또는 캐소드 전극)과 전기적으로 연결될 수 있다. 구동 트랜지스터(T3)의 제3 노드(N3)는 드레인 노드 또는 소스 노드일 수 있으며, 구동전압(EVDD)이 인가될 수 있고, 구동전압(EVDD)을 공급하는 구동전압 라인(DVL: Driving Voltage Line)과 전기적으로 연결될 수 있다.
스토리지 캐패시터(Cst)는 구동 트랜지스터(T3)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결되어, 영상 신호 전압에 해당하는 데이터 전압(Vdata) 또는 이에 대응되는 전압을 한 프레임 시간 (또는 정해진 시간) 동안 유지해줄 수 있다.
스위칭 트랜지스터(O-SWT)의 드레인 노드 또는 소스 노드는 해당 데이터 라인(DL)에 전기적으로 연결되고, 스위칭 트랜지스터(O-SWT)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(T3)의 제1 노드(N1)에 전기적으로 연결되고, 스위칭 트랜지스터(O-SWT)의 게이트 노드는 해당 게이트 라인과 전기적으로 연결되어 스캔신호(SCAN)를 인가 받을 수 있다.
스위칭 트랜지스터(O-SWT)는 해당 게이트 라인을 통해 스캔신호(SCAN)를 게이트 노드로 인가 받아 온-오프가 제어될 수 있다.
이러한 스위칭 트랜지스터(O-SWT)는 스캔신호(SCAN)에 의해 턴-온 되어 해당 데이터 라인(DL)으로부터 공급된 데이터 전압(Vdata)을 구동 트랜지스터(T3)의 제1 노드(N1)로 전달해줄 수 있다.
한편, 스토리지 캐패시터(Cst)는, 구동 트랜지스터(T3)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(T3)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다.
구동 트랜지스터(T3) 및 스위칭 트랜지스터(O-SWT) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다.
도 3에 예시된 각 서브픽셀 구조는 2T(Transistor) 1C (Capacitor) 구조로서, 설명을 위한 예시일 뿐, 1개 이상의 트랜지스터를 더 포함하거나, 경우에 따라서는, 1개 이상의 캐패시터를 더 포함할 수도 있다. 또는, 다수의 서브픽셀들 각각이 동일한 구조로 되어 있을 수도 있고, 다수의 서브픽셀들 중 일부는 다른 구조로 되어 있을 수도 있다.
도 4는 하나의 서브픽셀(SP)이 구동 트랜지스터(T3)의 제2 노드(N2)와 기준 전압 라인(RVL) 사이에 전기적으로 연결된 제2 트랜지스터(T2)를 더 포함하는 3T(Transistor)1C(Capacitor) 구조를 예시적으로 나타낸 도면이다.
도 4를 참조하면, 제2 트랜지스터(T2)는 구동 트랜지스터(T3)의 제2 노드(N2)와 기준 전압 라인(RVL) 사이에 전기적으로 연결되어, 게이트 노드로 제2 스캔 신호(SCAN2)를 인가 받아 온-오프가 제어될 수 있다.
제2 트랜지스터(T2)의 드레인 노드 또는 소스 노드는 기준 전압 라인(RVL)에 전기적으로 연결되고, 제2 트랜지스터(T2)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(T3)의 제2 노드(N2)에 전기적으로 연결될 수 있다.
제2 트랜지스터(T2)는, 일 예로, 디스플레이 구동 시 구간에서 턴-온 될 수 있고, 구동 트랜지스터(T3)의 특성치 또는 유기발광다이오드(OLED)의 특성치를 센싱하기 위한 센싱 구동 시 구간에서 턴-온 될 수 있다.
제2 트랜지스터(T2)는 해당 구동 타이밍(예: 디스플레이 구동 타이밍 또는 센싱 구동 시 구간 내 초기화 타이밍)에 맞추어, 제2 스캔 신호(SCAN2)에 의해 턴-온 되어, 기준 전압 라인(RVL)에 공급된 기준 전압(Vref)을 구동 트랜지스터(T3)의 제2 노드(N2)에 전달해줄 수 있다.
또한, 제2 트랜지스터(T2)는 해당 구동 타이밍(예: 센싱 구동 시 구간 내 샘플링 타이밍)에 맞추어, 제2 스캔 신호(SCAN2)에 의해 턴-온 되어, 구동 트랜지스터(T3)의 제2 노드(N2)의 전압을 기준 전압 라인(RVL)으로 전달해줄 수 있다.
다시 말해, 제2 트랜지스터(T2)는, 구동 트랜지스터(T3)의 제2 노드(N2)의 전압 상태를 제어하거나, 구동 트랜지스터(T3)의 제2 노드(N2)의 전압을 기준 전압 라인(RVL)에 전달해줄 수 있다.
여기서, 기준 전압 라인(RVL)은 기준 전압 라인(RVL)의 전압을 센싱하여 디지털 값으로 변환하여, 디지털 값을 포함하는 센싱 데이터를 출력하는 아날로그 디지털 컨버터와 전기적으로 연결될 수 있다.
아날로그 디지털 컨버터는 데이터 구동 회로(DDR)를 구현한 소스 드라이버 집적회로(SDIC)의 내부에 포함될 수도 있다.
아날로그 디지털 컨버터에서 출력된 센싱 데이터는 구동 트랜지스터(T3)의 특성치(예: 문턱전압, 이동도 등) 또는 유기발광다이오드(OLED)의 특성치(예: 문턱전압 등)를 센싱하는데 이용될 수 있다.
한편, 캐패시터(Cst)는, 구동 트랜지스터(T3)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(T3)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다.
구동 트랜지스터(T3), 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다.
한편, 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)는 별개의 게이트 신호일 수 있다. 이 경우, 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)는 서로 다른 게이트 라인을 통해, 제1 트랜지스터(T1)의 게이트 노드 및 제2 트랜지스터(T2)의 게이트 노드로 각각 인가될 수도 있다.
경우에 따라서는, 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)는 동일한 게이트 신호일 수도 있다. 이 경우, 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)는 동일한 게이트 라인을 통해 제1 트랜지스터(T1)의 게이트 노드 및 제2 트랜지스터(T2)의 게이트 노드에 공통으로 인가될 수도 있다.
도 3 및 도 4에 예시된 각 서브픽셀 구조는 설명을 위한 예시일 뿐, 1개 이상의 트랜지스터를 더 포함하거나, 경우에 따라서는, 1개 이상의 캐패시터를 더 포함할 수도 있다.
또는, 다수의 서브픽셀들 각각이 동일한 구조로 되어 있을 수도 있고, 다수의 서브픽셀들 중 일부는 다른 구조로 되어 있을 수도 있다.
도 5는 본 발명의 실시예들에 따른 패널(PNL)에 배치된 게이트 구동회로(GDC)를 개략적으로 나타낸 도면이다.
도 5를 참조하면, 각 게이트 구동회로(GDC)는 풀-업 트랜지스터(Tup), 풀-다운 트랜지스터(Tdown) 및 제어 스위치 회로(CSC) 등을 포함할 수 있다.
제어 스위치 회로(CSC)는 풀-업 트랜지스터(Tup)의 게이트 노드에 해당하는 Q 노드의 전압과, 풀-다운 트랜지스터(Tdown)의 게이트 노드에 해당하는 QB 노드의 전압을 제어하는 회로로서, 여러 개의 스위치(트랜지스터)를 포함할 수 있다.
풀-업 트랜지스터(Tup)는 게이트 신호 출력 노드(Nout)를 통해 게이트 라인(GL)으로 제1 레벨 전압(예: 하이 레벨 전압(VGH))에 해당하는 게이트 신호(Vgate)를 공급하는 트랜지스터이다. 풀-다운 트랜지스터(Tdown)는 게이트 신호 출력 노드(Nout)를 통해 게이트 라인(GL)으로 제2 레벨 전압(예: 로우 레벨 전압(VGL))에 해당하는 게이트 신호(Vgate)를 공급하는 트랜지스터이다. 풀-업 트랜지스터(Tup)와 풀-다운 트랜지스터(Tdown)는 서로 다른 타이밍에 턴-온 될 수 있다.
풀-업 트랜지스터(Tup)는, 클럭신호(CLK)가 인가되는 클럭신호 인가 노드(Nclk)와 게이트 라인(GL)에 전기적으로 연결된 게이트 신호 출력 노드(Nout) 사이에 전기적으로 연결되고, Q 노드의 전압에 의해 턴 온 또는 턴 오프 된다.
풀-업 트랜지스터(Tup)의 게이트 노드는 Q 노드에 전기적으로 연결된다. 풀-업 트랜지스터(Tup)의 드레인 노드 또는 소스 노드는 클럭신호 인가 노드(Nclk)에 전기적으로 연결된다. 풀-업 트랜지스터(Tup)의 소스 노드 또는 드레인 노드는 게이트 신호(Vgate)가 출력되는 게이트 신호 출력 노드(Nout)에 전기적으로 연결된다.
풀-업 트랜지스터(Tup)는, Q 노드의 전압에 의해 턴 온 되어, 클럭신호(CLK)의 하이 레벨 구간에서의 하이 레벨 전압(VGH)을 갖는 게이트 신호(Vgate)를 게이트 신호 출력 노드(Nout)로 출력한다.
게이트 신호 출력 노드(Nout)에 출력된 하이 레벨 전압(VGH)의 게이트 신호(Vgate)는 해당 게이트 라인(GL)에 공급된다.
풀-다운 트랜지스터(Tdown)는, 게이트 신호 출력 노드(Nout)와 기저 전압 노드(Nvss) 사이에 전기적으로 연결되고, QB 노드의 전압에 의해 턴 온 또는 턴 오프 된다.
풀-다운 트랜지스터(Tdown)의 게이트 노드는, QB 노드에 전기적으로 연결된다. 풀-다운 트랜지스터(Tdown)의 드레인 노드 또는 소스 노드는 기저 전압 노드(Nvss)에 전기적으로 연결되어 정 전압에 해당하는 기저 전압(VSS)을 인가받는다. 풀-다운 트랜지스터(Tdown)의 소스 노드 또는 드레인 노드는, 게이트 신호(Vgate)가 출력되는 게이트 신호 출력 노드(Nout)에 전기적으로 연결된다.
풀-다운 트랜지스터(Tdown)는, QB 노드의 전압에 의해 턴 온 되어, 로우 레벨 전압(VGL)의 게이트 신호(Vgate)를 게이트 신호 출력 노드(Nout)로 출력한다. 이에 따라, 로우 레벨 전압(VGL)의 게이트 신호(Vgate)는 게이트 신호 출력 노드(Nout)를 통해 해당 게이트 라인(GL)으로 공급될 수 있다. 여기서, 로우 레벨 전압(VGL)의 게이트 신호(Vgate)는, 일 예로, 기저 전압(VSS)일 수 있다.
한편, 제어 스위치 회로(CSC)는, 둘 이상의 트랜지스터 등으로 구성될 수 있으며, Q 노드, QB 노드, 세트 노드(S, 스타트 노드라고도 함), 리셋 노드(R) 등의 주요 노드가 있다. 경우에 따라서, 제어 스위치 회로(CSC)는 구동전압(VDD) 등의 각종 전압이 입력되는 입력 노드 등이 더 있을 수 있다.
제어 스위치 회로(CSC)에서, Q 노드는 풀-업 트랜지스터(Tup)의 게이트 노드와 전기적으로 연결되고, 충전과 방전이 반복된다.
제어 스위치 회로(CSC)에서, QB 노드는 풀-다운 트랜지스터(Tdown)의 게이트 노드와 전기적으로 연결되고, 충전과 방전이 반복된다.
제어 스위치 회로(CSC)에서, 세트 노드(S)는 해당 게이트 구동회로(GDC)의 게이트 구동의 시작을 지시하기 위한 세트 신호(SET)를 인가 받는다.
여기서, 세트 노드(S)에 인가되는 세트 신호(SET)는 게이트 드라이버(GDR)의 외부에서 입력되는 스타트 신호(VST)일 수도 있고, 현재의 게이트 구동회로(GD)보다 앞선 이전 스테이지(stage)의 게이트 구동 회로(GDC)에서 출력된 게이트 신호(Vgate)가 피드백 된 신호(캐리 신호)일 수도 있다.
제어 스위치 회로(CSC)에서 리셋 노드(R)에 인가되는 리셋 신호(RST)는 모든 스테이지의 게이트 구동회로들(GDC)을 동시에 초기화하기 위한 리셋 신호일 수도 있고, 다른 스테이지(이전 또는 이후 스테이지)로부터 입력된 캐리 신호일 수 있다.
제어 스위치 회로(CSC)는 세트 신호(SET)에 응답하여 Q 노드를 충전하고, 리셋 신호(RST)에 응답하여 Q 노드를 방전한다. 제어 스위치 회로(CSC)는 Q 노드와 QB 노드 각각을 서로 다른 타이밍에 충전 또는 방전시키기 위하여 인버터 회로를 포함할 수 있다.
도 3에 도시된 바와 같이, OLED 패널에 해당하는 패널(PNL)의 액티브 영역(A/A) 내 다수의 서브픽셀(SP) 각각에는 구동 트랜지스터(T3) 및 스위칭 트랜지스터(O-SWT)가 배치될 수 있다. 다만, 본 실시예들은 이에 한정되지 않으며, 도 4에 도시된 바와 같이, OLED 패널에 해당하는 패널(PNL)의 액티브 영역(A/A) 내 3개 이상의 트랜지스터가 배치될 수도 있다.
또한, 도 2에 도시된 바와 같이, 게이트 구동회로(GDC)가 INS1P 타입으로 구현된 경우, 즉, 게이트 구동회로(GDC)가 패널(PNL)에 내장되는 경우, 도 5와 같은 게이트 구동회로(GDC)를 구성하는 각종 트랜지스터(Tup, Tdown, CSC 내부의 트랜지스터들)이 패널(PNL)의 액티브 영역(A/A)의 외곽 영역인 넌-액티브 영역(N/A)에 배치될 수 있다.
도 6은 본 발명의 실시예에 따른 전자장치에서 트랜지스터들이 배치된 영역을 도시한 평면도이다. 도 7은 도 6의 A-B를 따라 절단한 단면도이다. 도 8은 도 7의 C-D를 따라 절단한 단면도이다.
도 6 내지 도 8을 참조하면, 본 발명의 실시예에 따른 전자장치는 패널 내에 다수의 게이트 라인(160, 161), 다수의 데이터 라인(110) 및 다수의 기준전압 라인(120)이 배치될 수 있다.
다수의 데이터 라인(110)과 다수의 기준전압 라인(120)은 제1 방향(예를 들면, 수평방향)으로 연장될 수 있고, 다수의 게이트 라인(160, 161)은 제1 방향과 교차하는 제2 방향(예를 들면, 수직방향)으로 연장될 수 있다.
본 발명의 실시예에 따른 전자장치는 적어도 1 개의 트랜지스터(T1, T2, T3)를 포함할 수 있다. 그리고, 적어도 1개의 스토리지 캐패시터(Cst)를 포함할 수 있다.
예를 들면, 전자장치가 패널을 포함하는 전자장치일 경우, 1개의 서브픽셀의 회로 영역은 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터를 포함하고, 적어도 1개의 스토리지 캐패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전극(110), 제1 액티브층(130), 제2 도전층(151) 및 게이트 전극(160)을 포함할 수 있다.
제1 전극(110)은 기판(100) 상에 배치될 수 있다. 제1 트랜지스터(T1)의 제1 전극(110)은 도 7에 도시된 바와 같이, 제2 방향으로 연장되는 데이터 라인(110)과 대응되는 구성일 수 있다.
제1 전극(110)이 배치된 기판(100) 상에는 제1 절연층(201)이 배치된다. 도 7 및 도 8에서는 제1 절연층(201)이 단일층으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 제1 절연층(201)은 다중층으로 이루어질 수 있다.
제1 절연층(201)은 무기절연물질을 포함할 수 있다. 예를 들면, 제1 절연층(201)은 SiOx, SiNx 및 SiON 중 어느 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1 절연층(201)은 200nm 내지 700nm의 두께로 이루어질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1 절연층(201) 상에는 제1 도전층(150)이 배치될 수 있다.
제1 도전층(150)은 알루미늄(Al), 금(Au), 구리(Cu), 티타늄)(Ti), 텅스텐(W), 몰리브덴(Mo), 또는 이들의 합금 중 어느 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
도 6에 도시된 바와 같이, 제1 도전층(150)은 평면 상으로 플레이트 형상일 수 있으나 본 발명이 이에 한정되는 것은 아니다. 또한, 제1 도전층(150)은 데이터 라인(110) 및 데이터 라인(110)이 연장되는 방향과 대응되는 방향(제1 방향)으로 배치된 제1 기준전압 라인(120) 중 어느 하나와 중첩될 수 있다.
제1 도전층(150) 상에는 제2 절연층(202)이 배치될 수 있다.
도 7 및 도 8에는 제2 절연층(202)이 단일층으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 제2 절연층(202)은 다중층으로 이루어질 수 있다.
제2 절연층(202)은 무기절연물질을 포함할 수 있다. 예를 들면, 제2 절연층(202)은 SiNx, SiON 및 SiOx 중 어느 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제2 절연층(202)의 두께는 제1 절연층(201)의 두께보다 얇을 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 제2 절연층(202)의 두께는 100nm 이하일 수 있다.
제2 절연층(202) 상에는 제2 도전층(151)이 배치될 수 있다.
제2 도전층(151)은 제1 도전층(150)과 중첩하도록 배치될 수 있다.
제2 도전층(151)은 알루미늄(Al), 금(Au), 구리(Cu), 티타늄)(Ti), 텅스텐(W), 몰리브덴(Mo), 또는 이들의 합금 중 어느 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제2 도전층(151)과 제1 도전층(151)은 중첩하여 스토리지 캐패시터(Cst)를 구성할 수 있다.
이러한 제2 도전층(151)의 면적은 제1 도전층(150)의 면적보다 작을 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제2 도전층(151) 상에는 제3 절연층(203)이 배치될 수 있다.
도 7 및 도 8에서 제3 절연층(203)은 단일층으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 제3 절연층(203)은 다중층으로 이루어질 수 있다.
제3 절연층(203)은 무기절연물질을 포함할 수 있다. 예를 들면, 제3 절연층(203)은 SiOx, SiNx 및 SiON 중 어느 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1 절연층(201), 제2 절연층(202) 및 제3 절연층(203)에는 제1 전극(110)의 상면의 일부를 노출하는 제1 홀(H1)이 구비될 수 있다.
제1 트랜지스터(T1)의 제1 액티브층(130)은 제3 절연층(203)의 상면의 일부 및 제1 홀(H1)을 따라 배치될 수 있다.
제1 액티브층(130)은 비정질 실리콘(a-Si: amorphous Silicon) 반도체로 구성될 수 있다. 이러한 제1 액티브층(130)을 포함하는 트랜지스터(TR)를 비정질 실리콘(a-Si) 트랜지스터라고 한다.
다른 예로, 제1 액티브층(130)은 산화물(Oxide) 반도체로 구성될 수 있다. 이러한 제1 액티브층(130)을 포함하는 트랜지스터(TR)를 옥사이드 트랜지스터라고 한다. 이 경우, 예를 들어, 산화물 반도체는 IGZO(Indium Gallium Zinc Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Titanium Zinc Oxide) 등의 N형 산화물 반도체일 수도 있고, CuOx, SnOx, NiOx 등의 P형 산화물 반도체일 수도 있다.
제1 액티브층(130)은 일체로 구성되는 제1 내지 제4 부분(231, 232, 233, 234)를 포함할 수 있다.
제1 액티브층(130)의 제1 부분(231)은 제3 절연층(203)의 상면의 일부에 위치하고 제1 홀(H1)이 구비된 영역에서 제1 내지 제3 절연층(201, 202, 203)의 일 측면에 배치된 부분일 수 있다.
제1 액티브층(130)의 제2 부분(232)은 제1 부분(231)에서 연장되고, 제1 홀(H1)에 의해 노출된 제1 전극(110)의 상면과 접촉된 부분일 수 있다.
한편, 제1 액티브층(130)이 산화물 반도체로 구성될 경우, 제1 전극(110)에 존재하는 금속(예를 들면, Ti 등)이 제1 액티브층(130)의 제2 부분(232)에 포함된 산소(O)를 흡수하여 제2 부분(232)이 도체화된 상태와 유사한 특성을 가질 수 있다.
또한, 도면에는 도시하지 않았으나, 제1 액티브층(130)의 제2 부분(232)과 제1 전극(110) 사이의 컨택 저항을 낮추기 위해 제2 부분(232)과 제1 전극(110) 사이에 얇은 두께를 갖는 절연층이 배치될 수 있다.
금속(Metal)과 반도체(Semiconductor)가 직접 컨택되는 경우, 높은 쇼트키 장벽(Schottky Barrier)를 갖기 때문에 컨택 저항이 높아진다. 그러나, 금속과 반도체 사이에 얇은 절연층이 삽입(MIS 컨택)되면, 금속과 반도체의 직접 컨택을 피하여 컨택 저항이 높아지는 것을 방지할 수 있다.
또한, 후술하는 제2 트랜지스터(T2)의 제2 액티브층(140) 역시, 제1 액티브층(130)과 대응되는 방법을 통해 제2 액티브층(140)과 제1 도전층(150) 사이의 컨택 저항이 낮아질 수 있다.
제1 액티브층(130)의 제3 부분(233)은 제2 부분(232)에서 연장되되 제1 홀(H1)이 구비된 영역에서 제1 내지 제3 절연층(201, 202, 203)의 다른 측면에 배치되고, 제3 절연층(203)의 상면의 일부로 연장된 부분일 수 있다.
제1 액티브층(130)의 제4 부분(234)은 제3 부분(233)에서 연장되어 제3 절연층(203)의 상면의 일부에 배치되되, 도체화된 부분일 수 있다. 다시 말해, 제1 액티브층(130)의 제4 부분(234)은 제1 액티브층(130)의 제1 내지 제3 부분(201, 202, 203)보다 전기전도도가 높은 부분일 수 있다.
제1 액티브층(130)의 제4 부분(234)은 제3 절연층(203)에 구비된 제2 홀(H2)을 통해 제2 도전층(151)의 상면의 일부와 접촉될 수 있다.
구체적으로, 도 6 및 도 7에 도시된 바와 같이, 제3 절연층(203)은 제2 도전층(151)의 상면의 일부를 노출하는 제2 홀(H2)을 구비하고, 제1 액티브층(130)의 제4 부분(234)은 제2 홀(H2)을 따라서 제2 도전층(151) 상에 배치될 수 있다.
여기서, 제1 전극(110)과 제2 도전층(151) 각각은 제1 트랜지스터(T1)의 소스 전극과 드레인 전극 중 어느 하나의 역할을 할 수 있다. 예를 들면, 제1 전극(110)이 제1 트랜지스터(T1)의 소스 전극의 역할을 하고, 제2 도전층(151)은 제1 트랜지스터(T1)의 드레인 전극 역할을 할 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 제1 전극(110)이 드레인 전극의 역할을 하고, 제2 도전층(151)이 소스 전극의 역할을 할 수도 있다.
제1 전극(110)은 패널에 배치된 데이터 라인(110)인 동시에 제1 트랜지스터(T1)의 소스 전극 또는 드레인 전극일 수 있다.
또한, 제2 도전층(151)은 스토리지 캐패시터(Cst)의 전극인 동시에 제1 트랜지스터(T1)의 소스 전극 또는 드레인 전극일 수 있다.
제1 트랜지스터(T1)의 소스 전극 또는 드레인 전극을 구성하기 위해 다수의 라인으로부터 소스 전극 또는 드레인 전극이 분기되지 않는 구조를 가지므로, 소스 전극과 드레인 전극이 분기되지 않는 영역만큼 액티브 영역(A/A)의 서브픽셀(SP) 영역의 크기를 줄일 수 있는 효과가 있다.
제1 트랜지스터(T1)의 제1 액티브층(130)은 제1 채널영역(CHA1)을 포함할 수 있다.
제1 채널영역(CHA1)은 제1 부분(231)과 제3 부분(233)일 수 있다.
이러한 제1 채널영역(CHA1)은 도 6에 도시된 바와 같이, 평면 상으로 제1 홀(H1)의 입구를 둘러싸도록 배치될 수 있다.
도 6에 도시된 제1 채널영역(CHA1)은 제1 액티브층(130)의 제1 부분(231) 중 제3 절연층(203) 상면에 배치된 영역과 제1 액티브층(130)의 제3 부분(233) 중 제3 절연층(203) 상면에 배치된 영역일 수 있다.
이러한 제1 액티브층(130)의 제1 채널영역(CHA1)은 도 7에 도시된 바와 같이, 기판(100)과 비 평행하게 배치된 영역을 포함할 수 있다.
기판(100)과 비 평행하게 배치된 제1 채널영역(CHA1)은 제1 부분(231)이 제1 내지 제3 절연층(201, 202, 203)의 일 측면에 배치된 영역과 제3 부분(233)이 제1 내지 제3 절연층(201, 202, 203)의 다른 측면에 배치된 영역일 수 있다.
제1 채널영역(CHA1)의 길이는 제1 액티브층(130)의 제1 부분(231)의 길이와 제3 부분(233)의 길이의 합일 수 있다.
구체적으로, 제1 채널영역(CHA1)의 일부에 해당하는 제1 부분(231) 및 제3 부분(233)의 길이는, 제1 부분(231) 및 제3 부분(233)이 제3 절연층(203)의 상면에 배치된 영역의 길이(이하, 제1 길이)와 제1 부분(231) 및 제3 부분(233)이 제1 홀(H1)을 따라서 제1 내지 제3 절연층(201, 202, 203)의 측면에 배치된 영역의 길이(이하, 제2 길이)의 합일 수 있다.
여기서, 제1 길이는 절단방향인 A-B와 대응되는 방향을 기준으로 한 길이이고, 제2 길이는 절단방향인 A-B와 수직한 방향을 기준으로 한 길이일 수 있다.
제1 채널영역(CHA1)의 길이는 제1 및 제3 부분(231, 233)의 길이에 비례할 수 있다.
다른 측면으로, 제1 액티브층(130)의 제1 및 제3 부분(231, 233) 각각은 제1 내지 제3 절연층(201, 202, 203)의 측면에 배치되므로, 제1 채널영역(CHA1)의 길이는 제1 내지 제3 절연층(201, 202, 203)의 두께의 합에 비례할 수 있다.
한편, 고해상도의 패널 제작을 위해서는 액티브 영역(A/A)에 존재하는 서브픽셀(SP)의 크기가 줄어들 필요가 있다.
서브픽셀(SP)의 크기를 줄이는 방안으로, 서브픽셀(SP)에 배치된 트랜지스터의 채널 영역의 길이를 줄이는 방안이 있으나, 노광 장비의 한계로 채널 영역의 길이를 저감시키는데 한계가 있다.
또한, 노광 장비를 통해 짧은 채널을 갖는 액티브층을 형성하더라도, 패널(PNL)에 형성된 트랜지스터(TR)들의 채널 영역의 길이가 일정하지 않고, 트랜지스터(TR)마다 불균일한 채널 영역의 길이를 가질 수 있다.
본 발명의 실시예에서는, 제1 트랜지스터(T1)의 제1 채널영역(CHA1)의 길이가 제1 내지 제3 절연층(201, 202, 203)의 두께와 비례하는 특징을 갖는다.
다시 말해, 본 발명의 실시예에 따른 제1 트랜지스터(T1)는 노광 공정 등을 통해 제1 액티브층(130)의 제1 채널영역(CHA1)의 길이를 결정하지 않고, 제1 내지 제3 절연층(201, 202, 203)의 두께 조절만으로 제1 채널영역(CHA1)의 길이를 조절할 수 있다.
상술한 구조를 갖는 제1 액티브층(130)을 구비하는 제1 트랜지스터(T1)는 패널 내 차지하는 면적이 줄어들 수 있기 때문에, 고해상도 패널을 제작하는데 용이할 수 있다.
제1 트랜지스터(T1)의 제1 액티브층(130) 상에는 제1 게이트 절연막(131)이 배치될 수 있다.
도 6에 도시된 바와 같이, 제1 게이트 절연막(131)은 제1 홀(H1)과 중첩될 수 있다. 또한, 제1 게이트 절연막(131)은 데이터 라인(110)이 연장되는 방향으로 연장될 수 있다.
이러한 제1 게이트 절연막(131)은 도 7에 도시된 바와 같이, 제1 액티브층(130)의 제1 내지 제3 부분(231, 232, 233)과 중첩될 수 있다. 다른 측면으로, 제1 게이트 절연막(131)은 제1 액티브층(130)의 제4 부분(234)을 노출하도록 배치될 수 있다.
제1 게이트 절연막(131)은 제1 액티브층(130)의 제4 부분(234)을 도체화하는 과정에서 제1 액티브층(130)의 제1 채널영역(CHA1)이 도체화되지 않도록 보호하는 역할을 할 수 있다.
제1 게이트 절연막(131)이 배치된 기판(100) 상에는 제4 절연층(204)이 배치될 수 있다.
도 7 및 도 8에서 제4 절연층(204)은 단일층으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 제4 절연층(204)은 다중층으로 이루어질 수 있다.
제4 절연층(204)은 무기절연물질을 포함할 수 있다. 예를 들면, 제4 절연층(204)은 SiOx, SiNx 및 SiON 중 어느 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제4 절연층(204) 상에는 제1 트랜지스터(T1)의 제1 게이트 전극(160)이 배치될 수 있다.
제1 트랜지스터(T1)의 제1 게이트 전극(160)은 제2 방향으로 연장된 제1 게이트 라인(160)과 대응되는 구성일 수 있다.
즉, 제1 트랜지스터(T1)의 제1 게이트 전극(160)을 구성하기 위해 제1 게이트 라인(160)으로부터 제1 게이트 전극(160)이 분기되지 않는 구조를 가지므로, 게이트 전극(160)이 분기되지 않는 영역만큼 액티브 영역(A/A)의 서브픽셀(SP) 영역의 크기를 줄일 수 있는 효과가 있다.
제1 게이트 전극(160) 상에는 제5 절연층(205) 및 제6 절연층(206)이 순차적으로 배치될 수 있다.
도 7 및 도 8에서 제5 및 제6 절연층(205, 206)은 단일층으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 제5 및 제6 절연층(205, 206)은 다중층으로 이루어질 수 있다.
제5 및 제6 절연층(205, 206)은 무기절연물질을 포함할 수 있다. 예를 들면, 제5 및 제6 절연층(205, 206) 각각은 SiOx, SiNx 및 SiON 중 어느 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
이러한 구조를 갖는 제1 트랜지스터(T1)는 상술한 바와 같이 제1 채널영역(CHA1)이 기판(100)과 비 평행한 영역을 포함하므로, 짧은 채널 영역의 길이를 갖는 제1 액티브층(130)을 구현할 수 있다.
이를 통해, 서브픽셀(SP) 영역의 크기를 줄일 수 있으므로, 고해상도 패널을 제작하는 데 용이할 수 있다.
이러한 제1 트랜지스터(T1)는 데이터 라인(110)과 전기적으로 연결된 스위칭 트랜지스터일 수 있다.
제2 트랜지스터(T2)는 제2 전극(120), 제2 액티브층(140), 제1 도전층(150) 및 제2 게이트 전극(160)을 포함할 수 있다.
제2 트랜지스터(T2)의 제2 전극(120)은 기판(100) 상에 배치될 수 있다. 제2 전극(120)은 제1 트랜지스터(T1)의 제1 전극(110)과 동일층에 배치되고 동일물질로 이루어질 수 있다.
도 6에 도시된 바와 같이, 제2 트랜지스터(T2)의 제2 전극(120)은 데이터 라인(110)이 연장되는 방향과 대응되는 방향(제1 방향)으로 연장된 제1 기준전압 라인(120)과 대응되는 구성일 수 있다.
제2 전극(120)이 배치된 기판(100) 상에는 제1 절연층(201), 제1 도전층(150), 제2 절연층(202), 제2 도전층(151) 및 제3 절연층(203)이 순차적으로 배치될 수 있다.
제2 절연층(202) 및 제3 절연층(203)에는 제2 전극(120)의 상면의 일부를 노출하는 제3 홀(H3)이 구비될 수 있다.
제2 트랜지스터(T2)의 제2 액티브층(140)은 제3 절연층(203)의 상면의 일부 및 제3 홀(H3)을 따라 배치될 수 있다.
제2 액티브층(140)은 비정질 실리콘 반도체 또는 산화물 반도체로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제2 액티브층(140)은 일체로 구성되는 제5 내지 제8 부분(245, 246, 247, 248)을 포함할 수 있다.
제2 액티브층(140)의 제5 부분(245)은 제3 절연층(203)의 상면의 일부에 위치하고 제3 홀(H3)이 구비된 영역에서 제2 및 제3 절연층(202, 203)의 일 측면에 배치될 수 있다.
제2 액티브층(140)의 제6 부분(246)은 제5 부분(245)에서 연장되되 제3 홀(H3)에 의해 노출된 제1 도전층(150)의 상면과 접촉된 부분일 수 있다.
제2 액티브층(140)의 제7 부분(247)은 제6 부분(246)에서 연장되되 제3 홀(H3)이 구비된 영역에서 제2 및 제3 절연층(202, 03)의 다른 측면에 배치되고, 제3 절연층(203)의 상면의 일부로 연장된 부분일 수 있다.
제2 액티브층(140)의 제8 부분(248)은 제7 부분(247)에서 연장되어 제3 절연층(203)의 상면의 일부에 배치되되, 도체화된 부분일 수 있다.
제2 액티브층(140)의 제8 부분(248)은 제1 내지 제3 절연층(201, 202, 203)에 구비된 제4 홀(H4)을 통해 제2 전극(120)의 상면의 일부와 접촉될 수 있다.
구체적으로, 도 6 및 도 7에 도시된 바와 같이, 제1 내지 제3 절연층(201, 202, 203)은 제2 전극(120)의 상면의 일부를 노출하는 제4 홀(H4)을 구비하고, 제2 액티브층(140)의 제8 부분(248)은 제4 홀(H4)을 따라서 제2 전극(120) 상에 배치될 수 있다.
제2 전극(120)과 제1 도전층(150) 각각은 제2 트랜지스터(T2)의 소스 전극과 드레인 전극 중 어느 하나의 역할을 할 수 있다. 예를 들면, 제2 전극(120)이 제2 트랜지스터(T2)의 소스 전극의 역할을 하고, 제1 도전층(150)은 제2 트랜지스터(T2)의 드레인 전극의 역할을 할 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 제2 전극(120)이 드레인 전극의 역할을 하고, 제1 도전층(151)이 소스 전극의 역할을 할 수도 있다.
제2 전극(120)은 패널에 배치된 기준전압 라인(120)인 동시에 제2 트랜지스터(T2)의 소스 전극 또는 드레인 전극일 수 있다.
또한, 제1 도전층(150)은 스토리지 캐패시터(Cst)의 전극인 동시에 제2 트랜지스터(T2)의 소스 전극 또는 드레인 전극일 수 있다.
이와 같이, 제2 트랜지스터(T2)의 소스 전극 또는 드레인 전극을 구성하기 위해 다수의 라인으로부터 소스 전극 또는 드레인 전극이 분기되지 않는 구조를 가지므로, 소스 전극과 드레인 전극이 분기되지 않는 영역만큼 액티브 영역(A/A)의 서브픽셀(SP) 영역의 크기를 줄일 수 있는 효과가 있다.
제2 트랜지스터(T2)의 제2 액티브층(140)은 제2 채널영역(CHA2)을 포함할 수 있다.
제2 채널영역(CHA2)은 제5 부분(245)과 제7 부분(247)일 수 있다.
이러한 제2 채널영역(CHA2)은 도 6에 도시된 바와 같이, 평면 상으로 제3 홀(H3)의 입구를 둘러싸도록 배치될 수 있다.
도 6에 도시된 제2 채널영역(CHA2)은 제2 액티브층(140)의 제5 부분(245) 중 제3 절연층(230) 상면에 배치된 영역과 제2 액티브층(140)의 제7 부분(247) 중 제3 절연층(203) 상면에 배치된 영역일 수 있다.
이러한 제2 액티브층(140)의 제2 채널영역(CHA2)은 도 7에 도시된 바와 같이, 기판(100)과 비 평행하게 배치된 영역을 포함할 수 있다.
상술한 제2 채널영역(CHA2)의 구조를 통해, 제2 액티브층(140)은 짧은 제2 채널영역(CHA2)의 길이를 가질 수 있다.
이에, 제2 액티브층(140)을 포함하는 제2 트랜지스터(T2)의 면적이 감소하고, 제2 트랜지스터(T2)가 배치된 서브픽셀(SP) 영역의 크기 역시 줄어들 수 있으므로, 고해상도 패널을 제작하는 데 용이할 수 있다.
기판(100)과 비 평행하게 배치된 제2 채널영역(CHA2)은 제5 부분(245)이 제2 및 제3 절연층(202, 203)의 일 측면에 배치된 영역과 제7 부분(247)이 제2 및 제3 절연층(202, 203)의 다른 측면에 배치된 영역일 수 있다.
제2 채널영역(CHA2)의 길이는 제2 액티브층(140)의 제5 부분(245)의 길이와 제7 부분(247)의 길이의 합일 수 있다.
구체적으로, 제2 채널영역(CHA2)의 일부에 해당하는 제5 부분(245)의 길이는, 제3 절연층(203)의 상면에 배치된 영역의 길이(이하, 제3 길이)와 제3 홀(H3)을 따라서 제2 및 제3 절연층(202, 203)의 일 측면에 배치된 영역의 길이(이하, 제4 길이)의 합일 수 있다.
여기서, 제3 길이는 A-B- 절단방향을 기준으로 한 길이이고, 제4 길이는 A-B 절단방향과 수직한 방향을 기준으로 한 길이일 수 있다.
제2 채널영역(CHA2)의 길이는 제5 및 제7 부분(245, 247)의 길이에 비례할 수 있다.
다른 측면으로, 제2 액티브층(140)의 제5 및 제7 부분(245, 247) 각각은 제2 및 제3 절연층(202, 203)의 측면에 배치되므로, 제2 채널영역(CHA2)의 길이는 제2 제3 절연층(202, 203)의 두께의 합에 비례할 수 있다.
본 발명의 제2 트랜지스터(T2)는 제2 및 제3 절연층(202, 203)의 두께 조절만으로 제2 채널영역(CHA2)의 길이를 조절할 수 있다.
또한, 하나의 서브픽셀(SP) 내에 존재하는 제1 및 제2 트랜지스터(T1, T2)의 제1 및 제2 액티브층(130, 140) 각각의 채널영역의 길이는 상이할 수 있다.
상술한 바와 같이, 제1 액티브층(130)의 제1 채널영역(CHA1)의 길이는 제1 내지 제3 절연층(201, 202, 203)의 두께에 비례하고 제2 액티브층(140)의 제2 채널영역(CHA2)의 길이는 제2 및 제 절연층(202, 203)의 두께에 비례하므로, 제1 채널영역(CHA1)의 길이가 제2 채널영역(CHA2)의 길이보다 길 수 있다.
예를 들면, 제1 채널영역(CHA1)의 길이는 제2 채널영역(CHA2)의 길이보다 제1 절연층(201)의 두께의 2배만큼 길 수 있다.
즉, 본 발명의 실시예에 따른 전자장치는 하나의 서브픽셀(SP) 내에 배치된 트랜지스터 들의 성능을 고려하여 각 트랜지스터들의 채널영역의 길이를 조절할 수 있으며, 채널영역의 길이는 노광 공정이 아닌 절연층의 두께로 조절할 수 있으므로 공정이 간단하고 신뢰성 있는 채널영역의 길이를 얻을 수 있다.
제2 트랜지스터(T2)의 제2 액티브층(140) 상에는 제2 게이트 절연막(132)이 배치될 수 있다.
도 6에 도시된 바와 같이, 제2 게이트 절연막(132)은 제3 홀(H3)과 중첩될 수 있다. 또한, 제2 게이트 절연막(132)은 기준전압 라인(120)이 연장되는 방향으로 연장될 수 있다.
이러한 제2 게이트 절연막(132)은 도 7에 도시된 바와 같이, 제2 액티브층(140)의 제5 내지 제7 부분(245, 246, 247)과 중첩될 수 있다. 다른 측면으로, 제2 게이트 절연막(132)은 제2 액티브층(140)의 제8 부분(248)을 노출하도록 배치될 수 있다.
제2 게이트 절연막(132)은 제2 액티브층(140)의 제8 부분(248)을 도체화하는 과정에서 제2 액티브층(140)의 제2 채널영역(CHA2)이 도체화되지 않도록 보호하는 역할을 할 수 있다.
한편, 도 6 및 도 7에서는 제2 게이트 절연막(132)이 배치된 구성을 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 제2 게이트 절연막(132)이 존재하지 않을 수도 있다.
제2 게이트 절연막(132)이 배치된 기판(100) 상에는 제4 절연층(204)이 배치될 수 있다.
제4 절연층(204) 상에는 제2 트랜지스터(T2)의 제2 게이트 전극(160)이 배치될 수 있다.
제2 게이트 전극(160) 상에는 제5 절연층(205) 및 제6 절연층(206)이 순차적으로 배치될 수 있다.
제2 트랜지스터(T1)의 제2 게이트 전극(160)은 제1 게이트 라인(160)과 대응되는 구성일 수 있다.
다른 측면으로, 제2 트랜지스터(T1)의 제2 게이트 전극(160)은 제1 트랜지스터(T1)의 제1 게이트 전극(160)과 일체인 구조일 수 있다. 즉, 제2 트랜지스터(T1)의 제2 게이트 전극(160)와 제1 트랜지스터(T1)의 제1 게이트 전극(160)은 하나의 제1 게이트 라인(160)과 대응되는 구성일 수 있다.
구체적으로, 도 6에 도시된 바와 같이, 제1 게이트 라인(160)이 제2 방향으로 연장되므로, 제1 게이트 라인(160)은 제1 및 제2 트랜지스터(T2)의 공통 게이트 전극(160)으로 사용될 수 있다.
본 발명의 실시예에서는 제1 트랜지스터(T1)의 제1 게이트 전극(160) 및 제2 트랜지스터(T2)의 제2 게이트 전극(160)을 구성하기 위해 제1 게이트 라인(160)으로부터 제1 및 제2 게이트 전극(160)이 분기되지 않는 구조를 가지므로, 제1 및 제2 게이트 전극(160)이 분기되지 않는 영역만큼 액티브 영역(A/A)의 서브픽셀(SP) 영역의 크기를 줄일 수 있는 효과가 있다.
즉, 제1 게이트 라인(160)만으로 2개의 트랜지스터의 게이트 전극(160) 역할을 할 수 있으므로, 각 트랜지스터의 게이트 전극을 따로 형성할 필요가 없다.
이러한 제2 트랜지스터(T2)은 기준전압 라인(120)과 전기적으로 연결된 센싱 트랜지스터일 수 있다.
한편, 도 7에서는 제1 내지 제 4홀(H1, H2, H3, H4)의 단면 구조에서, 제1 내지 제4 홀(H1, H2, H3, H4)의 측면이 정테이퍼 형상인 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니다.
도 9는 본 발명의 다른 실시예에 따른 전자장치의 단면도를 도시한 도면이다.
도 9에 도시된 바와 같이, 제1 내지 제4 홀(H1, H2, H3, H4)의 단면 구조에서, 제1 내지 제4 홀(H1, H2, H3, H4)의 측면이 역테이퍼 형상일 수도 있다.
한편, 도면에는 도시하지 않았으나, 제1 내지 제4 홀(H1, H2, H3, H4)의 단면 구조에서, 제1 내지 제4 홀(H1, H2, H3, H4)의 측면이 수평면과 이루는 각이 수직일 수도 있다.
도 7 및 도 9에 도시된 바와 같이, 제1 내지 제4 홀(H1, H2, H3, H4)의 형상이 변경될 경우, 제1 액티브층(130)이 제1 전극(110)과 접촉하는 면적이 달라지고, 제1 채널영역(CHA1)의 길이 역시 달라질 수 있다.
또한, 제2 액티브층(140)이 제1 도전층(150)과 접촉하는 면적이 달라지고, 제2 채널영역(CHA2)의 길이가 달라질 수 있다. 또한, 제1 액티브층(130)의 제4 부분(234)과 제2 액티브층(140)의 제8 부분(248) 각각이 제2 도전층(151)과 제2 전극(120)과 접촉하는 면적이 달라질 수 있다.
즉, 제1 내지 제4 홀(H1, H2, H3, H4)의 형상 변경을 통해 제1 및 제2 트랜지스터(T1, T2)의 채널영역(CHA1, CHA2)들의 길이를 조절하거나, 제1 및 제2 액티브층(130, 140)이 전극 또는 도전층과 접촉하는 면적의 크기를 조절할 수 있다.
도 9의 구조는 후술하는 실시예들에 모두 적용될 수 있다.
홀의 형상과 액티브층의 채널영역의 길이의 관계를 도 10a를 참조하여 구체적으로 검토하면 다음과 같다.
도 10a는 제1 홀 및 제1 트랜지스터의 구조를 도시한 도면이다.
도 10a를 참조하면, 제1 트랜지스터(T1)의 제1 액티브층(130)은 제1 채널영역(CHA1)을 포함할 수 있다.
제1 채널영역(CHA1)은 제1 부분(231)과 제3 부분(233)일 수 있다.
이러한 제1 채널영역(CHA1)은 평면 상으로 제1 홀(H1)의 입구를 둘러싸도록 배치될 수 있다.
제1 채널영역(CHA1)은 제1 액티브층(130)의 제1 부분(231) 중 제3 절연층(203) 상면에 배치된 영역과 제1 액티브층(130)의 제3 부분(233) 중 제3 절연층(203) 상면에 배치된 영역일 수 있다.
이러한 제1 채널영역(CHA1)의 길이는 제1 액티브층(130)의 제1 부분(231)의 길이와 제3 부분(233)의 길이의 합일 수 있다.
제1 액티브층(130)의 제1 부분(231)의 길이는 제1 절연층(201)의 두께(T1), 제2 절연층(202)의 두께(T2), 제3 절연층(203)의 두께(T3) 및 제3 절연층(230)의 측면에 배치된 영역으로부터 제3 절연층(203)의 상면까지 연장된 영역에 해당하는 제1 부분(231)의 폭(W1)의 합일 수 있다.
또한, 제1 액티브층(130)의 제3 부분(233)의 길이는 제1 절연층(201)의 두께(T1), 제2 절연층(202)의 두께(T2), 제3 절연층(203)의 두께(T3) 및 제3 절연층(230)의 다른 측면에 배치된 영역으로부터 제3 절연층(203)의 상면까지 연장된 영역에 해당하는 제3 부분(233)의 폭(W2)의 합일 수 있다.
한편, 트랜지스터의 전류 특성은 홀의 폭에 비례하고 채널의 길이에 반비례하는 특성을 갖는다.
고해상도 패널의 경우, 서브픽셀(SP) 영역의 크기가 줄어들게 되고, 이로 인해, 서브픽셀(SP) 내에 배치된 다수의 홀의 폭(W) 역시 줄어들 수 있다.
따라서, 고해상도의 패널에서는 홀의 폭(W)이 줄어듦에 따라 트랜지스터의 전류 특성이 저하될 수 있으므로, 트랜지스터의 전류 특성 확보를 위해 채널 길이를 짧게 형성할 수 있다.
본 발명의 실시예에서, 제1 채널영역(CHA1)의 길이는 제1 내지 제3 절연층(201, 202, 203)의 두께를 통해 조절될 수 있다.
즉, 본 발명에서는 제1 내지 제3 절연층(201, 202, 203)의 두께를 얇게 형성함으로써, 제1 채널영역(CHA1)의 길이를 짧게 할 수 있다.
또한, 기판(100)과 제1 내지 제3 절연층(201, 202, 203) 사이의 각도(Z)를 조절을 통해, 제1 홀(H1)을 따라서 제1 채널영역(CHA1)이 배치되는 제1 내지 제3 절연층(201, 202, 203)의 길이를 조절하고, 이를 통해, 고해상도의 패널에 적용 가능하도록 제1 채널영역(CHA1)의 길이를 조절할 수 있다.
도 10a에서는 제1 채널영역(CHA1)을 포함하는 제1 액티브층(130)이 단일층인 구성을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 제1 액티브층(130)은 2층 이상의 구조일 수도 있다.
다른 실시예에 따른 제1 액티브층의 구조를 도 10b를 참조하여 검토하면 다음과 같다.
도 10b는 제1 트랜지스터의 제1 액티브층의 다른 구조를 도시한 도면이다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다.
도 10b를 참조하면, 제1 트랜지스터(T1)의 제1 액티브층(330)은 제1 내지 제3 절연층(201, 202, 230) 상에 배치된 제1 층(131) 및 제1 층(131) 상에 배치된 제 2 층(132)을 포함할 수 있다.
제1 액티브층(330)의 제1 층(131)은 도 10a에 도시된 제1 액티브층(130)의 구조와 동일할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
도 10b의 제1 액티브층(370)의 제1 층(131)과 제2 층(132)은 산화물 반도체일 수 있다. 예를 들면, 제1 층(131)과 제2 층(132)은 인듐(In), 갈륨(Ga), 아연(Zn), 티타늄(Ti) 및 주석(Tin) 적어도 어느 하나의 재료와 산소(O)를 포함할 수 있다.
제1 액티브층(330)의 제1 층(131)은 제3 절연층(203)의 상면의 일부에 위치하고 제1 홀(H1)이 구비된 영역에서 제1 내지 제3 절연층(201, 202, 203)의 일 측면에 위치하는 제1 부분(231a), 제1 부분(231a)에서 연장되되 제1 전극(110)의 상면과 접촉된 제2 부분(232a), 제2 부분(232a)에서 연장되되 제1 홀(H1)이 구비된 영역에서 제1 내지 제3 절연층(201, 202, 203)의 다른 측면에 위치하고 제3 절연층(203)의 상면의 일부로 연장된 제3 부분(233a) 및 제3 부분(233a)에서 연장되되 제3 절연층(203)의 상면의 일부에 배치된 제4 부분(234a)을 포함할 수 있다.
그리고, 제1 액티브층(330)의 제2 층(132)은 제1 층(131)의 제1 부분(231a)과 중첩된 제1 영역(331b), 제1 층(131)의 제2 부분(232a)과 중첩된 제2 영역(332b), 제1 층(131)의 제3 부분(233a)과 중첩된 제3 영역(333b) 및 제1 층(131)의 제4 부분(234a)과 중첩된 제4 영역(334b)를 포함할 수 있다.
제1 액티브층(330)의 제1 층(131)과 제2 층(132)은 산화물 반도체일 수 있다. 예를 들면, 제1 층(171)과 제2 층(270)은 인듐(In), 갈륨(Ga), 아연(Zn), 티타늄(Ti) 및 주석(Tin) 적어도 어느 하나의 재료와 산소(O)를 포함할 수 있다.
제1 액티브층(330)의 제1 층(131)에 포함되는 조성들의 함량과 제2 층(132)에 포함되는 조성들의 함량은 서로 상이할 수 있다.
예를 들면, 제1 액티브층(330)의 제1 층(131)에 포함된 갈륨(Ga)의 함량은 제1 액티브층(330)의 제2 층(132)에 포함된 갈륨(Ga)의 ?t량보다 높을 수 있다. 또한, 제1 액티브층(330)의 제1 층(131)에 포함된 주석(Sn)의 함량은 제1 액티브층(330)의 제2 층(132)에 포함된 갈륨(Sn)의 ?t량보다 높을 수 있다. 즉, 제1 액티브층(330)에 포함된 갈륨(Ga)과 주석(Sn)은 게이트 전극(160)과 멀어질수록 함량이 높아질 수 있다.
이러한 구조를 갖는 제1 액티브층(330)의 주(main) 채널영역은 제1 층(131)의 제1 부분(231a)과 제3 부분(233a) 또는 제2 층(132)의 제1 영역(331b)과 제3 영역(333b)일 수 있다.
예를 들어, 도 10b에 도시된 바와 같이, 제1 트랜지스터(T3)의 게이트 전극(160)이 제1 액티브층(330)의 상부에 배치될 경우, 제1 액티브층(330)의 주 채널영역은 제2 층(132)의 제1 영역(331b)과 제3 영역(333b)일 수 있다.
본 발명의 실시예가 이에 한정되는 것은 아니며, 제1 트랜지스터(T1)의 게이트 전극(160)이 제1 액티브층(330)의 하부에 배치될 경우, 제1 액티브층의 주 채널영역은 제1 층(131)의 제1 부분(231a)과 제3 부분(233a)일 수 있다.
즉, 본 발명의 실시예에서는 제1 트랜지스터(T1)의 게이트 전극(160)의 위치에 따라 제1 액티브층(330)의 주 채널영역의 위치가 변동될 수 있다.
상술한 바와 같이, 제1 액티브층(330)의 2층 이상인 구조로 이루어짐으로써, 제1 액티브층(330)을 제조하는 과정에서 제1 액티브층(330)의 성막 균일도가 저하되어 제1 트랜지스터(T1)의 특성이 저하되는 것을 방지할 수 있다. 다시 말해, 제1 액티브층(330)이 2층 이상인 구조 이루어짐으써, 제1 액티브층(330)의 신뢰성을 향상시킬 수 있는 효과가 있다.
도 10b에서는 제1 트랜지스터(T1)의 제1 액티브층(330)이 2층 이상인 구조를 중심으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 제2 트랜지스터(T2)의 제2 액티브층(340) 역시 2층 이상인 구조로 이루어질 수 있다.
한편, 도 6 및 도 8에 도시된 바와 같이, 하나의 서브픽셀(SP)에는 제3 트랜지스터(T3)가 더 배치될 수 있다.
제3 트랜지스터(T3)는 제3 전극(161), 제1 도전층(150), 및 제2 도전층(151) 및 제3 액티브층(170)을 포함할 수 있다.
기판(100) 상에는 제1 절연층(201)이 배치될 수 있다. 한편, 도 6의 절단 영역(C-D)에 따라, 기판(100) 상에는 기준전압 라인(120)이 배치되고, 기준전압 라인(120) 상에 제1 절연층(201)이 배치될 수 있다.
제1 절연층(201)에는 제1 도전층(150)이 배치될 수 있다.
제1 도전층(150) 상에는 제2 절연층(202)이 배치될 수 있다.
제2 절연층(202) 상에는 제1 도전층(150)과 중첩하여 스토리지 캐패시터(Cst)를 형성하는 제2 도전층(151)이 배치될 수 있다. 이러한 제2 도전층(151)은 제3 액티브층(170)의 하부에 위치하여, 제3 트랜지스터(T3)의 게이트 전극 역할을 할 수 있다.
제2 도전층(151) 상에는 제3 절연층(203)이 배치될 수 있다.
제3 절연층(203) 상에는 제2 게이트 절연막(132)이 배치될 수 있다. 제2 게이트 절연막(132)은 제1 도전층(150)의 일부와 중첩하도록 배치될 수 있다.
제2 게이트 절연막(132) 상에는 제4 절연층(204)이 배치될 수 있다.
제4 절연층(204) 상에는 제3 트랜지스터(T3)의 제3 전극(161)이 배치될 수 있다. 제3 전극(161)은 제1 및 제2 트랜지스터(T1, T2)의 공통 게이트 전극인 게이트 전극(160)과 동일층에 배치되고, 동일물질로 이루어질 수 있다.
또한, 도 6에 도시된 바와 같이, 제3 트랜지스터(T3)의 제3 전극(161)은 제1 게이트 라인(160)과 나란히 배치된 제2 게이트 라인(161)과 대응되는 구성일 수 있다.
제3 전극(161) 상에는 제5 절연층(205)이 배치될 수 있다.
제5 절연층(205) 상에는 제3 트랜지스터(T3)의 제3 액티브층(170)이 배치될 수 있다.
제3 액티브층(170)은 비정질 실리콘 반도체 또는 산화물 반도체로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제3 액티브층(170)의 일 단(371)은 제5 절연층(205)에 구비된 제5 홀(H5)을 통해 제3 전극(161)과 접촉될 수 있다. 제3 액티브층(170)의 타 단(373)은 제2 내지 제5 절연층(202, 203, 204, 205) 및 제2 게이트 절연막(132)에 구비된 제6 홀(H6)을 통해 제1 도전층(150)과 접촉될 수 있다.
구체적으로, 도 6 및 도 8에 도시된 바와 같이, 제5 절연층(205)은 제3 전극(161)의 상면의 일부를 노출하는 제5 홀(H5)을 구비하고, 제3 액티브층(170)의 일 단(371)은 제5 홀(H5)을 따라서 제3 전극(161) 상에 배치될 수 있다.
또한, 제2 내지 제5 절연층(202, 203, 204, 205) 및 제2 게이트 절연막(132)은 제1 도전층(150)의 상면의 일부를 노출하는 제6 홀(H5)을 구비하고 제3 액티브층(170)의 타 단(372)은 제6 홀(H6)을 따라서 제1 도전층(150) 상에 배치될 수 있다.
여기서, 제3 전극(161)과 제1 도전층(150) 각각은 제3 트랜지스터(T3)의 소스 전극과 드레인 전극 중 어느 하나의 역할을 할 수 있다. 예를 들면, 제3 전극(161)이 제3 트랜지스터(T3)의 소스 전극의 역할을 하고, 제1 도전층(150)은 제3 트랜지스터(T3)의 드레인 전극 역할을 할 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 제3 전극(161)이 드레인 전극 역할을 하고, 제1 도전층(150)이 소스 전극의 역할을 할 수도 있다.
다시 말해, 제3 전극(161)은 제2 게이트 라인(161)인 동시에 제3 트랜지스터(T3)의 소스 전극 또는 드레인 전극일 수 있다.
또한, 제1 도전층(150)은 스토리지 캐패시터(Cst)의 전극인 동시에 제2 트랜지스터(T2)의 소스 전극 또는 드레인 전극일 수 있고, 이와 더불어 제3 트랜지스터(T3)의 소스 전극 또는 드레인 전극일 수 있다.
이와 같이, 제3 트랜지스터(T3)의 소스 전극 또는 드레인 전극을 구성하기 위해, 다수의 라인으로부터 소스 전극 또는 드레인 전극이 분기되지 않는 구조를 가지므로, 액티브 영역(A/A)의 서브픽셀(SP) 영역의 크기를 줄일 수 있는 효과가 있다.
제3 트랜지스터(T3)의 제3 액티브층(170)은 제3 채널영역(CHA3)을 포함할 수 있다.
제3 채널영역(CHA3)은 제3 액티브층(170) 상에 배치된 제1 보호막(307) 및 제3 도전층(180)과 중첩된 영역일 수 있다.
제3 채널영역(CHA3)의 길이는 제1 보호막(307)의 폭과 대응될 수 있고, 제3 도전층(180)의 폭과도 대응될 수 있다.
제3 액티브층(170)의 제3 채널영역(CHA3)은 제3 트랜지스터(T3)의 게이트 전극 역할을 하는 제2 도전층(151)과 중첩될 수 있다.
제3 액티브층(170)의 일 단(371)과 타 단은(373)은 제3 채널영역(CHA3)과는 다르게 도체화된 영역일 수 있다. 제3 액티브층(170)의 일 단(371)과 타 단은(373)은 제3 액티브층(170)의 제3 채널영역(CHA3)보다 전기전도도가 높은 영역일 수 있다.
도체화된 영역인 제3 액티브층(170)의 일 단(371)은 제3 전극(161)과 접촉되고, 도체화된 또 다른 영역인 제3 액티브층(170)의 타 단(373)은 제1 도전층(150)과 접촉될 수 있다.
제1 보호막(307) 상에 배치된 제3 도전층(180)은 패널에 그라운드 전압을 공급하는 그라운드 라인과 전기적으로 연결될 수 있다.
구체적으로, 제3 도전층(180)은 도 6에 도시된 컨택홀(190)을 통해 제1 도전층(150)과 전기적으로 연결될 수 있다. 이 경우, 제1 도전층(150)은 그라운드 라인과 전기적으로 연결될 수 있다.
본 발명의 실시예에 따른 제3 도전층(180)의 역할은 이에 한정되지 않는다. 예를 들면, 제3 도전층(180)은 제3 트랜지스터(T3)의 게이트 전극 역할을 하는 제2 도전층(151)과 전기적으로 연결되어, 제2 도전층(151)과 함께 게이트 전극 역할을 할 수 있다. 이 경우, 제3 트랜지스터(T3)는 더블 게이트(double gate) 구조를 가질 수 있다.
이와 같이, 제3 도전층(180)이 게이트 전극 역할을 함으로써, 제3 도전층(180)은 패널 상부에서 유입되는 광이 제3 액티브층(170)의 제3 채널영역(CHA3) 내부에 침투하는 것을 방지할 수 있다.
즉, 제3 도전층(180)은 제3 액티브층(170)의 제3 채널영역(CHA3)을 보호하는 역할을 할 수 있다.
제3 도전층(180)이 배치된 기판(100) 상에 제6 절연층(206)이 배치될 수 있다.
상술한 구조를 갖는 제3 트랜지스터(T3)에는 데이터 전압이 인가될 수 있다. 다시 말해, 도 6 및 도 8에는 도시하지 않았으나, 제3 트랜지스터(T3)에는 유기발광다이오드(OLED)가 전기적으로 연결될 수 있고, 제3 트랜지스터(T3)는 유기발광다이오드(OLED)를 구동하는 구동 트랜지스터일 수 있다.
구동 트랜지스터는, 높은 S-계수가 요구된다. S-계수는 S-계수 그래프(Sub-threshold graph)를 통해 알 수 있다.
S-계수 그래프는 구동 트랜지스터의 게이트 전압의 변화량과 구동 전류의 변화량 간의 비율을 나타낸 그래프이며, 구동 트랜지스터의 S-계수 그래프의 기울기가 큰 경우 가용 데이터 전압 범위가 좁아 저 계조 표현에 불리하다는 문제가 있으며, 구동 트랜지스터가 오프(off) 상태에서 온(on) 상태로 가는 속도가 느릴 수 있다.
여기서, S-계수 그래프의 기울기는 1/S-계수일 수 있다.
다시 말해, S-계수는 게이트 전압이 변할 때, 채널 포텐셜(channel potential)이 얼마나 빠르게 변하는지를 나타내는 것이고, S-계수가 크다는 것은 S-계수가 작을 때에 비해서, 채널 포텐셜이 느리게 변하는 것을 의미한다.
이러한 S-계수는 구동 트랜지스터의 채널 영역의 폭/길이의 비(ratio)에 반비례하는데, 본 발명에서는 제3 트랜지스터(T3)의 제3 채널 영역(CHA3)의 길이를 제1 보호막(307)의 폭과 대응되도록 제작함으로써, 제3 채널 영역(CHA3)의 길이가 너무 짧아져서 S-계수가 낮아지는 것을 방지할 수 있다.
즉, 본 발명의 실시예에 따른 제3 트랜지스터(T3)는 구동 트랜지스터에 적정한 제3 채널 영역(CHA3)의 길이를 가지므로, 높은 S-계수를 얻을 수 있고, 이에, 가용 데이터 전압 범위를 넓힐 수 있는 효과가 있다.
또한, 도 8에서는, 제5 홀(H5) 및 제6 홀(H6)의 단면 구조에서, 측면에 정테이퍼 형상인 구조만을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 제5 홀(H5) 및 제6 홀(H6)의 단면 구조는 도 9에 도시된 제1 내지 제 4홀(H1, H2, H3, H4)과 같이, 측면이 역테이퍼 형상일 수 있다. 또한, 제5 홀(H5) 및 제6 홀(H6)의 단면 구조는, 각 홀들의 측면이 수평면과 이루는 각이 수직일 수도 있다.
한편, 도 8에 도시된 바와 같이, 구동 트랜지스터인 제3 트랜지스터(T3)의 제3 액티브층(170)의 제3 채널영역(CHA3) 하부에는 스토리지 캐패시터(Cst)가 배치될 수 있다.
본 발명의 실시예에 따른 전자장치는 제3 트랜지스터(T3)의 제3 액티브층(170)의 제3 채널영역(CHA3) 하부에 스토리지 캐패시터(Cst)가 배치된 구조를 포함함으로써, 스토리지 캐패시터(Cst)에 포함된 전극들(제1 도전층 및 제2 도전층)이 제1 내지 제3 트랜지스터(T1, T2, T3)에 포함되는 전극 역할을 할 수 있다. 이에, 제1 내지 제3 트랜지스터(T1, T2, T3)에 포함되는 각종 전극을 따로 형성할 필요가 없으므로, 서브픽셀(SP)의 면적을 대폭 줄임으로써, 초고해상도 패널을 구현할 수 있는 효과가 있다.
도 8에 도시된 바와 같이, 본 발명의 실시예에 따른 전자장치에서 제3 트랜지스터(T3)의 제3 액티브층(170)은 단일층일 수도 있으나, 본 발명이 이에 한정되는 것은 아니다.
도 11을 참조하여, 제3 트랜지스터(T3)의 제3 액티브층의 다른 구조를 검토하면 다음과 같다.
도 11은 본 발명의 실시예에 따른 전자장치의 제3 트랜지스터의 다른 구조를 도시한 도면이다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다.
도 11을 참조하면, 데이터 전압이 인가되는 제3 트랜지스터(T3)의 제3 액티브층(370)은 제5 절연층(205) 상에 배치된 제1 층(171) 및 제1 층(171) 상에 배치된 제2 층(270)을 포함할 수 있다.
제3 액티브층(370)의 제1 층(171)은 도 8에 도시된 제3 액티브층(170)의 구조와 동일할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제3 액티브층(370)의 제2 층(270)의 제1 영역(271b) 및 제2 층(270)의 제2 영역(273b)은 제3 액티브층(370)의 제1 층(171)의 제1 영역(371a) 및 제1 층(171)의 제2 영역(373a)과 같이 도체화된 상태일 수 있다. 또한, 제3 액티브층(370)의 제2 층(270)의 제3 영역(272b)은 제3 액티브층(370)의 제1 층(171)의 제2 영역(372a)과 중첩하는 영역에 구비될 수 있다.
도 11의 제3 액티브층(370)의 제1 층(171)과 제2 층(270)은 산화물 반도체일 수 있다. 예를 들면, 제1 층(171)과 제2 층(270)은 인듐(In), 갈륨(Ga), 아연(Zn), 티타늄(Ti) 및 주석(Tin) 적어도 어느 하나의 재료와 산소(O)를 포함할 수 있다.
제3 액티브층(370)의 제1 층(171)에 포함되는 조성들의 함량과 제2 층(270)에 포함되는 조성들의 함량은 서로 상이할 수 있다.
예를 들면, 제3 액티브층(370)의 제2 층(270)에 포함된 갈륨(Ga)의 함량은 제3 액티브층(370)의 제1 층(171)에 포함된 갈륨(Ga)의 함량보다 높을 수 있다. 또한, 제3 액티브층(370)의 제2 층(270)에 포함된 주석(Sn)의 함량은 제3 액티브층(370)의 제1 층(171)에 포함된 갈륨(Sn)의 함량보다 높을 수 있다.
이로 인해, 제3 액티브층(370)의 제2 층(270)의 전기전도성은 제1 층(171)의 전기전도성보다 낮을 수 있다. 또한, 제3 액티브층(370)의 제2 층(270)의 밴드 갭(band-gap)은 제1 층(171)의 밴드 갭보다 클 수 있다.
산화물 반도체를 구동 트랜지스터의 액티브층으로 사용하는 경우, 채널 길이의 변화에 따라 문턱 전압(threshold voltage)이 크게 시프트 될 수 있다. 따라서, 산화물 반도체를 구동 트랜지스터의 액티브층으로 사용하는 경우, 전자장치에 요구되는 문턱 전압 값을 유지하면서 쇼트 채널을 구현하는 데에는 어려움이 있다.
본 발명의 실시예에 따른 전자장치는, 도 11에 도시된 바와 같이, 2층의 제3 액티브층(370)의 층을 통해 전자장치에서 요구되는 문턱 전압 값을 유지하면서 쇼트 채널을 구현할 수 있는 효과가 있다.
상술한 바와 같이, 본 발명의 실시예에 따른 전자장치에서 구동 트랜지스터인 제3 트랜지스터(T3)의 제3 액티브층(370)이 제1 및 제2 층(170, 270)을 포함함으로써, 제3 액티브층(370)은 헤테로 접합(Hetero-junction) 구조를 가질 수 있다.
여기서, 제3 액티브층(370)의 제1 층(171)과 제2 층(270)의 접합 부분에는, 내부 확산 전위(built-in potential)에 의한 공핍 영역(depletion region)이 형성될 수 있다. 내부 확산 전위(Vbi)는 상기 접합 부분에서 밴드 벤딩(band bending)을 유발한다. 제3 액티브층(370)은 공핍 영역을 갖기 때문에 총 전하 밀도를 제어할 수 있으므로, 채널 길이에 따라 문턱 전압이 왜곡되는 것을 방지할 수 있다.
이러한 구조를 갖는 제3 액티브층(370)의 주 채널영역은 제1 층(171)의 제2 영역(372a) 또는 제2 층(270)의 제2 영역(272b)일 수 있다.
예를 들어, 도 11에 도시된 바와 같이, 제3 트랜지스터(T3)의 게이트 전극인 제2 도전층(151)이 제3 액티브층(370)의 하부에 배치될 경우, 주 채널영역은 제1 층(171)의 제2 영역(372a)일 수 있다.
본 발명은 이에 한정되지 않으며, 제3 트랜지스터(T3)의 게이트 전극인 제2 도전층(151)이 제3 액티브층(370)의 상부에 배치될 경우, 제3 액티브층(370)의 주 채널영역은 제2 층(270)의 제2 영역(272b)일 수 있다.
즉, 본 발명의 실시예에서는 제3 트랜지스터(T3)의 게이트 전극인 제2 도전층(151)의 위치에 따라 제3 액티브층(370)의 주 채널영역의 위치가 변동될 수 있다.
한편, 도 11에서는 제3 트랜지스터(T3)의 제3 액티브층(370)이 2중층으로 구성된 구조만을 도시하였으나, 경우에 따라서는 제1 및 제2 트랜지스터(T1, T2)의 제1 및 제2 액티브층(130, 140) 역시 2중층으로 구성될 수 있다.
또한, 도 11의 구조는 후술하는 실시예에 모두 적용될 수 있다.
이어서, 도 12 내지 도 14을 참조하여 다른 실시예에 따른 전자장치에서 트랜지스터들이 배치된 영역의 구조를 검토하면 다음과 같다.
도 12는 본 발명의 다른 실시예에 따른 전자장치에서 트랜지스터들이 배치된 영역을 도시한 평면도이다. 도 13는 도 12의 E-F를 따라 절단한 단면도이다. 도 14는 도 12의 G-H를 따라 절단한 단면도이다.
도 12 내지 도 14을 참조하면, 본 발명의 실시예에 따른 전자장치는 패널 내에 다수의 게이트 라인(460, 461), 다수의 데이터 라인(410) 및 다수의 기준전압 라인(420)이 배치될 수 있다.
다수의 게이트 라인(460, 461)은 제1 방향(예를 들면, 수평 방향)으로 연장될 수 있다. 다수의 데이터 라인(410)과 다수의 기준전압 라인(420)은 제1 방향과 교차하는 제2 방향(예를 들면, 수직 방향)으로 연장될 수 있다.
본 발명의 실시예에 따른 전자장치는 적어도 1 개의 트랜지스터(T1, T2, T3)를 포함할 수 있다. 그리고, 적어도 1개의 스토리지 캐패시터(Cst)를 포함할 수 있다.
예를 들면, 전자장치가 패널을 포함하는 전자장치일 경우, 1개의 서브픽셀의 회로 영역은 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터를 포함하고, 적어도 1개의 스토리지 캐패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제4 전극(411), 제4 액티브층(430), 제4 액티브층(430)의 도체화된 제4 영역(434) 및 제1 게이트 전극(462)을 포함할 수 있다.
제4 전극(411)은 기판(400) 상에 배치될 수 있다. 제1 트랜지스터(T1)의 제4 전극(411)은 도 12에 도시된 바와 같이, 제2 방향으로 연장되는 데이터 라인(410)으로부터 분기된 영역을 포함할 수 있다.
도 12에서는 제1 트랜지스터(T1)의 제4 전극(411)이 데이터 라인(410)으로부터 분기된 영역을 포함하는 구성이 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 제1 트랜지스터(T1)의 제4 전극(411)은 데이터 라인(410)과 대응되는 구성일 수도 있다. 다시 말해, 데이터 라인(410)으로부터 제4 전극(411)을 형성하기 위해 분기된 영역이 존재하지 않을 수 있다.
제4 전극(411)이 배치된 기판(400) 상에는 제1 절연층(401)이 배치될 수 있다. 도 13 및 도 14에서는 제1 절연층(401)이 단일층으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 제1 절연층(401)은 다중층으로 이루어질 수 있다.
제1 절연층(401)은 무기절연물질을 포함할 수 있다. 예를 들면, 제1 절연층(401)은 SiOx, SiNx 및 SiON 중 어느 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1 절연층(401) 상에는 제1 도전층(450)이 배치될 수 있다.
제1 도전층(450)은 알루미늄(Al), 금(Au), 구리(Cu), 티타늄)(Ti), 텅스텐(W), 몰리브덴(Mo), 또는 이들의 합금 중 어느 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
도 12에 도시된 바와 같이, 제1 도전층(450)은 평면 상으로 플레이트 형상일 수 있으나 본 발명이 이에 한정되는 것은 아니다. 또한, 제1 도전층(450)은 다수의 게이트 라인(460, 461) 중 적어도 하나의 게이트 라인과 중첩될 수 있다.
제1 도전층(450) 상에는 제2 절연층(402)이 배치될 수 있다.
도 13 및 도 14에는 제2 절연층(402)이 단일층으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 제2 절연층(402)은 다중층으로 이루어질 수 있다.
제2 절연층(402)은 무기절연물질을 포함할 수 있다. 예를 들면, 제2 절연층(402)은 SiNx, SiON 및 SiOx 중 어느 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제2 절연층(402)의 두께는 제1 절연층(401)의 두께보다 얇을 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 제2 절연층(402)의 두께는 100nm 이하일 수 있다.
제1 절연층(401) 및 제2 절연층(402)에는 제4 전극(411)의 상면의 일부를 노출하는 제7 홀(H7)이 구비될 수 있다.
제1 트랜지스터(T1)의 제4 액티브층(430)은 제2 절연층(402)의 상면의 일부 및 제7 홀(H7)을 따라 배치될 수 있다.
여기서, 제4 액티브층(430)은 비정질 실리콘 반도체 또는 산화물 반도체일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제4 액티브층(430)은 일체로 구성되는 제1 내지 제4 영역(431, 432, 433, 434)을 포함할 수 있다.
제4 액티브층(430)의 제1 영역(431)은 제2 절연층(402)의 상면의 일부에 위치하고 제7 홀(H7)이 구비된 영역에서 제1 및 제2 절연층(401, 402)의 일 측면에 배치된 영역일 수 있다.
제4 액티브층(430)의 제2 영역(432)은 제1 영역(431)에서 연장되고, 제7 홀(H7)에 의해 노출된 제4 전극(411)의 상면과 접촉된 부분일 수 있다.
한편, 제4 액티브층(430)이 산화물 반도체로 구성될 경우, 제4 전극(411)에 존재하는 금속(예를 들면, Ti 등)이 제4 액티브층(430)의 제2 영역(432)에 포함된 산소(O)를 흡수하여 제2 영역(432)이 도체화된 상태와 유사한 특성을 가질 수 있다.
또한, 도면에는 도시하지 않았으나, 제4 액티브층(430)의 제2 영역(432)과 제4 전극(411) 사이의 컨택 저항을 낮추기 위해 제2 영역(432)과 제4 전극(411) 사이에 얇은 두께를 갖는 절연층이 배치될 수 있다
또한, 후술하는 제2 트랜지스터(T2)의 제5 액티브층(440) 역시, 제4 액티브층(430)과 대응되는 방법을 통해 제5 액티브층(440)과 제5 전극(421) 사이의 컨택 저항이 낮아질 수 있다.
제4 액티브층(430)의 제3 영역(433)은 제2 영역(432)에서 연장되되 제7 홀(H7)이 구비된 영역에서 제1 및 제2 절연층(401, 402)의 다른 측면에 배치되고, 제2 절연층(402)의 상면의 일부로 연장된 부분일 수 있다.
제4 액티브층(430)의 제4 영역(434)은 제3 영역(433)에서 연장되어 제2 절연층(402)의 상면의 일부에 배치되되, 도체화된 부분일 수 있다. 다시 말해, 제4 액티브층(430)의 제4 영역(434)은 제4 액티브층(430)의 제1 내지 제3 영역(431, 432, 433)보다 전기전도도가 높은 영역일 수 있다.
여기서, 제4 전극(411)과 제4 액티브층(430)의 제4 영역(434) 각각은 제1 트랜지스터(T1)의 소스 전극과 드레인 전극 중 어느 하나의 역할을 할 수 있다. 예를 들면, 제4 전극(411)이 제1 트랜지스터(T1)의 소스 전극의 역할을 하고, 제4 액티브층(430)의 제4 영역(434)은 제1 트랜지스터(T1)의 드레인 전극 역할을 할 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 제4 전극(411)이 드레인 전극의 역할을 하고, 제4 액티브층(430)의 제4 영역(434)이 소스 전극의 역할을 할 수도 있다.
본 발명의 실시예에서는, 제4 액티브층(430)의 제4 영역(434)만을 도체화시켜, 소스 전극 또는 드레인 전극으로 이용함으로써, 별도의 소스 전극 또는 드레인 전극을 형성하지 않을 수 있다.
제1 트랜지스터(T1)의 제4 액티브층(430)은 제4 채널영역(CHA4)을 포함할 수 있다.
제4 채널영역(CHA4)은 제1 영역(431)과 제3 영역(433)일 수 있다.
이러한 제4 채널영역(CHA4)은 도 12에 도시된 바와 같이, 평면 상으로 제7 홀(H7)의 입구를 둘러싸도록 배치될 수 있다.
도 12에 도시된 제4 채널영역(CHA4)은 제4 액티브층(430)의 제1 영역(431) 중 제2 절연층(402) 상면에 배치된 영역과 제4 액티브층(430)의 제3 영역(433) 중 제2 절연층(402) 상면에 배치된 영역과 대응될 수 있다.
이러한 제4 액티브층(430)의 제4 채널영역(CHA4)은 도 13에 도시된 바와 같이, 기판(400)과 비 평행하게 배치된 영역을 포함할 수 있다.
기판(400)과 비 평행하게 배치된 제4 채널영역(CHA4)은 제1 영역(431)이 제1 및 제2 절연층(401, 402)의 일 측면에 배치된 영역과 제3 영역(433)이 제1 및 제2 절연층(401, 402)의 다른 측면에 배치된 영역일 수 있다.
제4 채널영역(CHA4)의 길이는 제4 액티브층(430)의 제1 영역(431)의 길이와 제3 영역(433)의 길이의 합일 수 있다.
구체적으로, 제4 채널영역(CHA4)의 일부에 해당하는 제1 영역(431) 및 제3 영역(433)의 길이는, 제1 영역(431) 및 제3 영역(433)이 제2 절연층(402)의 상면에 배치된 영역의 길이(이하, 제5 길이)와 제1 영역(431) 및 제3 영역(433)이 제7 홀(H7)을 따라서 제1 및 제2 절연층(401, 402)의 측면에 배치된 영역의 길이(이하, 제6 길이)의 합일 수 있다.
여기서, 제5 길이는 절단방향인 E-F와 대응되는 방향을 기준으로 한 길이이고, 제6 길이는 절단방향인 E-F와 수직한 방향을 기준으로 한 길이일 수 있다.
제4 채널영역(CHA4)의 길이는 제1 및 제3 영역(431, 433)의 길이에 비례할 수 있다.
다른 측면으로, 제4 액티브층(430)의 제1 및 제3 영역(431, 433) 각각은 제1 및 제2 절연층(401, 402)의 측면에 배치되므로, 제4 채널영역(CHA4)의 길이는 제1 및 제2 절연층(401, 402)의 두께의 합에 비례할 수 있다.
다시 말해, 본 발명의 실시예에 따른 제1 트랜지스터(T1)는 노광 공정 등을 통해 제4 액티브층(430)의 제4 채널영역(CHA4)의 길이를 결정하지 않고, 제1 및 제2 절연층(401, 402)의 두께 조절만으로 제4 채널영역(CHA4)의 길이를 조절할 수 있다.
상술한 구조를 갖는 제4 액티브층(430)을 구비하는 제1 트랜지스터(T1)는 패널 내 차지하는 면적이 줄어들 수 있기 때문에, 고해상도 패널을 제작하는데 용이할 수 있다.
도 13에 도시된 바와 같이, 제3 게이트 절연막(531)은 제7 홀(H7)과 중첩될 수 있다.
또한, 제3 게이트 절연막(531)은 제1 및 제2 게이트 라인(460, 461) 하부에서, 제1 및 제2 게이트 라인(260, 261)과 중첩하도록 배치될 수 있다. 또한, 제3 게이트 절연막(531)은 제1 게이트 라인으로부터 분기된 제1 게이트 전극(462)과 제2 게이트 전극(463)의 하부에서, 제1 게이트 전극(462)과 제2 게이트 전극(463)과 중첩하도록 배치될 수 있다.
구체적으로, 제3 게이트 절연막(531)은 제4 액티브층(430)의 제1 내지 제3 영역(431, 432, 433)과 중첩될 수 있다. 다른 측면으로, 제3 게이트 절연막(531)은 제4 액티브층(430)의 제4 영역(434)을 노출하도록 배치될 수 있다.
제3 게이트 절연막(531)은 제4 액티브층(430)의 제4 영역(434)을 도체화하는 과정에서 제4 액티브층(430)의 제4 채널영역(CHA4)이 도체화되지 않도록 보호하는 역할을 할 수 있다.
또한, 제3 게이트 절연막(531)은 제4 액티브층(430)의 제1 영역(431)이 도체화되지 않도록 보호하기 위해, 제1 영역(431)의 상면 및 측면 상에 배치될 수 있다.
제4 액티브층(430)의 제4 영역(434)은 제1 트랜지스터(T1)의 소스 전극 또는 드레인 전극 역할을 하는 동시에, 제1 도전층(450)과 중첩하도록 배치되어 스토리지 캐패시터(Cst)에 포함되는 전극 역할을 할 수 있다.
따라서, 본 발명의 실시예에 따른 전자장치에서는 스토리지 캐패시터(Cst)를 형성하기 위해, 스토리지 캐패시터(Cst)에 포함되는 전극을 형성하는 공정을 줄일 수 있는 효과가 있다.
제4 액티브층(430) 상에 배치된 제3 게이트 절연막(531) 상에는 제1 게이트 전극(462)이 배치될 수 있다.
이러한 구조를 갖는 제1 트랜지스터(T1)는 상술한 바와 같이 제4 채널영역(CHA41)이 기판(400)과 비 평행한 영역을 포함하므로, 짧은 채널 영역의 길이를 갖는 제4 액티브층(430)을 구현할 수 있다.
이러한 제1 트랜지스터(T1)는 데이터 라인(410)과 전기적으로 연결된 스위칭 트랜지스터일 수 있다.
제2 트랜지스터(T2)는 제5 전극(421), 제5 액티브층(540), 제1 도전층(450) 및 제2 게이트 전극(463)을 포함할 수 있다.
제5 전극(421)은 기판(400) 상에 배치될 수 있다. 제2 트랜지스터(T2)의 제5 전극(421)은 도 12에 도시된 바와 같이, 제2 방향으로 연장되는 기준전압 라인(420)으로부터 분기된 영역을 포함할 수 있다. 다만, 본 발명의 실시예가 이에 한정되는 것은 아니며, 제5 전극(421)은 기준전압 라인(420)과 대응되는 구성일 수도 있다. 다시 말해, 기준전압 라인(420)으로부터 제5 전극(421)을 형성하기 위해 분기된 영역이 존재하지 않을 수 있다.
제5 전극(421)이 배치된 기판(400) 상에는 제1 절연층(401)이 배치될 수 있다.
제1 절연층(401) 상에는 제1 도전층(450) 및 제2 절연층(402)이 순차적으로 배치될 수 있다.
제1 절연층(401)과 제2 절연층(402)에는 제5 전극(421)의 상면의 일부를 노출하는 제8 홀(H8)이 구비될 수 있다.
제2 트랜지스터(T2)의 제5 액티브층(440)은 제2 절연층(402)의 상면의 일부 및 제8 홀(H8)을 따라 배치될 수 있다.
여기서, 제5 액티브층(440)은 비정질 실리콘 반도체 또는 산화물 반도체일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제5 액티브층(440)은 일체로 구성되는 제5 내지 제8 영역(445, 446, 447, 448)을 포함할 수 있다.
제5 액티브층(440)의 제5 영역(445)은 제2 절연층(402)의 상면의 일부에 위치하고 제8 홀(H8)이 구비된 영역에서 제1 및 제2 절연층(401, 402)의 일 측면에 배치될 영역일 수 있다.
제5 액티브층(440)의 제6 영역(446)은 제5 영역(445)에서 연장되고, 제8 홀(H8)에 의해 노출된 제5 전극(421)의 상면과 접촉된 부분일 수 있다.
제5 액티브층(440)의 제7 영역(447)은 제6 영역(446)에서 연장되되 제8 홀(H8)이 구비된 영역에서 제1 및 제2 절연층(401, 402)의 다른 측면에 배치되고, 제2 절연층(402)의 상면의 일부로 연장된 부분일 수 있다.
제5 액티브층(440)의 제8 영역(448)은 제7 영역(447)에서 연장되어 제2 절연층(402)의 상면의 일부에 배치되되, 도체화된 부분일 수 있다. 다시 말해, 제5 액티브층(440)의 제8 영역(448)은 제5 액티브층(440)의 제5 내지 제7 영역(445, 446, 447)보다 전기전도도가 높은 영역일 수 있다.
제5 액티브층(440)의 제8 영역(448)은 제2 절연층(402)에 구비된 제9 홀(H9)을 통해, 제1 도전층(450)의 상면의 일부와 접촉될 수 있다.
여기서, 제5 전극(421)과 제1 도전층(450) 각각은 제2 트랜지스터(T2)의 소스 전극과 드레인 전극 중 어느 하나의 역할을 할 수 있다. 예를 들면, 제5 전극(421)이 제2 트랜지스터(T2)의 소스 전극의 역할을 하고, 제1 도전층(450)은 제2 트랜지스터(T2)의 드레인 전극 역할을 할 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 제5 전극(421)이 드레인 전극의 역할을 하고, 제1 도전층(450)이 소스 전극의 역할을 할 수도 있다.
다시 말해, 제5 전극(421)은 제2 트랜지스터(T2)의 소스 전극 또는 드레인 전극일 수 있다.
또한, 제1 도전층(450)은 스토리지 캐패시터(Cst)의 전극인 동시에 제2 트랜지스터(T2)의 소스 전극 또는 드레인 전극일 수 있다.
제2 트랜지스터(T2)의 제5 액티브층(440)은 제5 채널영역(CHA5)을 포함할 수 있다.
제5 채널영역(CHA5)은 제5 영역(445)과 제7 영역(447)일 수 있다.
이러한 제5 채널영역(CHA5)은 도 12에 도시된 바와 같이, 평면 상으로 제8 홀(H8)의 입구를 둘러싸도록 배치될 수 있다.
도 12에 도시된 제5 채널영역(CHA5)은 제5 액티브층(440)의 제5 영역(445) 중 제2 절연층(402) 상면에 배치된 영역과 제5 액티브층(440)의 제7 영역(447) 중 제2 절연층(402) 상면에 배치된 영역과 대응될 수 있다.
이러한 제5 액티브층(440)의 제5 채널영역(CHA5)은 도 13에 도시된 바와 같이, 기판(400)과 비 평행하게 배치된 영역을 포함할 수 있다.
기판(400)과 비 평행하게 배치된 제5 채널영역(CHA5)은 제5 영역(445)이 제1 및 제2 절연층(401, 402)의 일 측면에 배치된 영역과 제7 영역(447)이 제1 및 제2 절연층(401, 402)의 다른 측면에 배치된 영역일 수 있다.
제5 채널영역(CHA5)의 길이는 제5 액티브층(440)의 제5 영역(445)의 길이와 제7 영역(447)의 길이의 합일 수 있다.
구체적으로, 제5 채널영역(CHA5)의 일부에 해당하는 제5 영역(445) 및 제7 영역(447)의 길이는, 제5 영역(445) 및 제7 영역(447)이 제2 절연층(402)의 상면에 배치된 영역의 길이(이하, 제7 길이)와 제5 영역(445) 및 제7 영역(447)이 제8 홀(H8)을 따라서 제1 및 제2 절연층(401, 402)의 측면에 배치된 영역의 길이(이하, 제8 길이)의 합일 수 있다.
여기서, 제7 길이는 절단방향인 E-F와 대응되는 방향을 기준으로 한 길이이고, 제8 길이는 절단방향인 E-F와 수직한 방향을 기준으로 한 길이일 수 있다.
제5 채널영역(CHA5)의 길이는 제5 및 제7 영역(445, 447)의 길이에 비례할 수 있다.
다른 측면으로, 제5 액티브층(440)의 제5 및 제7 영역(445, 447) 각각은 제1 및 제2 절연층(401, 402)의 측면에 배치되므로, 제5 채널영역(CHA5)의 길이는 제1 및 제2 절연층(401, 402)의 두께의 합에 비례할 수 있다.
다시 말해, 본 발명의 실시예에 따른 제2 트랜지스터(T2)는 노광 공정 등을 통해 제5 액티브층(440)의 제5 채널영역(CHA5)의 길이를 결정하지 않고, 제1 및 제2 절연층(401, 402)의 두께 조절만으로 제5 채널영역(CHA5)의 길이를 조절할 수 있다.
상술한 구조를 갖는 제5 액티브층(440)을 구비하는 제2 트랜지스터(T2)는 패널 내 차지하는 면적이 줄어들 수 있기 때문에, 고해상도 패널을 제작하는데 용이할 수 있다.
도 13에 도시된 바와 같이, 제3 게이트 절연막(531)은 제8 홀(H8)과 중첩될 수 있다.
구체적으로, 제3 게이트 절연막(531)은 제5 액티브층(440)의 제5 내지 제7 영역(445, 446, 447)과 중첩될 수 있다. 다른 측면으로, 제3 게이트 절연막(531)은 제5 액티브층(440)의 제8 영역(448)을 노출하도록 배치될 수 있다.
제3 게이트 절연막(531)은 제5 액티브층(440)의 제8 영역(448)을 도체화하는 과정에서 제5 액티브층(440)의 제5 채널영역(CHA5)이 도체화되지 않도록 보호하는 역할을 할 수 있다.
또한, 제3 게이트 절연막(531)은 제5 액티브층(440)의 제5 영역(445)이 도체화되지 않도록 보호하기 위해, 제5 영역(445)의 상면 및 측면 상에 배치될 수 있다.
제5 액티브층(440) 상에 배치된 제3 게이트 절연막(531) 상에는 제2 게이트 전극(463)이 배치될 수 있다.
도 12 및 도 13을 참조하면, 제1 게이트 전극(462)과 제2 게이트 전극(463)은 제1 게이트 라인(460)으로부터 분기된 구성일 수 있다.
제1 게이트 라인(460)은 제1 게이트 전극(462) 및 제2 게이트 전극(463)과 동일층에 배치되고 동일물질로 이루어질 수 있다.
도 13을 참조하면, 제1 게이트 전극(462), 제2 게이트 전극(263) 및 제1 게이트 라인(460)이 배치된 기판(400) 상에 제3 및 제4 절연층(505, 506)이 순차적으로 배치될 수 있다.
본 발명의 실시예에서는 도 12 및 도 14에 도시된 바와 같이, 하나의 서브픽셀(SP)에 제3 트랜지스터(T3)가 더 배치될 수 있다.
제3 트랜지스터(T3)는 제6 전극(420), 제7 전극(461), 제2 도전층(434) 및 제6 액티브층(470)을 포함할 수 있다.
기판(400) 상에는 제3 트랜지스터(T3)의 (410)이 배치될 수 있다.
도 12에 도시된 바와 같이, 제3 트랜지스터(T3)의 제6 전극(420)은 기준전압 라인(420)과 대응되는 구성일 수 있다.
제3 트랜지스터(T3)의 제6 전극(420)과 기준전압 라인(420)은 동일층에 배치되고, 동일물질로 구성될 수 있다.
도 14에 도시된 바와 같이, 제6 전극(420) 상에는 제1 절연층(401)이 배치될 수 있다.
제1 절연층(401) 상에는 제1 도전층(450)이 배치될 수 있다. 제1 도전층(450)은 제3 트랜지스터(T3)의 제6 전극(420)의 일부 및 기준전압 라인(420)의 일부와 중첩될 수 있다.
제1 도전층(450) 상에는 제2 절연층(402)이 배치될 수 있다.
제2 절연층(420) 상에는 제3 트랜지스터(T3)의 게이트 전극인 제2 도전층(434)이 배치될 수 있다.
제2 도전층(434)은 제1 트랜지스터(T1)의 제4 영역(434)과 대응되는 구성일 수 있다. 즉, 제2 도전층(434)은 제1 트랜지스터(T1)의 제4 액티브층(430)이 도체화된 영역일 수 있다.
또한, 제2 절연층(402) 상에는 제3 트랜지스터(T3)의 제7 전극(461)이 배치될 수 있다. 제7 전극(461) 하부에는 제4 게이트 절연막(632)이 배치될 수 있다.
제1 트랜지스터(T1)의 제4 액티브층(430)의 제4 영역(434)인 제2 도전층(434)과 제3 트랜지스터(T3)의 제7 전극(461) 상에는 제3 절연층(505)이 배치될 수 있다.
제3 절연층(505) 상에는 제3 트랜지스터(T3)의 제6 액티브층(470)이 배치될 수 있다.
제6 액티브층(470)은 비정질 실리콘 반도체 또는 산화물 반도체로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제6 액티브층(470)의 일 단(471)은 제1 내지 제3 절연층(401, 402, 505)에 구비된 제10 홀(H10)을 통해 제6 전극(420)과 접촉될 수 있다. 제6 액티브층(470)의 타 단(473)은 제3 절연층(505)에 구비된 제11 홀(H11)을 통해 제7 전극(461)과 접촉될 수 있다.
여기서, 제6 전극(420)과 제7 전극(461) 각각은 제3 트랜지스터(T3)의 소스 전극과 드레인 전극 중 어느 하나의 역할을 할 수 있다. 예를 들면, 제6 전극(420)이 제3 트랜지스터(T3)의 소스 전극의 역할을 하고, 제7 전극(461)은 제3 트랜지스터(T3)의 드레인 전극 역할을 할 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 제6 전극(420)이 드레인 전극 역할을 하고, 제7 전극(461)이 소스 전극의 역할을 할 수도 있다.
다시 말해, 제7 전극(461)은 제2 게이트 라인(461)인 동시에 제3 트랜지스터(T3)의 소스 전극 또는 드레인 전극일 수 있다.
이와 같이, 제3 트랜지스터(T3)의 소스 전극 또는 드레인 전극을 구성하기 위해 다수의 라인으로부터 소스 전극 또는 드레인 전극이 분기되지 않는 구조를 가지므로, 소스 전극과 드레인 전극이 분기되지 않는 영역만큼 액티브 영역(A/A)의 서브픽셀(SP) 영역의 크기를 줄일 수 있는 효과가 있다.
제3 트랜지스터(T3)의 제6 액티브층(470)은 제6 채널영역(CHA6)을 포함할 수 있다.
제6 채널영역(CHA6)은 제6 액티브층(470) 상에 배치된 제2 보호막(607) 및 제3 도전층(480)과 중첩된 영역일 수 있다.
제6 채널영역(CHA6)의 길이는 제2 보호막(607)의 폭과 대응될 수 있고, 제3 도전층(480)의 폭과도 대응될 수 있다.
제6 액티브층(470)의 제6 채널영역(CHA6)은 제3 트랜지스터(T3)의 제2 도전층(434)과 중첩될 수 있다.
제6 액티브층(470)의 일 단(471)과 타 단은(473)은 제6 채널영역(CHA6)과는 다르게 도체화된 영역일 수 있다. 제6 액티브층(470)의 일 단(471)과 타 단(473)은 제6 채널영역(CHA6)보다 전기전도도가 높은 영역일 수 있다.
도체화된 영역인 제6 액티브층(470)의 일 단(471)은 제6 전극(420)과 접촉되고, 도체화된 또 다른 영역인 제6 액티브층(470)의 타 단(473)은 제7 도전층(461)과 접촉될 수 있다.
도면에는 도시하지 않았으나, 제2 보호막(607) 상에 배치된 제3 도전층(480)은 패널에 그라운드 전압을 공급하는 그라운드 라인과 연결될 수 있다.
본 발명의 실시예에 따른 제3 도전층(480)의 역할은 이에 한정되지 않는다. 예를 들면, 제3 도전층(480)은 제3 트랜지스터(T3)의 게이트 전극 역할을 하는 제2 도전층(150)과 중첩하도록 배치되어, 제2 도전층(150)과 함께 게이트 전극 역할을 할 수 있다. 이 경우, 제3 트랜지스터(T3)는 더블 게이트(double gate) 구조를 가질 수 있다.
제3 도전층(480)이 배치된 기판(400) 상에 제4 절연층(506)이 배치될 수 있다.
상술한 구조를 갖는 제3 트랜지스터(T3)에는 데이터 전압이 인가될 수 있다. 다시 말해, 도 12 및 도 14에는 도시하지 않았으나, 제3 트랜지스터(T3)에는 유기발광다이오드(OLED)가 전기적으로 연결될 수 있고, 제3 트랜지스터(T3)는 유기발광다이오드(OLED)를 구동하는 구동 트랜지스터일 수 있다.
이어서, 도 15 내지 도 26을 참조하여 도 6 내지 도 8의 구조를 갖는 전자장치의 제조방법을 검토하면 다음과 같다.
도 15 내지 도 26은 도 6 내지 도 8의 구조를 갖는 전자장치의 제조방법을 간략히 도시한 도면이다.
후술하는 설명에서는 설명의 편의를 위하여, 전자장치 내의 하나의 서브픽셀에 배치된 3개의 트랜지스터 및 1개의 캐패시터가 배치된 영역을 중심으로 설명한다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다.
도 15를 참조하면, 기판(100) 상에 제1 방향으로 배열되는 데이터 라인(110)과 기준전압 라인(120)이 배치될 수 있다. 데이터 라인(110)과 기준전압 라인(120)은 서로 이격하여 배치될 수 있다.
데이터 라인(110)과 기준전압 라인(120)은 동일층에 배치되고 동일물질로 이루어질 수 있다.
도 15에서는 데이터 라인(110)과 기준전압 라인(120)이 기판(100) 상에 하나씩 배치된 구성이 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니며, 다수의 데이터 라인(110)과 다수의 기준전압 라인(120)이 기판(100) 상에 배치될 수 있다.
데이터 라인(110)은 제1 트랜지스터(T1)의 소스 전극 또는 드레인 전극인 제1 전극으로 사용될 수 있다. 기준전압 라인(120)은 제2 트랜지스터(T2)의 소스 전극 또는 드레인 전극인 제2 전극으로 사용될 수 있다.
도 16을 참조하면, 데이터 라인(110)과 기준전압 라인(120)이 배치된 기판(100) 상에는 제1 절연층(201)이 배치될 수 있다.
제1 절연층(201) 상에는 제1 도전층(150)이 배치될 수 있다.
제1 도전층(150)의 일부 영역은 데이터 라인(110)의 일부 영역과 중첩될 수 있다.
도 17을 참조하면, 제1 도전층(150)이 배치된 기판(100) 상에 제2 절연층(202)이 배치될 수 있다.
이 후, 제2 절연층(202) 상에는 제1 도전층(150)과 중첩된 제2 도전층(151)이 배치될 수 있다.
제1 도전층(150)과 제2 도전층(151)은 플레이트 형상일 수 있으나, 본 발명의 실시예가 이에 한정되는 것은 아니다.
도 18을 참조하면, 제2 도전층(151) 상에는 제3 절연층(203)이 배치될 수 있다.
이후, 제1 내지 제3 절연층(201, 202, 203)에는 하프톤 마스크가 적용된 포토리소그래피 공정을 통해 제1 내지 제4 홀(H1, H2, H3, H4)이 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 서로 다른 마스크를 사용하여 통해 제1 내지 제4 홀(H1, H2, H3, H4)을 형성할 수도 있다.
제1 홀(H1)은 제1 내지 제3 절연층(201, 202, 203)에 형성되고, 제1 트랜지스터(T1)의 제1 전극(110)의 상면의 일부를 노출할 수 있다.
제2 홀(H2)은 제3 절연층(203)에 형성되고, 제2 도전층(151)의 상면의 일부를 노출할 수 있다.
제3 홀(H3)은 제2 및 제3 절연층(202, 203)에 형성되고, 제1 도전층(150)의 상면의 일부를 노출할 수 있다.
제4 홀(H4)은 제1 내지 제3 절연층(201, 202, 203)에 형성되고, 제2 트랜지스터(T2)의 제2 전극(120)의 상면의 일부를 노출할 수 있다.
이후, 도 19에 도시된 바와 같이, 제1 트랜지스터(T1)의 제1 액티브층 물질(130a)과 제2 트랜지스터(T2)의 제2 액티브층 물질(140a)이 형성될 수 있다.
구체적으로, 제3 절연층(203)이 배치된 기판(100) 상에 액티브층 물질이 형성될 수 있다.
액티브층 물질은 습식 식각 공정을 통해 도 19에 도시된 바와 같이 제1 액티브층 물질(130a)과 제2 액티브층 물질(140a)로 남을 수 있다.
한편, 액티브층 물질은 다수의 홀과 중첩하도록 배치되고, 제3 절연층(203)의 상면에 배치되므로, 액티브층 물질 상에 포토레지스트가 원하는 영역에 형성될 수 있다. 이에, 습식 식각 공정 시, 원하는 영역에 액티브층 물질의 패턴(제1 액티브층 물질(130a)과 제2 액티브층 물질(140a))을 형성할 수 있다.
다시 말해, 액티브층 물질을 패터닝하는 공정에서 액티브층 물질의 유실 없이 원하는 영역에 액티브층 물질의 패턴을 형성할 수 있다.
제1 액티브층 물질(130a)은 제1 및 제2 홀(H1, H2)과 중첩하도록 형성될 수 있다.
특히, 제1 액티브층 물질(130a)은 제3 절연층(203)의 상면의 일부에서부터 연장되어 제1 홀(H1)을 따라 배치되고, 제1 홀(H1)을 따라 배치된 영역에서 제3 절연층(203)의 상면으로 연장되어 제2 홀(H2)을 따라 배치되며, 제2 홀(H2)을 따라 배치된 영역에서 제3 절연층(203)의 상면의 일부까지 형성될 수 있다.
제2 액티브층 물질(140a)은 제3 및 제4 홀(H3, H4)와 중첩하도록 형성될 수 있다.
특히, 제2 액티브층 물질(140a)은 제3 절연층(203)의 상면의 일부에서부터 연장되어 제3 홀(H3)을 따라 배치되고, 제3 홀(H3)을 따라 배치된 영역에서 제3 절연층(203)의 상면으로 연장되어 제4 홀(H4)을 따라 배치되며, 제4 홀(H4)을 따라 배치된 영역에서 제3 절연층(203)의 상면의 일부까지 형성될 수 있다.
이때, 액티브층 물질은 좁은 폭을 갖는 제1 내지 제4 홀(H1, H2, H3, H4) 상에 형성하기 위해 일 예로, MOCVD (Metal-Organic Chemical Vapor Deposition) 또는 ALD (Atomic Layer Deposition) 등의 박막 증착 제어가 가능한 박막 증착 공법을 통해 형성될 수 있다.
여기서, MOCVD (Metal-Organic Chemical Vapor Deposition) 공법은, 고온의 기판 위에 원료 가스를 유출시켜 그 표면 상에서 분해 반응을 일으켜 박막을 형성하는 화학 증착(CVD: Chemical Vapor Deposition)의 일종으로서, 원료 가스 중에 유기 금속 착물을 포함하는 경우를 말하며, 유기 금속 가스를 가열한 기판 상에 열분해 시켜 반도체 박막을 성장시키는 기술이다. MOCVD의 경우, 다른 화학 증착 공법, 예를 들면, PECVD(Plasma Enhanced Chemical Vapor Deposition) 또는 LPCVD(Low Pressure Chemical Vapor Deposition) 보다 저온에서 조작하게 되고, 원자 오더에서의 박막 제어가 가능하며 균일한 막을 얻을 수 있다.
ALD (Atomic Layer Deposition) 공법은, 반응원료를 각각 분리, 공급하여 반응가스 간 화학반응으로 형성된 입자를 기판 표면에 증착, 박막을 형성하는 증착법으로서, 하나의 반응원료가 박막이 증착되는 기판 위에 화학흡착이 일어난 후, 제2 또는 제3의 기체가 들어와 기판 위에서 다시 화학 흡착이 일어나면서 박막이 증착 되는 증착법이다.
이러한 MOCVD 또는 ALD 공법을 이용하는 경우, 일반적인 PVD (Physical Vapor Deposition) 및 일반적인 다른 CVD (Chemical Vapor Deposition) 공법에 비해, 박막 생산성이나 성장 속도는 늘릴 수 있으나, 박막 도포성이 좋아, 이를 통한 미세한 박막 두께 조절이 가능하다. 즉, MOCVD 또는 ALD 공법을 이용하는 경우, 우수한 스텝 커버리지(Step Coverage) 특성을 갖는 박막을 형성할 수 있다.
또한, MOCVD 또는 ALD 공법은, 스퍼터링 등의 다른 일반적인 증착법에 비해, 두께 균일도 및 조성 균일도가 더 우수하고, 더욱 고밀도의 박막을 형성할 수 있다.
이러한 MOCVD 또는 ALD 공법을 통해 형성되는 제1 액티브층 물질(130a) 및 제2 액티브층 물질(140a)은 단차가 있는 영역에서도 단선 없이 형성된 매우 얇은 박막일 수 있다.
MOCVD 또는 ALD 공법을 통해 형성되는 제1 액티브층 물질(130a) 및 제2 액티브층 물질(140a)은 위치 별 두께 편차가 매우 작을 수 있다. 즉, 제1 액티브층 물질(130a) 및 제2 액티브층 물질(140a)은 높은 두께 균일도를 가질 수 있다.
이후, 도 19 및 도 20을 참조하면, 제1 액티브층(130)의 일부와 중첩된 제1 게이트 절연막(131)이 배치되고, 제2 액티브층(140a)의 일부와 중첩된 제2 게이트 절연막(132)이 배치될 수 있다.
구체적으로, 제1 및 제2 액티브층 물질(130a, 140a)이 배치된 기판(100) 상에 게이트 절연막 물질을 형성할 수 있다.
이후, 건식 식각(dry etching) 공정을 이용하여 게이트 절연막 물질을 도 20에 도시된 제1 및 제2 게이트 절연막(131, 132)으로 패터닝할 수 있다.
건식 식각 공정을 통해 형성된 제1 게이트 절연막(131)은 데이터 라인(110)이 연장되는 방향과 대응되는 방향으로 연장될 수 있다.
또한, 제1 게이트 절연막(131)은 제1 액티브층 물질(130a)의 일부 및 제1 홀(H1)과 중첩되면서 데이터 라인(110)과도 중첩될 수 있다.
제2 게이트 절연막(132) 역시 데이터 라인(110)이 연장되는 방향과 대응되는 방향으로 연장될 수 있다.
또한, 제2 게이트 절연막(132)은 제2 액티브층 물질(140a)의 일부 및 제3 홀(H3)과 중첩될 수 있다.
건식 식각 공정 과정에서 제1 및 제2 게이트 절연막(131, 132)이 배치된 영역과 대응되는 영역에 배치된 제1 및 제2 액티브층 물질(130a, 140a)은 그대로 남아 있으나, 게이트 절연막 물질이 제거된 영역에 배치된 제1 및 제2 액티브층 물질(130a, 140a)은 도체화될 수 있다.
제1 및 제2 게이트 절연막(131, 132)은 건식 식각 공정에서 하부에 배치된 제1 및 제2 액티브층(130, 140)을 플라즈마로부터 가려주는 역할을 할 수 있다. 이 때, 제1 및 제2 게이트 절연막(131, 132)은 제1 및 제2 액티브층(130, 140)의 제2 부분(132) 및 제6 부분(146)도 플라즈마로부터 가려주는 역할을 할 수 있다.
다른 측면으로, 제1 및 제2 게이트 절연막(131, 132)은 제1 및 제2 액티브층(130, 140)의 제1 및 제2 채널영역(CHA1, CHA2)이 건식 식각 공정에서 도체화되는 것을 방지할 수 있다.
이에, 제1 액티브층(130)은 제1 게이트 절연막(131)과 미 중첩된 영역에서 도체화된 제4 부분(234)을 포함하고, 제2 액티브층(140)은 제2 게이트 절연막(132)과 미 중첩된 영역에서 도체화된 제8 부분(248)을 포함할 수 있다.
이후, 도 21에 도시된 바와 같이, 제1 및 제2 게이트 절연막(131, 132)이 형성된 기판(100) 상에 제4 절연막(204)이 배치될 수 있다.
이후, 제4 절연막(204) 상에는 데이터 라인(110) 및 기준전압 라인(120)이 연장되는 방향과 교차되는 방향으로 연장되는 제1 및 제2 게이트 라인(160, 161)이 배치될 수 있다.
제1 게이트 라인(160)은 제1 및 제2 트랜지스터(T1, T2)의 제1 및 제2 게이트 전극으로 사용될 수 있다.
제2 게이트 라인(160)은 제3 트랜지스터(T3)의 소스 전극 또는 드레인 전극인 제3 전극으로 사용될 수 있다.
제4 절연막(204)과 제1 및 제2 게이트 라인(160, 161)은 MOCVD 또는 ALD 공법을 통해 형성될 수 있다.
이에, 제4 절연막(204)과 제1 및 제2 게이트 라인(160, 161)은 폭이 좁이 다수의 홀이 배치된 기판(100) 상에 단선 없이 형성될 수 있다.
이후, 도 22에 도시된 바와 같이, 제1 및 제2 게이트 라인(160, 161)이 배치된 기판(100) 상에 제5 절연층(205)이 형성될 수 있다
제5 절연층(205)은 기판(100) 상에 제5 절연층 물질을 형성하고, 이후, 제3 트랜지스터(T3)의 제3 전극(160)의 상면의 일부를 노출하는 제5 홀(H5) 및 제1 도전층(150)의 상면의 일부를 노출하는 제6 홀(H6)을 형성하는 공정을 거쳐 형성될 수 있다.
제5 홀(H5) 및 제6 홀(H6)은 하프톤 마스크를 이용하여 동일 공정으로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 서로 다른 마스크를 통해 제5 홀(H5)과 제6 홀(H6)을 서로 다른 공정으로 형성할 수도 있다.
제5 홀(H5)은 제5 절연층(205)에 형성될 수 있다.
제6 홀(H6)은 제2 내지 제5 절연층(202, 203, 204, 205)에 형성되고, 제3 절연층(203) 상에 배치된 제2 게이트 절연막(132)에도 형성될 수 있다.
이후, 도 23에 도시된 바와 같이, 제3 액티브층 물질(170a)이 형성될 수 있다.
구체적으로, 제5 절연층(205)이 배치된 기판(100) 상에 제3 티브층 물질(170a)을 형성하기 위한 물질이 형성될 수 있다. 그리고, 습식 식각 공정을 통해, 도 23에 도시된 구조로 제3 액티브층 물질(170a)이 형성될 수 있다.
제3 액티브층 물질(170a)은 제5 절연층(205)의 상면의 일부에서부터 연장되어 제5 홀(H5)을 따라 배치되고, 제5 홀(H5)을 따라 배치된 영역에서 제5 절연층(205)의 상면으로 연장되어 제6 홀(H6)을 따라 배치되며 제6 홀(H6)을 따라 배치된 영역에서 제5 절연층(205)의 상면의 일부까지 형성될 수 있다.
제3 액티브층 물질(170a)을 좁은 폭을 갖는 제5 홀(H5) 및 제6 홀(H6)내에 단선 없이 형성하기 위해, 제3 액티브층 물질(170a)은 MOCVD 또는 ALD 공법을 통해 형성될 수 있다.
이후, 도 24에 도시된 바와 같이, 제3 액티브층 물질(170a) 형성된 기판(100) 상에 제1 보호막 물질(307a) 형성될 수 있다.
그리고, 도 25에 도시된 바와 같이, 건식 식각 공정을 통해 제1 보호막 물질(307a)이 패터닝되어 제3 액티브층(170)의 상면에 일부에 배치된 제1 보호막(307)이 될 수 있다. 또한, 제1 보호막 물질(307a) 상에 제3 도전층 물질이 형성될 수 있는데, 제1 보호막 물질(307a)과 제3 도전층 물질은 동일 공정을 통해 식각되어 제1 보호막(307)과 제3 도전층(180)이 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 도 25의 평면도에 도시된 바와 같이 제1 보호막 물질(307a)과 제2 내지 제5 절연층(202, 203, 204, 205)에는 제1 도전층(150)의 상면의 일부를 노출하는 컨택홀(190)이 형성될 수 있다.
한편, 건식 식각 공정 과정에서 제1 보호막(307)이 배치된 영역과 대응되는 영역에 배치된 제3 액티브층 물질(170a)은 그대로 남아 있으나, 제1 보호막(307)이 미 배치된 영역에 존재하는 제3 액티브층 물질(170a)은 도체화될 수 있다.
이를 통해, 일 단(371)과 타 단(373)이 도체화된 제3 액티브층(170)이 형성될 수 있다.
제1 보호막(307)과 중첩된 제3 액티브층(170)의 영역은 제3 채널영역(CHA3)일 수 있다.
또한, 도 25에 도시된 바와 같이, 제3 도전층(180)은 제1 도전층(150)의 상면의 일부를 노출하는 컨택홀(190)에 배치되어 제1 도전층(150)과 컨택될 수 있다.
이 경우, 제1 도전층(150)은 그라운드 라인과 전기적으로 연결된 구성일 수 있다.
한편, 도 6과 도 15 내지 도 15에서는 제3 도전층(180)이 제1 도전층(150)의 상면의 일부를 노출하는 컨택홀(190)을 통해 제1 도전층(150)과 전기적으로 연결되는 구성을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
예를 들면, 제2 도전층(151)이 컨택홀(190)의 하부까지 연장되고, 컨택홀(190)을 통해 제3 도전층(180)이 제2 도전층(151)과 전기적으로 연결될 수도 있다. 이 경우, 제3 도전층(180)은 제2 도전층(151)과 함께 제3 트랜지스터(T3)의 게이트 전극 역할을 할 수 있다.
이후, 도 26에 도시된 바와 같이, 제3 도전층(180)이 배치된 기판(100) 상에 제6 절연층(206)이 형성될 수 있다.
이어서, 도 27 내지 도 36을 참조하여, 도 12 내지 도 14의 구조를 갖는 전자장치의 제조방법을 검토하면 다음과 같다.
도 27 내지 도 36은 도 12 내지 도 14의 구조를 갖는 전자장치의 제조방법을 간략히 도시한 도면이다.
후술하는 설명에서는 설명의 편의를 위하여, 전자장치 내의 하나의 서브픽셀에 배치된 3개의 트랜지스터 및 1개의 캐패시터가 배치된 영역을 중심으로 설명한다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다.
도 27을 참조하면, 기판(400) 상에 제2 방향으로 배열되는 데이터 라인(410)과 기준전압 라인(120)이 배치될 수 있다. 데이터 라인(410)과 기준전압 라인(120)은 서로 이격하여 배치될 수 있다.
데이터 라인(410)과 기준전압 라인(420)은 동일층에 배치되고 동일물질로 이루어질 수 있다.
데이터 라인(410)으로부터 분기된 영역을 포함하는 제4 전극(411)은 제1 트랜지스터(T1)의 소스 전극 또는 드레인 전극으로 사용될 수 있다. 기준전압 라인(420)으로부터 분기된 영역을 포함하는 제5 전극(421)은 제2 트랜지스터(T2)의 소스 전극 또는 드레인 전극으로 사용될 수 있다.
이어서, 도 28을 참조하면, 데이터 라인(410)과 기준전압 라인(420)이 배치된 기판(400) 상에는 제1 절연층(401)이 배치될 수 있다.
제1 절연층(401) 상에는 제1 도전층(450)이 배치될 수 있다.
제1 도전층(450)의 일부 영역은 데이터 라인(410)의 일부 영역 및 기준전압 라인(420)의 일부 영역과 중첩될 수 있다.
이후, 도 29에 도시된 바와 같이, 제1 도전층(450)이 배치된 기판(400) 상에 제2 절연층(402)이 배치될 수 있다.
이 후, 제1 절연층(401)과 제2 절연층(402)에는 하프톤 마스크가 적용된 포토리소그래피 공정을 통해, 제7 내지 제9 홀(H7, H8, H9)이 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 서로 다른 마스크를 사용하여 통해 제7 내지 제9 홀(H7, H8, H9)을 형성할 수도 있다.
제7 홀(H7)은 제1 및 제2 절연층(401, 402)에 형성되고, 제1 트랜지스터(T1)의 제4 전극(411)의 상면의 일부를 노출할 수 있다.
제8 홀(H8)은 제1 및 제2 절연층(401, 402)에 형성되고, 제2 트랜지스터(T2)의 제5 전극(421)의 상면의 일부를 노출할 수 있다.
제9 홀(H9)은 제2 절연층(402)에 형성되고, 제1 도전층(150)의 상면의 일부를 노출할 수 있다.
이후, 도 30에 도시된 바와 같이, 제4 액티브층 물질(430a)과 제5 액티브층 물질(440a)이 형성될 수 있다.
구체적으로, 제2 절연층(402)이 배치된 기판(400) 상에 액티브층 물질이 형성될 수 있다.
액티브층 물질은 습식 식각 공정을 통해 도 30에 도시된 바와 같이 제4 액티브층 물질(430a)과 제5 액티브층 물질(440a)로 남을 수 있다.
한편, 액티브층 물질은 다수의 홀과 중첩하도록 배치되고, 제2 절연층(402)의 상면에 배치되므로, 액티브층 물질 상에 포토레지스트가 원하는 영역에 형성될 수 있다. 이에, 습식 식각 공정 시, 원하는 영역에 액티브층 물질의 패턴(제1 액티브층 물질(130a)과 제2 액티브층 물질(140a))을 형성할 수 있다.
다시 말해, 액티브층 물질을 패터닝하는 공정에서 액티브층 물질의 유실 없이 원하는 영역에 액티브층 물질의 패턴을 형성할 수 있다.
제4 액티브층 물질(430a)은 데이터 라인(410), 제7 홀(H7) 및 제1 도전층(150)과 중첩하도록 형성될 수 있다.
특히, 제4 액티브층 물질(430a)은 제2 절연층(402)의 상면의 일부에서부터 연장되어 제7 홀(H7)을 따라 배치되고, 제7 홀(H7)을 따라 배치된 영역에서 제2 절연층(402)의 상면의 일부까지 형성된 영역을 포함할 수 있다.
제5 액티브층 물질(440a)은 제8 홀(H8) 및 제9 홀(H9)과 중첩하도록 형성될 수 있다.
특히, 제5 액티브층 물질(440a)은 제2 절연층(402)의 상면의 일부에서부터 연장되어 제8 홀(H8)을 따라 배치되고, 제8 홀(H8)을 따라 배치된 영역에서 제2 절연층(402)의 상면으로 연장되어 제9 홀(H9)을 따라 배치되며, 제9 홀(H9)을 따라 배치된 영역에서 제2 절연층(402)의 상면의 일부까지 형성될 수 있다.
이때, 액티브층 물질은 좁은 폭을 갖는 제7 내지 제9 홀(H7, H8, H9, H4) 상에 형성하기 위해 일 예로, MOCVD (Metal-Organic Chemical Vapor Deposition) 또는 ALD (Atomic Layer Deposition) 등의 박막 증착 제어가 가능한 박막 증착 공법을 통해 형성될 수 있다.
이후, 도 30 및 도 31을 참조하면, 기판(400) 상에 게이트 절연막 물질이 형성되고, 게이트 절연막 물질 상에 게이트 전극 물질이 형성될 수 있다.
게이트 절연막 물질과 게이트 전극 물질은 일 예로, MOCVD (Metal-Organic Chemical Vapor Deposition) 또는 ALD (Atomic Layer Deposition) 등의 박막 증착 제어가 가능한 박막 증착 공법을 통해 형성될 수 있다.
이후, 건식 식각 공정을 통해 게이트 절연막 물질과 게이트 전극 물질이 일괄 식각됨으로써, 도 31에 도시된 바와 같이, 제1 및 제2 게이트 절연막(531, 632), 제1 및 제2 게이트 라인(460, 461)과 제1 게이트 라인(460)으로부터 분기된 제1 및 제2 게이트 전극(462, 463)이 형성될 수 있다.
본 발명의 실시예에서는 게이트 절연막 물질과 게이트 전극 물질이 일괄 식각됨으써, 제1 및 제2 게이트 라인(460, 461)과 제1 게이트 라인(460)으로부터 분기된 제1 및 제2 게이트 전극(462, 463) 하부에는 제1 게이트 절연막(531) 또는 제2 게이트 절연막(632) 중 어느 하나가 배치될 수 있다.
한편, 제1 트랜지스터(T1)의 제1 게이트 전극(462)과 제1 게이트 절연막(531)은 제4 액티브층 물질(430a)의 일부 및 제7 홀(H7)과 중첩될 수 있다.
건식 식각 공정 과정에서 제1 게이트 전극(462)과 제1 게이트 전극(462) 하부에 배치된 제1 게이트 절연막(531)이 배치된 영역과 대응되는 영역에 배치된 제4 액티브층 물질(430a)은 그대로 남아 있으나, 게이트 절연막 물질과 게이트 전극 물질이 제거된 영역에 배치된 제4 액티브층 물질(430a)은 도체화되어, 제4 액티브층(430)의 제4 영역(434)과 제2 도전층(434)이 될 수 있다.
또한, 제2 게이트 전극(463)과 제2 게이트 전극(463) 하부에 배치된 제1 게이트 절연막(531)이 배치된 영역과 대응되는 영역에 배치된 제5 액티브층 물질(440a)은 그대로 남아 있으나, 게이트 절연막 물질과 게이트 전극 물질이 제거된 영역에 배치된 제5 액티브층 물질(440a)은 도체화되어 제5 액티브층(440)의 제8 영역(448)이 될 수 있다.
제1 게이트 전극(462)과 제1 게이트 전극(462) 하부에 배치된 제1 게이트 절연막(531)은 제4 액티브층(440)의 제4 채널영역(CHA4)이 건식 식각 공정에서 도체화되는 것을 방지하고, 제2 게이트 전극(463)과 제2 게이트 전극(463) 하부에 배치된 제1 게이트 절연막(531)은 제5 액티브층(540)의 제5 채널영역(CHA5)이 건식 식각 공정에서 도체화되는 것을 방지할 수 있다.
이 과정에서 각 게이트 전극들과 게이트 절연막들은 제4 액티브층(430)의 제2 영역(432)과 제5 액티브층(440)의 제6 영역(446)도 건식 식각 공정에서 도체화되는 것을 방지해줄 수 있다.
이후, 도 32에 도시된 바와 같이, 기판(400) 상에 제10홀(H1) 및 제11홀(H11)을 포함하는 제3 절연층(505)이 형성될 수 있다.
제3 절연층(505)은 기판(400) 상에 제3 절연층 물질을 형성하고, 이후, 제3 트랜지스터(T3)의 제6 전극(420, 기준전압 라인과 대응)을 노출하는 제10 홀(H10)과 제7 전극(461)을 노출하는 제11 홀(H11)을 형성하는 공정을 거쳐 형성될 수 있다.
제10 홀(H10) 및 제11 홀(H11)은 하프톤 마스크를 이용하여 동일 공정으로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 서로 다른 마스크를 통해 제10 홀(H10) 및 제11 홀(H11)을 서로 다른 공정으로 형성할 수도 있다.
제10 홀(H10)은 제1 내지 제3 절연층(401, 402, 505)에 형성될 수 있다.
제11 홀(H11)은 제3 절연층(505)에 형성될 수 있다.
이후, 도 33에 도시된 바와 같이, 제6 액티브층 물질(470a)이 형성될 수 있다.
구체적으로, 제3 절연층(505)이 배치된 기판(400) 상에 제6 티브층 물질(470a)을 형성하기 위한 물질이 형성될 수 있다. 그리고, 습식 식각 공정을 통해, 도 33에 도시된 구조로 제3 액티브층 물질(170a)이 형성될 수 있다.
제6 액티브층 물질(470a)은 제3 절연층(505)의 상면의 일부에서부터 연장되어 제10 홀(H10)을 따라 배치되고, 제10 홀(H10)을 따라 배치된 영역에서 제3 절연층(505)의 상면으로 연장되어 제11 홀(H11)을 따라 배치되며 제11 홀(H11)을 따라 배치된 영역에서 제3 절연층(505)의 상면의 일부까지 형성될 수 있다.
제6 액티브층 물질(470a)을 좁은 폭을 갖는 제10 홀(H10) 및 11 홀(H11)내에 단선 없이 형성하기 위해, 제6 액티브층 물질(470a)은 MOCVD 또는 ALD 공법을 통해 형성될 수 있다.
이후, 도 34에 도시된 바와 같이, 제6 액티브층 물질(470a) 형성된 기판(400) 상에 제2 보호막 물질(607a) 형성될 수 있다.
그리고, 도 35에 도시된 바와 같이, 건식 식각 공정을 통해 제2 보호막 물질(607a)이 패터닝되어 제6 액티브층(470)의 상면에 일부에 배치된 제2 보호막(607)이 될 수 있다. 또한, 제2 보호막 물질(607a) 상에 제3 도전층 물질이 형성될 수 있는데, 제2 보호막 물질(607a)과 제3 도전층 물질은 동일 공정을 통해 식각되어, 제2 보호막(607)과 제3 도전층(480)이 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 도 35의 평면도에 도시된 바와 같이 제2 보호막 물질(607a)과 제1 내지 제3 절연층(401, 402, 505)에는 제1 도전층(450)의 상면의 일부를 노출하는 컨택홀(490)이 형성될 수 있다.
한편, 건식 식각 공정 과정에서 제2 보호막(607)이 배치된 영역과 대응되는 영역에 배치된 제6 액티브층 물질(470a)은 그대로 남아 있으나, 제2 보호막(607)이 미 배치된 영역에 존재하는 제6 액티브층 물질(470a)은 도체화될 수 있다.
이를 통해, 일 단(471)과 타 단(473)이 도체화된 제6 액티브층(470)이 형성될 수 있다.
제2 보호막(607)과 중첩된 제6 액티브층(470)의 영역은 제6 채널영역(CHA6)일 수 있다.
또한, 도 35에 도시된 바와 같이, 제3 도전층(480)은 제1 도전층(450)의 상면의 일부를 노출하는 컨택홀(490)에 배치되어 제1 도전층(450)과 컨택될 수 있다.
이 경우, 제1 도전층(450)은 그라운드 라인과 전기적으로 연결된 구성일 수 있다.
한편, 도 12와 도 27 내지 도 35에서는 제3 도전층(480)이 제1 도전층(450)의 상면의 일부를 노출하는 컨택홀(490)을 통해 제1 도전층(450)과 전기적으로 연결되는 구성을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
예를 들면, 제2 도전층(451, 제4 액티브층(430)과 일체인 구성)이 컨택홀(490)의 하부까지 연장되고, 컨택홀(490)을 통해 제3 도전층(480)이 제2 도전층(451)과 전기적으로 연결될 수도 있다. 이 경우, 제3 도전층(480)은 제2 도전층(451)과 함께 제3 트랜지스터(T3)의 게이트 전극 역할을 할 수 있다.
이후, 도 36에 도시된 바와 같이, 제3 도전층(480)이 배치된 기판(400) 상에 제4 절연층(506)이 형성될 수 있다.
상술한 구조를 갖는 트랜지스터들을 포함하는 패널은 서브픽셀(SP) 영역의 크기를 줄일 수 있으므로 고해상도를 구현할 수 있는 효과가 있다.
한편, 상술한 설명에서는 설명의 편의를 위해서 제1 내지 제3 트랜지스터(T1, T2, T3)가 패널의 액티브 영역에 배치되는 구성을 중심으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다.
예를 들면, 도 6 내지 도 14에 도시된 트랜지스터들 중 적어도 하나의 트랜지스터는 패널의 넌 액티브 영역에 배치될 수도 있다.
이러한 본 발명의 실시예들에 의하면, 패널에 배치된 다수의 트랜지스터들 중 적어도 하나는 짧은 채널(Short Channel) 구현 및 집적화가 가능한 구조를 갖는 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.
본 발명의 실시예들에 의하면, 패널에 배치된 다수의 트랜지스터들 중 적어도 하나는 높은 S-계수를 통해 구동 마진이 증가한 구조를 갖는 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.
본 발명의 실시예들에 의하면, 소자 면적 감소로 인한 초고해상도 패널을 구현할 수 있는 구조를 갖는 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.
본 발명의 실시예들에 의하면, 액티브층 및 절연막의 단선이 없는 구조를 갖는 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 기판
110: 데이터 라인
120: 기준전압 라인
130: 제1 액티브층
140: 제2 액티브층
160: 제1 게이트 라인
161: 제2 게이트 라인
170: 제3 액티브층

Claims (35)

  1. 데이터 전압이 인가되는 적어도 1개의 제1 트랜지스터를 포함하는 패널; 및
    상기 패널을 구동하기 위한 구동회로를 포함하고,
    상기 제1 트랜지스터는,
    기판 상에 배치된 제1 도전층; 및
    상기 제1 도전층 상에 배치되되 일 단과 타 단은 도체화된 영역이고 상기 일 단과 상기 타 단 사이에 배치된 제1 채널영역을 포함하는 제1 액티브층을 포함하며,
    제1 절연층을 사이에 두고 상기 제1 도전층과 중첩하도록 배치된 제2 도전층은 상기 패널 내의 스토리지 캐패시터를 구성하고, 상기 스토리지 캐패시터는 상기 제1 액티브층의 상기 제1 채널영역 하부에 배치되고,
    상기 제1 도전층 상에 상기 제1 절연층이 배치되고,
    상기 제1 절연층 상에 상기 제2 도전층이 배치되며,
    상기 제2 도전층 상에 제2 절연층이 배치되고,
    상기 제2 절연층 상에 상기 기판 상에 배치된 다수의 게이트 라인 중 하나와 대응되는 제1 전극이 배치되고,
    상기 제1 액티브층의 상기 일 단은 상기 제2 절연층에 구비된 제1 홀을 통해 상기 제1 전극과 접촉되고,
    상기 제2 도전층은 상기 제1 트랜지스터의 게이트 전극이고,
    상기 제1 전극과 상기 제1 도전층 중 하나는 제1 트랜지스터의 소스 전극이고, 나머지 하나는 드레인 전극인 전자장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 절연층과 제2 절연층 사이에 배치된 적어도 1층의 제3 절연층을 더 포함하고,
    상기 제1 액티브층의 상기 타 단은 상기 제1 내지 제3 절연층에 구비된 제2 홀을 통해 제1 도전층과 접촉된 전자장치.
  4. 제1항에 있어서,
    상기 제1 액티브층 상에 배치된 제1 보호막; 및
    상기 제1 보호막 상에 배치된 제3 도전층을 더 포함하고,
    상기 제1 액티브층이 상기 제1 보호막 및 상기 제3 도전층과 중첩된 영역은 제1 액티브층의 제1 채널영역인 전자장치.
  5. 삭제
  6. 제1항에 있어서,
    상기 기판 상에 배치된 다수의 데이터 라인 중 하나와 전기적으로 연결된 제2 트랜지스터를 더 포함하고,
    상기 제2 트랜지스터는,
    상기 기판 상에 배치되되 상기 데이터 라인과 대응되는 제2 전극;
    상기 제2 전극 상에 배치되고 상기 제2 전극의 상면의 일부를 노출하는 제3 홀을 포함하는 상기 제1 절연층과 상기 제2 절연층 사이에 위치하는 적어도 1층을 포함하는 제3 절연층 상에 배치되고, 제2 채널영역을 포함하는 제2 액티브층;
    상기 제2 액티브층 상에 배치된 제1 게이트 절연막; 및
    상기 제1 게이트 절연막 상에 배치된 제1 게이트 전극을 포함하는 전자장치.
  7. 제6항에 있어서,
    상기 제2 전극과 상기 제1 절연층 사이에 배치되되, 상기 제2 전극의 상면의 일부를 노출하는 제3 홀을 구비하는 제4 절연층을 더 포함하고,
    상기 제2 액티브층은,
    상기 제3 절연층의 상면의 일부에 위치하고, 상기 제3 홀이 구비된 영역에서 상기 제1, 제2 및 제4 절연층의 일 측면에 위치하는 제1 부분;
    상기 제1 부분에서 연장되어 상기 제2 전극의 상면과 접촉된 제2 부분;
    상기 제2 부분에서 연장되되 상기 제3 홀이 구비된 영역에서 상기 제1, 제2 및 제4 절연층의 다른 측면에 위치하고 상기 제3 절연층의 상면의 일부로 연장되는 제3 부분; 및
    상기 제3 부분에서 연장되어 제3 절연층의 상면의 일부에 배치된 영역을 포함하되 도체화된 영역인 제4 부분을 포함하는 전자장치.
  8. 제7항에 있어서,
    상기 제2 액티브층의 상기 제1 부분 및 상기 제3 부분은 상기 제2 액티브층의 제2 채널영역이고,
    상기 제2 액티브층의 상기 제2 채널영역은 상기 기판과 비 평행한 부분을 포함하는 전자장치.
  9. 제7항에 있어서,
    상기 제2 액티브층의 상기 제4 부분은 상기 제1 게이트 절연막과 미 중첩되고,
    상기 제4 부분은 상기 제3 절연층에 구비되되 상기 제3 홀과 이격된 제4 홀을 통해 제2 도전층의 상면과 컨택된 전자장치.
  10. 제6항에 있어서,
    상기 기판 상에 배치된 상기 데이터 라인과 나란히 배치된 다수의 기준전압 라인 중 하나와 전기적으로 연결된 제3 트랜지스터를 더 포함하고,
    상기 제3 트랜지스터는,
    기판 상에 배치되되 상기 제2 전극과 동일층에 배치되고 상기 제2 전극과 이격하며, 상기 기준전압 라인과 대응되는 제3 전극;
    상기 제2 및 제3 전극 상에 배치되고 상기 제3 전극의 상면의 일부를 노출하는 제5 홀을 포함하는 상기 제1 및 제3 절연층 상에 배치되되, 제3 채널영역을 포함하는 제3 액티브층;
    상기 제3 액티브층 상에 배치된 제2 게이트 절연막; 및
    상기 제2 게이트 절연막 상에 배치된 제2 게이트 전극을 포함하는 전자장치.
  11. 제10항에 있어서,
    상기 제3 액티브층은,
    상기 제3 절연층의 상면의 일부에 위치하고, 상기 제5 홀이 구비된 영역에서 상기 제1, 제3 절연층의 일 측면에 위치하는 제5 부분;
    상기 제5 부분에서 연장되어 상기 제3 전극의 상면과 접촉된 제6 부분;
    상기 제6 부분에서 연장되되 상기 제5 홀이 구비된 영역에서 상기 제1 및 제3 절연층의 다른 측면에 위치하고 상기 제3 절연층의 상면의 일부로 연장되는 제7 부분; 및
    상기 제7 부분에서 연장되어 제3 절연층의 상면의 일부에 배치되되 도체화된 영역인 제8 부분을 포함하는 전자장치.
  12. 제11항에 있어서,
    상기 제3 액티브층의 상기 제5 부분 및 상기 제7 부분은 상기 제3 액티브층의 제3 채널영역이고,
    상기 제3 액티브층의 상기 제3 채널영역은 상기 기판과 비 평행한 부분을 포함하는 전자장치.
  13. 제11항에 있어서,
    상기 제3 전극과 상기 제1 절연층 사이에 배치된 제4 절연층을 더 포함하고,
    상기 제1, 제3 및 제4 절연층은 상기 제3 전극의 상면의 일부를 노출하는 제6 홀을 포함하며,
    상기 제3 액티브층의 상기 제8 부분은 상기 제2 게이트 절연막과 미 중첩되되 상기 제6 홀을 통해 제3 전극의 상면과 컨택된 전자장치.
  14. 제10항에 있어서,
    상기 제2 트랜지스터의 제1 게이트 전극과 상기 제3 트랜지스터의 상기 제2 게이트 전극은 일체이고,
    상기 기판 상에 배치된 상기 데이터 라인 및 상기 기준전압 라인과 교차하여 배치된 다수의 게이트 라인 중 하나와 대응되는 전자장치.
  15. 제10항에 있어서,
    상기 제2 전극 및 상기 제2 도전층 중 하나는 상기 제2 트랜지스터의 소스 전극이고, 나머지 하나는 드레인 전극이며,
    상기 제3 전극 및 상기 제1 도전층 중 하나는 상기 제1 트랜지스터의 소스 전극이고, 나머지 하나는 드레인 전극인 전자장치.
  16. 제1항에 있어서,
    상기 기판 상에 제4 전극이 배치되고,
    상기 제4 전극 상에 제2 절연층이 배치되고,
    상기 제2 절연층 상에 제1 도전층이 배치되며,
    상기 제1 도전층 상에 상기 제1 절연층이 배치되고,
    상기 제1 절연층 상에 제2 도전층 및 제5 전극이 배치되며,
    상기 제2 도전층 및 상기 제5 전극 상에 제3 절연층이 배치되고,
    상기 제1 내지 제3 절연층은 상기 제1 전극의 상면의 일부를 노출하는 제7 홀을 포함하고,
    상기 제1 액티브층의 상기 일 단은 상기 제7 홀을 통해 상기 제4 전극과 접촉되고,
    상기 제1 액티브층의 상기 타 단은 상기 제3 절연층에 구비된 제8 홀을 통해 상기 제5 전극과 접촉된 전자장치.
  17. 제16항에 있어서,
    상기 제5 전극은 상기 기판 상에 배치된 다수의 게이트 라인 중 하나와 대응되고,
    상기 제5 전극과 중첩되되, 상기 제5 전극과 상기 제1 절연층 사이에 배치된 제1 게이트 절연막을 더 포함하는 전자장치.
  18. 제16항에 있어서,
    상기 제2 도전층은 제1 트랜지스터의 게이트 전극이고,
    상기 제4 전극과 상기 제5 전극 중 하나는 제1 트랜지스터의 소스 전극이며, 나머지 하나는 드레인 전극인 전자장치.
  19. 제16항에 있어서,
    상기 제1 액티브층 상에 배치된 제2 보호막; 및
    상기 제2 보호막 상에 배치된 제3 도전층을 더 포함하고,
    상기 제1 액티브층이 상기 제2 보호막 및 제3 도전층과 중첩된 영역은 제1 액티브층의 제1 채널영역인 전자장치.
  20. 제16항에 있어서,
    상기 기판에 배치된 다수의 데이터 라인 중 하나와 연결된 제2 트랜지스터를 더 포함하고,
    상기 제2 트랜지스터는,
    상기 기판 상에 배치되는 제6 전극;
    상기 제6 전극 상에 배치되고 상기 제6 전극의 상면의 일부를 노출하는 제9 홀을 포함하는 제1 및 제2 절연층 상에 배치되되, 제2 채널영역을 포함하는 제2 액티브층;
    상기 제2 액티브층 상에 배치된 제2 게이트 절연막; 및
    상기 제2 게이트 절연막 상에 배치된 제1 게이트 전극을 포함하는 전자장치.
  21. 제20항에 있어서,
    상기 제2 액티브층은,
    상기 제9 홀을 포함하는 제1 절연층의 상면의 일부에 위치하고, 상기 제9 홀이 구비된 영역에서 상기 제1 및 제2 절연층의 일 측면에 위치하는 제1 영역;
    상기 제1 영역에서 연장되어 상기 제6 전극의 상면과 접촉된 제2 영역;
    상기 제2 영역에서 연장되되 상기 제9 홀이 구비된 영역에서 상기 제1 및 제2 절연층의 다른 측면에 위치하고 상기 제1 절연층의 상면의 일부로 연장되는 제3 영역; 및
    상기 제3 영역에서 연장되어 제1 절연층의 상면의 일부에 배치되되 도체화된 영역인 제4 영역을 포함하는 전자장치.
  22. 제21항에 있어서,
    상기 제2 액티브층의 제4 영역은,
    상기 제2 게이트 절연막 및 상기 제1 게이트 전극과 미 중첩되되 상기 제1 도전층과 중첩되고,
    상기 제1 도전층과 중첩된 상기 제4 영역은 제2 도전층과 대응되는 전자장치.
  23. 제21항에 있어서,
    상기 제1 및 제3 영역은 상기 제2 액티브층의 제2 채널영역이고,
    상기 제2 액티브층의 상기 제2 채널영역은 상기 기판과 비 평행한 부분을 포함하는 전자장치.
  24. 제20항에 있어서,
    상기 기판 상에 배치된 다수의 기준전압 라인 중 하나와 전기적으로 연결된 제3 트랜지스터를 더 포함하고,
    상기 제3 트랜지스터는,
    상기 기판 상에 배치되되 상기 제6 전극과 동일층에 배치되고 상기 제6 전극과 이격하는 제7 전극;
    상기 제6 및 제7 전극 상에 배치되고 상기 제7 전극의 상면의 일부를 노출하는 제10 홀을 포함하는 제1 및 제2 절연층 상에 배치되되 제3 채널영역을 포함하는 제3 액티브층;
    상기 제3 액티브층 상에 배치된 제1 게이트 절연막; 및
    상기 제1 게이트 절연막 상에 배치된 제2 게이트 전극을 포함하는 전자장치.
  25. 제24항에 있어서,
    상기 제3 액티브층은,
    상기 제10 홀을 포함하는 제1 절연층의 상면의 일부에 위치하고, 상기 제10 홀이 구비된 영역에서 상기 제1 및 제2 절연층의 일 측면에 위치하는 제5 영역;
    상기 제5 영역에서 연장되어 상기 제7 전극의 상면과 접촉된 제6 영역;
    상기 제6 영역에서 연장되되 상기 제10 홀이 구비된 영역에서 상기 제1 및 제2 절연층의 다른 측면에 위치하고 상기 제1 절연층의 상면의 일부로 연장되는 제7 영역; 및
    상기 제7 영역에서 연장되어 상기 제1 절연층의 상면의 일부에 배치되되 도체화된 영역인 제8 영역을 포함하는 전자장치.
  26. 제25항에 있어서,
    상기 제3 액티브층의 제8 영역은,
    상기 제1 게이트 절연막 및 상기 제2 게이트 전극과 미 중첩되되 상기 제1 절연층에 구비된 제11 홀을 통해 상기 제1 도전층의 상면의 일부와 접촉된 전자장치.
  27. 제25항에 있어서,
    상기 제5 및 제7 영역은 상기 제3 액티브층의 제3 채널영역이고,
    상기 제3 액티브층의 상기 제3 채널영역은 상기 기판과 비 평행한 부분을 포함하는 전자장치.
  28. 제24항에 있어서,
    상기 제6 전극 및 상기 제2 도전층 중 하나는 상기 제2 트랜지스터의 소스 전극이고, 나머지 하나는 드레인 전극이며,
    상기 제7 전극 및 상기 제1 도전층 중 하나는 상기 제1 트랜지스터의 소스 전극이고, 나머지 하나는 드레인 전극인 전자장치.
  29. 패널; 및
    상기 패널을 구동하기 위한 구동회로를 포함하고,
    상기 패널에 배치된 제1 트랜지스터 및 제2 트랜지스터는,
    기판 상에 배치된 상기 제1 트랜지스터의 제1 전극 및 상기 제1 전극과 이격하여 배치된 상기 제2 트랜지스터의 제2 전극;
    상기 제1 전극 및 상기 제2 전극 상에 배치된 제1 절연층 상의 제1 도전층;
    제2 도전층 상에 배치된 제2 절연층 상의 제3 절연층;
    상기 제3 절연층 상에 배치되되, 서로 이격된 상기 제1 트랜지스터의 제1 액티브층 및 상기 제2 트랜지스터의 제2 액티브층;
    상기 제1 및 제2 액티브층 상에 배치된 제4 절연층; 및
    상기 제4 절연층 상에 배치된 제1 트랜지스터의 제1 게이트 전극 및 상기 제2 트랜지스터의 제2 게이트 전극을 포함하고,
    상기 제1 내지 제3 절연층은 상기 제1 전극의 상면의 일부를 노출하는 제1 홀을 포함하고, 상기 제1 내지 제3 절연층은 상기 제2 전극의 상면의 일부를 노출하는 제2 홀을 포함하며,
    상기 제1 액티브층은 상기 제3 절연층의 상면의 일부 및 상기 제1 홀을 따라 배치되되, 상기 제1 내지 제3 절연층의 두께에 비례하는 길이를 갖는 제1 채널영역을 포함하고,
    상기 제2 액티브층은 상기 제3 절연층의 상면의 일부 및 상기 제2 홀을 따라 배치되되, 상기 제2 및 제3 절연층의 두께에 비례하는 길이를 갖는 제2 채널영역을 포함하는 전자장치.
  30. 제29항에 있어서,
    상기 제1 전극 및 상기 제2 도전층 중 하나는 상기 제1 트랜지스터의 소스 전극이고, 나머지 하나는 드레인 전극이며,
    상기 제2 전극 및 상기 제1 도전층 중 하나는 제2 트랜지스터의 소스 전극이고, 나머지 하나는 드레인 전극이고,
    상기 제1 도전층은 상기 제2 절연층 상에 배치된 제2 도전층과 커패시터를 구성하는 전자장치.
  31. 제29항에 있어서,
    상기 제1 액티브층은,
    상기 제3 절연층의 상면의 일부에 위치하고 상기 제1 홀이 구비된 영역에서 상기 제1 내지 제3 절연층의 일 측면에 위치하는 제1 부분;
    상기 제1 부분에서 연장되되 상기 제1 전극의 상면과 접촉된 제2 부분;
    상기 제2 부분에서 연장되되 상기 제1 홀이 구비된 영역에서 상기 제1 내지 제3 절연층의 다른 측면에 위치하고 상기 제3 절연층의 상면의 일부로 연장되는 제3 부분 및
    상기 제3 부분에서 연장되되 상기 제3 절연층의 상면의 일부에 배치되고 제2 절연층 상에 배치된 제2 도전층의 상면의 일부를 노출하는 제3 홀을 따라 배치되되, 도체화된 부분인 제4 부분을 포함하고,
    상기 제1 부분 및 상기 제3 부분은 상기 제1 액티브층의 제1 채널영역인 전자장치.
  32. 제29항에 있어서,
    상기 제2 액티브층은,
    상기 제3 절연층의 상면의 일부에 위치하고 상기 제2 홀이 구비된 영역에서 상기 제2 및 제3 절연층의 일 측면에 위치하는 제5 부분;
    상기 제5 부분 에서 연장되어 상기 제1 도전층의 상면과 접촉된 제6 부분;
    상기 제6 부분 에서 연장되되 상기 제2 홀이 구비된 영역에서 상기 제2 및 제3 절연층의 다른 측면에 위치하고 상기 제3 절연층의 상면의 일부로 연장되는 제7 부분; 및
    상기 제7 부분에서 연장되어 상기 제3 절연층의 상면의 일부에 배치되고 상기 제2 전극의 상면의 일부를 노출하는 제4 홀을 따라 배치되되, 도체화된 영역인 제8 부분을 포함하고,
    상기 제5 부분 및 상기 제7 부분은 상기 제2 액티브층의 제2 채널영역인 전자장치.
  33. 제29항에 있어서,
    상기 전자장치는 데이터 전압이 인가되는 제3 트랜지스터를 더 포함하고,
    상기 제3 트랜지스터는,
    상기 제2 절연층 상에 배치되되 게이트 전극 역할을 하는 제2 도전층;
    상기 제2 도전층 상에 순차적으로 배치된 제3 내지 제5 절연층 상에 배치되되, 제3 채널영역을 포함하는 제3 액티브층; 및
    상기 제3 액티브층의 일 단과 접촉된 제3 전극 및 상기 제3 액티브층의 타 단과 접촉된 제1 도전층을 포함하고,
    상기 제3 전극은 제4 절연층 상에 배치되고, 상기 제1 도전층은 상기 제1 절연층 상에 배치되며,
    상기 제3 전극 및 상기 제1 도전층 중 하나는 상기 제3 트랜지스터의 소스 전극이고, 나머지 하나는 드레인 전극인 전자장치.
  34. 제33항에 있어서,
    상기 제3 액티브층의 제3 채널영역은 상기 제1 도전층과 상기 제1 도전층 상에 배치된 제2 도전층을 포함하는 스토리지 캐패시터 상에 배치된 전자장치.
  35. 제29항에 있어서,
    상기 제1 내지 제3 트랜지스터의 제1 내지 제3 액티브층 중 적어도 하나는 2층 이상인 전자장치.
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