JP4801117B2

JP4801117B2 - 残影回避方法と装置

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Inventors: 芳 ▲ドウ▼
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Description

本発明は液晶ディスプレイの回路とパネル部分に関わり、特に実際共通電極電圧を動的に調節することができる方法及び装置に関わる。

フィルムトランジスタの能動マトリクス液晶ディスプレイ（TFT-LCD）は現在の液晶ディスプレイ（LCD）市場のおける高級品です。フィルムトランジスタ（TFT）の工程の成熟につれて、TFT-LCDは現在の液晶ディスプレイ分野の主流の製品になりつつある。図１は従来のパネルにおけるサブ画素の等価回路の模式図であって、ゲートラインGnと、データラインDと、TFTと、TFTのゲートとドレインとの間の寄生容量Cgdと、ゲートとソースとの間の寄生容量Cgsと、ドレインとソースとの間の寄生容量Cdsと、液晶容量C1cと、記憶容量Csとを含み、液晶容量C1cの両端がそれぞれ共通電極Cと画素電極Pに接続され、記憶容量Csは、一端が画素電極Pに、他端が次のゲートラインGn+1にそれぞれ接続されている。

現在に幅広く使用されている共通電極電圧VCOMが変わらないアーキテクチャーの下で、ゲートラインにおける電圧が変わるときに、ゲートとドレインの間の寄生容量Cgdを介して、画素電極における電圧の正確性が影響され、画素電極に直流成分-結合電圧が印加されている。このように、液晶分子の特性によって、TFT-LCDには長時間に静画が駆動されると、画素電極に直流成分が印加され、ほかの画像に変換されるときにもともとの画像のパターンが残され、残影となる。残影の発生は、結合電圧が存在して、それは画素電極電圧の正負の極性の非対称性を起こすからである。

図２は従来の実際画素電極電圧の変化の波形図の模式図であって、結合電圧の影響による画素電極電圧の変化を反映した。Vgはゲート電圧であり、Vpは画素電極電圧であり、実線で示すVCOMが実際VCOM値である。点線は結合電圧がない場合の理想の画素電極電圧である。実線は結合電圧の影響による実際の画素電極電圧である。実線で示すVCOMは共通電極に印加されている実際の共通電極電圧である。図２から分かるように、結合電圧の存在によって、実際の画素電極電圧の正負極性が実際の共通電極電圧について非対称的である。点線で示すVCOMは実際の画素電極電圧の正負を対称にするための理想共通電極電圧である。

パネルにおいて、TFTのゲートがオンであるとき、結合電圧が生じて画素電極に印加され、TFTのソースとドレインが導通された状態であり、ソースドライバは画素電極に充電し始めるから、ソースに印加された電圧で寄生容量Cgdと記憶容量Cs及び液晶容量Clcにおける電荷を維持することができる。そこで、初めの画素電極電圧が間違った（結合電圧の影響で）としても、ソースドライバはまた画素電極電圧を正確な電圧まで充電するので、影響はそんなに大きくない。しかし、TFTのゲートがオフであるとき、寄生容量Cgdと記憶容量Cs及び液晶容量Clcに電荷を提供する電流源がひとつもなく、ソースドライバは画素電極に充電しなくなったので、この三つの容量における電荷が割り当てなおすことになる（寄生容量Cgs，Cdsについて、一端がTFTのソースに接続されているので、前記の電荷の割り当てなおしに参加しない）。ソースドライバがオフであるときの電圧降下（３０〜４０V）がCgd寄生容量に介して画素電極にフィードバックされて、画素電極電圧には結合電圧の電圧降下が生じることになって、階調表示の正確性に影響を与える。そして、この結合電圧は、ゲートラインがオンであるときの結合電圧のようにわずかだけ影響するのではなくて、このときのソースドライバもう画素電極に充放電しなくなるので、結合電圧の電圧降下は次のゲートラインがオンになるまで画素電極の電圧に影響しつつある。そこで、この結合電圧の表示画面の階調に対する影響は人の眼に明確的に感じかれる存在である。

現在の固定の共通電極電圧を採用する設計にとって、結合電圧は画素電極電圧の正負領域の非対称性（Vp＞VCOMは正極、Vp＜VCOMは負極）を起こせるので、残影が生じる。ある結合電圧に基づいて実際共通電極電圧を調節して理想値と一致させても（図２をみて、実線は調整前の共通電極電圧であり、点線は調整後の共通電極電圧である）、液晶パネルが長時間に固定画面を表示する、或いは高温、高湿の環境にあるときに、パネルにおける結合電圧が変化するので、次の実際共通電極電圧と理想値の間にも誤差が生じるから、依然として残影になる。そこで、固定の共通電極電圧を入力する、或いはある結合電圧によって実際共通電極電圧を調節するだけでは、実際の共通電極電圧と理想の共通電極電圧の間に偏差が生じ、結合電圧の影響をなくすことができないので、残影になってしまう。

本発明の目的は、残影回避方法と残影回避装置を提供して、従来技術における残影の課題を解決して、共通電極電圧を動的に調節して理想値を一致させて、残影の発生を回避することを実現することである。

本発明の一つ目の面で、残影回避方法であって、
共通電極電圧に対する画素電極における正電圧と負電圧である実際画素電極電圧に基づいて、共通電極に印加した実際共通電極電圧と、前記の実際画素電極電圧の正電圧と負電圧を対称させるための理想共通電極電圧との偏差電圧を生成するステップ１と、
前記の偏差電圧に基づいて実際共通電極電圧を調節して、理想共通電極電圧と一致させるステップ２と、
を含むことを特徴とする残影回避方法をいくつかの実施形態で提供する。

本発明の二つ目の面で、残影回避装置であって、
ソースドライバ集積チップ内にフィードバックされた、パネルにおけるデータラインがサンプリングした実際画素電極電圧に基づいて、実際共通電極電圧と理想共通電極電圧の偏差電圧を生成する偏差電圧生成モジュールと、
前記の偏差電圧生成モジュールと接続され、実際共通電極電圧を調節して、理想共通電極電圧と一致させる調節モジュールと、
を備えることを特徴とする残影回避装置をいくつかの実施形態で提供する。

本発明の一つ目の面の実施形態と二つ目の面の実施形態は、理想共通電極電圧を実際電極電圧と絶えることなく比較して、実際共通電極電圧と理想共通電極電圧の間の偏差電圧によって実際共通電極電圧値を動的に調節して理想値と一致させることで、結合電圧の影響がなくして、残影の影響が軽減され、画面品質が向上された。
図面と具体の実施形態にしたがって本発明の技術的方案をさらに説明する。

図３は本発明に係る残影回避方法の実施形態１のフローチャートである。当該残影回避方法は、
共通電極電圧に対する画素電極における正電圧と負電圧である実際画素電極電圧に基づいて、共通電極に印加した実際共通電極電圧と、前記の実際画素電極電圧の正電圧と負電圧を対称させるための理想共通電極電圧との偏差電圧を生成するステップ１と、
前記の偏差電圧に基づいて実際共通電極電圧を調節して、理想共通電極電圧と一致させるステップ２と、を含む。

本実施形態は、実際共通電極電圧と理想共通電極電圧とを比較し、理想共通電極電圧と一致させるように実際共通電極電圧を調節して、残影の発生を回避或いは軽減する。

図４は本発明に係る残影回避方法の実施形態２のフローチャートである。当該残影回避方法は、
パネルにおけるデータラインがサンプリングした実際画素電極電圧をソースドライバ集積チップ内にフィードバックして、データサンプリングの作業を完成して、偏差電圧の計算のために入力データを提供して、データラインの数は実際の状況によって選定されて、数が多くなればなるほど、平均値は精確になるが、アパーチャー（開口率）が落ちるステップ１１と、
前記の実際画素電極電圧毎に積分処理をして、積分器の原理によって、積分器それぞれが積分して得られた数値はその積分器に対応する画素の実際共通電極電圧と理想共通電極電圧の差分の電圧のA倍であり、A=1/リフレッシュレートである（具体の倍数の数値Aはリフレッシュレートにかかわり、一般に、リフレッシュレートが60Hz〜77Hzの間にあるので、倍数Aは1/77〜1/60の間の数である）ステップ１２と、
前記の積分処理されたデータ（画素それぞれの差分の電圧のA倍）に平均値、即ち前記の偏差電圧のA（Aは1/77を超えて1/60未満）倍を求めるのは全てのパネルの全部の画素点が最適な調節になるためであるステップ１３と、
前記の平均処理されたデータ（偏差電圧のA倍）をアンプで1/A倍拡大して、実際共通電極電圧と理想共通電極電圧との偏差電圧を生成するステップ１４と、
前記の偏差電圧によって、調節の必要があるかどうかを共通電極電圧調節器に指示するためのイネーブル信号を生成するステップ２１と、
矩形パルス信号と前記の偏差電圧によって、共通電極電圧調節器にその出力の増加又は減少を指示するための制御信号を生成するステップ２２と、
イネーブル信号と制御信号を共通電極電圧調節の入力として、前記のイネーブル信号と制御信号に基づいて、実際共通電極電圧を調節するステップ２３と、を含む。

図５は本発明に係る残影回避方法の実施形態２中のステップ２１のフローチャートである。当該実施形態において、ステップ２１には、具体的に、
実際共通電極電圧と理想共通電極電圧の間の偏差電圧をオン制御信号とするステップ２１１と、
前記のオン制御信号の電圧値がスイッチングの正値の閾値電圧より大きいとき、ハイレベルの第１のチップセレクト信号S1とローレベルの第２のチップセレクト信号S２を生成し、前記のオン制御信号の電圧値がスイッチングの負値の閾値電圧より小さいとき、ローレベルの第１のチップセレクト信号S1とハイレベルの第２のチップセレクト信号S２を生成し、さもなければ、ローレベルの第１のチップセレクト信号S１とローレベルの第２のチップセレクト信号S２を生成するステップ２１２と、
前記の第１のチップセレクト信号と第２のチップセレクト信号がともにローレベルであるとき、ローレベルのイネーブル信号CEを生成し、さもなければ、ハイレベルのイネーブル信号CEを生成するステップ２１３と、を含む。

図６は本発明に係る残影回避方法の実施形態２中のステップ２２のフローチャートである。本実施形態において、ステップ２２には具体的に、
矩形パルス発生器によって矩形パルスを生成するステップ２２１と、
前記の第２のチップセレクト信号（S2）がハイレベルであるとき、前記の矩形パルスを矩形パルス信号（S3）とし、前記の第２のチップセレクト信号（S2）がローレベルであるとき、前記の矩形パルスに位相反転処理をして、位相反転された前記の矩形パルスを矩形パルス信号（S3）とするステップ２２２と、
前記の信号（S3）を共通電極電圧コントローラの通常動作を保証するための直流電圧信号DVDD/2に重畳して制御信号（CTL）を生成するステップ２２３と、を含む。

図７は本発明に係る残影回避方法の実施形態２中のステップ２３のフローチャートである。本実施形態において、ステップ２３には具体的に、
前記のイネーブル信号と制御信号を共通電極電圧コントローラの入力とするステップ２３１と、
前記のイネーブル信号がハイレベルであるとき、ステップ２３３を、前記のイネーブル信号がローレベルであるとき、ステップ２３４を実行するステップ２３２と、
前記の制御信号が正パルスであるとき、前記の共通電極電圧コントローラの出力を増加し、前記の制御信号が負パルスであるとき、前記の共通電極電圧コントローラの出力を減少するステップ２３３と、
前記の共通電極電圧調節器の出力が変化なしであるステップ２３４と、を含む。

図８は本発明に係る残影回避装置の実施形態１の構成の模式図である。当該残影回避装置は、実際共通電極電圧と理想共通電極電圧の偏差電圧を生成する偏差電圧生成モジュールと、それに接続され、その偏差電圧に基づいて、実際共通電極電圧VCOMを調節する調節モジュールと、備える。

図９は本発明に係る残影回避装置の実施形態２の構成の模式図である。当該残影回避装置は、順次に接続されているデータサンプリングモジュールと、反転積分器セット１と、加算器２と、除算器３と、アンプ４と、イネーブルモジュール，制御モジュール，デジタル共通電圧調節器１３を有する調節モジュールを備える。

データのサンプリングのときに、パネルの真ん中の位置の１０本のデータラインDが選択されて、パネルにおける配線を介してソースドライバ集積チップ（S-DI）内部にフィードバックされる。ソースドライバ集積チップ内部に反転積分器セット１と、加算器２と、除算器３とが集積されて、サンプリングされた１０個のデータの出力を反転積分器セット１の入力として、加算器２と除算器３（１０で割る）を経て１０個のサンプリングデータの平均値が得られる。積分処理を採用するので、このときに得られた偏差電圧が実際偏差電圧の1/77〜1/60の間の倍率値（リフレッシュレートによって決まった倍率数値）であるべきなので、アンプを経て実際共通電極電圧と理想共通電極電圧の間の偏差電圧を得るべきであり、アンプ４はその平均値を60〜77倍（実際に採用されたリフレッシュレートによって決まる）拡大する。

パネルにおいてデータサンプリングをするときに、パネルにおいてPLGリードを増加する必要があり、サンプリングポイントのデータをプリント基板（PCB）において、積分器の入力端にフィードバックする。理想的に、サンプリングポイントがパネルにおける中央位置に選ばれるべきであるのは、このところのフリッカーはもっとも明らかであるためである。しかし、このようにフィードバックPLGを設計すれば、アパーチャーが落ちてしまうので、本発明はパネルの下端の中央位置（図10を参考）を選ぶ。このように、PLGリードが長くなるので抵抗が大きくなって、ひいてはサンプリングポイントのデータの遅延が増大して、サンプリングされたデータは実際値と一定の偏差があることになる。しかし、ここでは、フレキシブル基板（FPC）でデータのパネルからソースドライバへのフィードバックを実現してもよい。FPCを採用すると、より多いデータサンプリングポイントを選択できるので、積分して得られた偏差がさらに精確になる。

イネーブルモジュールはP型電界効果トランジスタFET5と、N型電界効果トランジスタFET6と、ORゲート7とを備え、FET5とFET6のゲートがアンプ４の出力に接続され、FET5のドレインとFET6のソースが直流電圧DVDDに接続される。DVDDはPCBに設置されているデジタル電源であり、FET5のソースとFET6のドレインが負荷を介して接地される。直流電源の追加と接地は電界効果トランジスタが通常に動作できることを保証する条件である。FET5のソースをまた出力端として、その出力信号であるチップセレクト信号S1をORゲート7のひとつの入力信号とし、FET6のドレインをまた出力端として、その出力信号であるチップセレクト信号S2をORゲート7のもうひとつの入力信号とする。ORゲート7の出力信号はイネーブルCEであり、デジタル共通電極電圧コントローラ１３の入力信号のひとつである。

アンプ４が出力した実際共通電極電圧と理想共通電極電圧の間の偏差電圧を電界効果トランジスタFET5，FET6のゲートのオン制御信号として、両方の閾値電圧の絶対値は0.1Vを取る。その中で、FET5はP型電界効果トランジスタであり、そのゲート・ソース電圧Vgsがその閾値電圧（0.1V）より大きいときに、電界効果トランジスタがオンになるが、さもなければオフになる。FET6はN型電界効果トランジスタであり、そのゲート・ソース電圧がその閾値電圧（-0.1V）より小さいときに、電界効果トランジスタがオンになるが、さもなければオフになる。つまり、実際共通電極電圧が理想共通電極電圧より0.1V以上低い（実際VCOM-理想VCOM＜-0.1V）場合に、FET6がオンになり、チップセレクト信号S2がハイレベル「１」になって、FET5がオフになり、チップセレクト信号S1がローレベル「0」になる。チップセレクト信号S1とチップセレクト信号S2がORゲート7を通ってから出力はハイレベル「１」になる、即ち、デジタル共通電極コントローラのイネーブル信号CEは「1」になる。実際共通電極電圧が理想共通電極電圧より0.1V以上高い（実際VCOM-理想VCOM＞0.1V）場合に、FET5がオンになり、その出力のチップセレクト信号S1がハイレベル「１」になって、FET6がオフになり、その出力のチップセレクト信号S2がローレベル「0」になる。両方がORゲート7を通ってから出力信号は依然としてハイレベル「１」である。前記の二つの場合に、ともに共通電極電圧を調節する必要がある。実際共通電極電圧と理想共通電極電圧の間の差分の値が0.1Vより小さいときに、FET5とFET6がともにオフになり、信号S1とS2がともにローレベル「0」になって、ORゲート7を通ってから出力CEはローレベル「0」である。このとき、共通電極電圧の調節はしなくて、前記の偏差電圧が0.1Vより大きいときに調節をするのは、わずかの偏差があるとすれば調節すると、画面のフリッカーになるためである。電界効果トランジスタを採用するスイッチ回路は、一定の遅延があって、ある程度フリッカーを減少でき、かつコストが低い。

制御モジュールはP型電界効果トランジスタFET8と、N型電界効果トランジスタFET9と、インバータ10と、矩形パルス発生器11と、加算器12とを備え、FET8とFET9のゲートがFET6の出力端に接続される、即ち、チップセレクト信号S2がFET8とFET9のゲートのオン制御信号である。FET8とFET9のドレインが互いに接続され、出力ポートとして、その出力信号が矩形パルス信号S3である。FET8のソースはインバータ10を介して矩形パルス発生器11と接続され、FET9のソースは直接矩形パルス発生器11と接続される。加算器１２のひとつの入力信号は矩形パルス信号S3であり、もうひとつは共通電極電圧コントローラが加算器１２に要求して入力した制御信号の中間値によって決まった直流電圧信号DVDD/2である。加算器12はデジタル共通電極電圧コントローラ１３と接続され、その出力信号が制御信号CTLであり、デジタル共通電極電圧コントローラ１３のもうひとつの入力信号である。

FET6の出力チップセレクト信号S2がハイレベル「1」である（実際VCOMが理想VCOMより0.1V以下低い）時に、FET9がオンになり、FET8がオフになって、矩形パルス発生器11が発生した矩形パルスがFET9を介して矩形パルス信号S3として加算器12に入力され、加算器12のもうひとつの入力が直流電圧信号DVDD/2であり、両方が重畳してデジタル共通電極電圧制御信号CTLとなる。チップセレクト信号S2がローレベル「0」である（実際VCOMが理想VCOMより0.1V以上高い）時に、FET9がオフになり、FET8がオンになって、矩形パルス発生器はインバータ10とFET8を介して負矩形パルスを得、そのパルスが矩形パルス信号S3として直流電圧信号DVDD/2と重畳して制御信号CTLとなる。

イネーブルモジュールの出力信号CEと制御モジュールの出力信号CTLは、デジタル共通電圧調節器１３の入力として、共通電極電圧をリアルタイムに調節する。デジタル共通電圧調節器１３の出力は即ち動的の調節の実際共通電極電圧VCOMである。CEとCTLがVCOMの波形を調節する波形の模式図は図１１に示す。CEがハイレベルであるとき、即ち理想VCOMと実際VCOMの偏差が0.1Vより大きいときに、CTLの変化が有効である。CTLが正パルスであるとき、以上の分析から分かるように、このとき、実際VCOMが理想VCOMより低いので、VCOMの出力が増加するが、CTLが負パルスであるとき、このとき、実際VCOMが理想VCOMより高いので、VCOMの出力が減少する。CEがローレベルであるときに、即ち理想VCOMと実際VCOMの偏差が0.1Vより小さいときに、VCOMにリアルタイムに調節しない。

最後に説明すべきは、以上の実施形態は本発明の技術的方案を説明するためのもので、制限の目的はない。前記の実施形態にしたがって本発明を詳しく説明したが、前記の実施形態に記載の技術的方案を改定したり、その部分的な技術的特徴を同等に取り替えたりすることができ、その改定や取替えは該当する技術的方案の本質が本発明の実施形態の技術的方案の趣旨と範囲を脱出することに繋がらないことは当業者にとって理解するところである。

従来のパネルにおけるサブ画素の等価回路の模式図である。従来の実際画素電極電圧の変化の波形の模式図である。本発明に係る残影回避方法の実施形態１のフローチャートである。本発明に係る残影回避方法の実施形態２のフローチャートである。本発明に係る残影回避方法の実施形態２中のステップ２１のフローチャートである。本発明に係る残影回避方法の実施形態２中のステップ２２のフローチャートである。本発明に係る残影回避方法の実施形態２中のステップ２３のフローチャートである。本発明に係る残影回避装置の実施形態１の構成の模式図である。本発明に係る残影回避装置の実施形態２の構成の模式図である。本発明に係るパネルからデータをサンプリングする模式図である。本発明に係る残影回避方法の実施形態２中のステップ２３の一つ実施例波形模式図である。

符号の説明

１反転積分器セット
２加算器
３除算器
４アンプ
５ P型電界効果トランジスタ（FET）
６ N型電界効果トランジスタ（FET）
７ ORゲート
８ P型電界効果トランジスタ（FET）
９ N型電界効果トランジスタ（FET）
１０インバータ
１１矩形パルス発生器
１２加算器
１３デジタル共通電極電圧調節器

Claims

残影回避方法であって、
共通電極電圧に対する画素電極における正電圧と負電圧である実際画素電極電圧に基づいて、共通電極に印加した実際共通電極電圧と、前記の実際画素電極電圧の正電圧と負電圧を対称させるための理想共通電極電圧との偏差電圧を生成するステップ１と、
前記の偏差電圧に基づいて実際共通電極電圧を調節して、理想共通電極電圧と一致させるステップ２と、
を含み、
前記のステップ１は具体的に、
パネルにおけるデータラインがサンプリングした実際画素電極電圧をソースドライバ集積チップ内にフィードバックするステップ１１と、
前記の実際画素電極電圧毎に積分処理をするステップ１２と、
前記の積分処理されたデータに平均処理をするステップ１３と、
前記の平均処理されたデータをリフレッシュレートに応じて対応する倍率の拡大処理をして、前記の偏差電圧とするステップ１４と、
を含むことを特徴とする残影回避方法。
前記のステップ２は具体的に、
前記の偏差電圧によって、調節の必要があるかどうかを共通電極電圧調節器に指示するためのイネーブル信号を生成するステップ２１と、
矩形パルス信号と前記の偏差電圧によって、共通電極電圧調節器にその出力の増加又は減少を指示するための制御信号を生成するステップ２２と、
前記のイネーブル信号と制御信号に基づいて、共通電極電圧調節器の出力である実際共通電極電圧を調節するステップ２３と、
を含むことを特徴とする請求項１に記載の残影回避方法。
前記のステップ２１は具体的に、
ステップ１で生成された偏差電圧をそのあとの第１スイッチングトランジスタと第2スイッチングトランジスタのオン制御信号とするステップ２１１と、
前記のオン制御信号に基づいて、第１のチップセレクト信号と第２のチップセレクト信号を生成するステップ２１２と、
前記の第１のチップセレクト信号と第２のチップセレクト信号に基づいて、イネーブル信号を生成するステップ２１３と、
を含むことを特徴とする請求項２に記載の残影回避方法。
前記のステップ２２は具体的に、
矩形パルス発生装置によって矩形パルスを生成するステップ２２１と、
前記の第２のチップセレクト信号に基づいて、位相反転された前記の矩形パルスを矩形パルス信号とするか否かを判断するステップ２２２と、
前記の矩形パルス信号を、共通電極電圧コントローラの通常動作を保証するための直流電圧信号に重畳して制御信号を生成するステップ２２３と、
を含むことを特徴とする請求項３に記載の残影回避方法。
前記のステップ２３は具体的に、
前記のイネーブル信号と制御信号を共通電極電圧調節器の入力とするステップ２３１と、
前記のイネーブル信号がハイレベルであるとき、ステップ２３３を、前記のイネーブル信号がローレベルであるとき、ステップ２３４を実行するステップ２３２と、
前記の制御信号に基づいて、前記の共通電極電圧調節器の出力を増加或いは減少するステップ２３３と、
前記の共通電極電圧調節器の出力が変化なしであるステップ２３４と、
を含むことを特徴とする請求項２に記載の残影回避方法。
残影回避装置であって、
ソースドライバ集積チップ内にフィードバックされた、パネルにおけるデータラインがサンプリングした実際画素電極電圧に基づいて、実際共通電極電圧と理想共通電極電圧の偏差電圧を生成する偏差電圧生成モジュールと、
前記の偏差電圧生成モジュールと接続され、実際共通電極電圧を調節して、理想共通電極電圧と一致させる調節モジュールと、
を備え、
前記の偏差電圧生成モジュールは、
パネルにおけるデータラインがサンプリングした画素電極電圧をソースドライバ集積チップ内にフィードバックするデータサンプリングモジュールと、
入力端が前記のデータサンプリングモジュールの出力端と接続され、前記の画素電極電圧に積分処理をする反転積分装置セットと、
加算装置及び除算装置と、
入力端が前記の除算装置の出力端と接続され、前記の平均処理されたデータをリフレッシュレートに応じて拡大して、実際共通電極電圧と理想共通電極電圧の偏差電圧を得るアンプと、
を備え、前記の加算装置は入力端が前記の反転積分装置セットの出力端と接続され、前記の加算装置の出力端が除算装置と接続され、前記の除算装置の出力端は前記アンプと接続され、前記の加算装置及び除算装置並びにアンプは前記偏差電圧の平均値を計算したり、
前記の積分処理されたデータに平均処理をするためのものであることを特徴とする残影回避装置。
前記の調節モジュールは、
前記の偏差電圧生成モジュールと接続され、実際共通電極電圧に対する調節の必要があるかどうかを共通電極電圧調節器に指示するためのイネーブル信号を生成するイネーブルモジュールと、
前記のイネーブルモジュールと接続され、実際共通電極電圧の増加或いは減少を共通電極電圧調節器に指示するための制御信号を生成する制御モジュールと、
前記のイネーブルモジュール及び制御モジュールと接続され、前記のイネーブル信号と制御信号に基づいて実際共通電極電圧を調節する共通電極電圧調節器と、
を備えることを特徴とする請求項６に記載の残影回避装置。
前記のイネーブルモジュールは、
第１スイッチングトランジスタと第２スイッチングトランジスタと、
一つの入力端が第１スイッチングトランジスタのソースと接続され、もう一つの入力端が第２スイッチングトランジスタのドレインと接続され、その出力信号が前記イネーブル信号であるORゲートと、
を備え、
前記第１スイッチングトランジスタと第２スイッチングトランジスタはともに前記の偏差電圧生成モジュールと接続され、第１スイッチングトランジスタがP型電界効果トランジスタであり、第２スイッチングトランジスタがN型電界効果トランジスタであり、両方の通常の動作を保証するために、第１スイッチングトランジスタのドレインと第２スイッチングトランジスタのソースがともにプリント基板におけるデジタル電源と接続され、第１スイッチングトランジスタのソースと第２スイッチングトランジスタのドレインがともに負荷を介して接地され、第１スイッチングトランジスタと第２スイッチングトランジスタのゲートがともにアンプと接続され、オン制御信号である前記の偏差電圧信号を導入されることを特徴とする請求項７に記載の残影回避装置。
前記の制御モジュールは、
矩形パルスを発生するための矩形パルス発生装置と、
第３スイッチングトランジスタと第４スイッチングトランジスタと、
ひとつの入力端が前記の共通電極電圧調節器の通常動作を保証するための直流電圧信号と接続され、もうひとつの入力端が第３スイッチングトランジスタと第４スイッチングトランジスタのドレインと接続され、その出力が前記の制御信号である加算装置と、
を備え、
前記の第３スイッチングトランジスタがP型電界効果トランジスタであり、前記の第４スイッチングトランジスタがN型電界効果トランジスタであり、第３スイッチングトランジスタと第４スイッチングトランジスタはドレインが互いに接続され、ゲートがともに前記の第２スイッチングトランジスタのドレインと接続され、第４スイッチングトランジスタのソースが矩形パルス発生装置と接続され、第３スイッチングトランジスタのソースがインバータに介して矩形パルス発生装置と接続されていることを特徴とする請求項８に記載の残影回避装置。