KR100980491B1

KR100980491B1 - 잔상들을 회피하기 위한 방법과 장치

Info

Publication number: KR100980491B1
Application number: KR1020080050396A
Authority: KR
Inventors: 팡 도우
Original assignee: 베이징 비오이 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드
Priority date: 2007-09-26
Filing date: 2008-05-29
Publication date: 2010-09-07
Also published as: CN101398550B; KR20090031971A; JP2009080459A; US8284184B2; JP4801117B2; CN101398550A; US20090079724A1

Abstract

본 발명은 잔상 회피 방법과 장치에 관련된다. 잔상 회피 방법은 실제 공통 전극 전압과 이상 공통 전극 전압 사이의 차이에 의해 실제 공통 전극 전압을 조정한다. 이러한 차이는 패널 상에 실제 화소 전극 전압을 수집하여 얻을 수 있다. 이러한 장치는 실제 공통 전극 전압과 이상 공통 전극 전압 사이의 차이를 발생하는 차등 발생 블록과 실제 공통 전극 전압을 조정하는 조정 블록을 포함한다. 이러한 조정 블록은 공통 전극 전압 조정기의 인에이블링 신호를 발생하는 인에이블링 블록, 공통 전극 전압 조정기의 제어 신호를 발생하는 제어 블록, 및 실제 공통 전극 전압을 조정하는 공통 전극 전압 조정기를 포함한다. 본 발명의 방법과 장치에 의해, 화소 전극 상에의 커플링 전압의 영향을 제거할 수 있고, 잔상 발생이 완화되거나 또는 방지되고, 깜박임(flicker)에 의한 영향이 발생하지 않는다.

액정 디스플레이, 패널, 잔상, 공통 전극 전압, 바이어스 전압

Description

잔상들을 회피하기 위한 방법과 장치{Method and device for avoiding image sticking}

본 발명은 액정 디스플레이의 회로와 패널 부분에 관한 것으로서, 보다 상세하게는 실제 공통 전극 전압을 동적으로 조정할 수 있는 잔상의 발생을 회피하기 위한 방법 및 장치에 관한 것이다.

박막 트랜지스터 능동 매트릭스 액정 디스플레이(TFT-LCD)는 현재의 액정 디스플레이(LCD) 시장에서의 최신식의 제품이다. 박막 트랜지스터 공정이 발달함에 따라, TFT-LCD는 현재의 액정 디스플레이 분야의 주류 제품이 되고 있다. 도 1은 현존하는 패널의 서브 화소의 구조의 등가 회로도이고, 게이트 라인(Gn), 데이터 라인(D), TFT(thin film transistor), 게이트와 TFT의 드레인 사이의 기생 캐패시터(Cgd), 게이트와 소스 사이의 기생 캐패시터(Cgs), 드레인과 소스 사이의 기생 캐패시터(Cds)를 포함한다. 액정 캐패시터(C1c)의 두 개의 단자들이 공통 전극(C)과 화소 전극(P)에 각각 연결되고, 스토리지 캐패시터(Cs)의 하나의 단자는 상기 화소 전극(P)에 연결되고, 다른 단자는 후속의 게이트 라인(Gn+1)에 연결된다.

현재 폭넓게 적용되는 공통 전극 전압(VCOM)이 고정되는 아키텍 쳐(architecture)에 있어서, 게이트 라인 상의 전압이 변화할 때, 상기 게이트와 상기 드레인 사이의 기생 캐패시티(Cgd)에 의하여, 화소 전극에 대한 전압의 정확성이 영향을 받으며, 상기 화소 전극에 직류(DC) 성분-커플링 전압이 인가된다. 이에 따라 액정 분자들의 특성에 기인하여, TFT-LCD 장시간 동안 특정한 정지 화상을 구동하고, 상기 화소 전극에 장시간 동안 직류 성분이 인가하면, 이어서 다른 화상으로 변환될 때 이전 화상의 패턴이 사라지지 않고 잔상(image sticking)을 형성한다. 이러한 잔상의 발생의 이유는 커플링 전압의 존재 때문이며, 이는 화소 전극 전압의 포지티브/네거티브 극성의 비대칭성을 야기한다.

도 2는 실제 화소 전극 전압의 변화를 도시하는 파형도이고, 커플링 전압의 영향에 의하여 화소 전극 전압의 변화를 나타낸다. Vg는 게이트 전극이고, Vp는 화소 전극 전압이고, 실선으로 도시된 VCOM가 실제 VCOM 값이고, 점선은 커플링 전압이 없는 경우의 이상 화소 전극 전압이고. 실선은 커플링 전압의 영향에 의한 실제 화소 전극 전압이고, 실선으로 도시된 VCOM은 상기 공통 전극에 인가되는 실제 공통 전극 전압이다. 도 2에 도시된 바와 같이, 커플링 전압의 존재에 의하여, 상기 실제 화소 전극 전압은 실제 공통 전극 전압에 대하여 비대칭적이고, 점선으로 도시된 VCOM은, 상기 실제 화소 전극 전압의 포지티브/네거티브 극성을 대칭적으로 할 수 있는 이상 공통 전극 전압이다.

패널 상의 TFE의 게이트를 턴온하면, 커플링 전압이 화소 전극에 발생한다. TFT의 소스와 드레인이 턴온된 상태이므로, 소스 드라이버는 상기 화소 전극을 충전하기 시작하고, 이어서 상기 소스에 전압을 인가하여 기생 캐패시터(Cgd), 스토 리지 캐패시터(Cs) 및 액정 캐패시터(Clc)에 전하들을 유지할 수 있다. 따라서 상기 화소 전극 전압이 초기에 정확하지 않다고 하여도(커플링 전압의 영향에 의함), 상기 소스 드라이버는 상기 화소 전극 전압을 정확한 전압까지 충전하므로, 실제적인 영향은 미미하다. 그러나, TFT의 게이트가 턴오프인 경우에는, 기생 용량(Cgd), 캐패시터(Cs) 및 액정 용량(Clc)에 전하를 제공하는 전류원이 없고, 상기 소스 드라이버는 상기 화소 전극에 충전하는 것을 중단하고, 상기 세 개의 캐패시터의 전하들은 재분배된다(기생 캐패시터들(Cgs, Cds)의 경우는, 단자가 TFT의 소스에 연결되므로, 상술한 전하 재분배에 포함되지 않음). 게이트 드라이버가 턴오프인 경우에 발생한 전압 강하(30 내지 40V)는 기생 캐패시터(Cgd)를 통하여 상기 화소 전극에 피드백되고, 이에 따라 상기 화소 전극 전압에 대하여 커플링 전압의 전압 강하가 발생하고, 이에 따라 회색 스케일 디스플레이의 정확성은 영향을 받는다. 또한, 이러한 커플링 전압은, 한번 영향을 단지 줄 수 있고 게이트 라인이 턴온인 경우에는 발생한 커플링 전압과는 다르게 거동하며, 상기 게이트 드라이버가 후속에서 다시 턴온될 때까지, 이러한 커플링 전압의 전압 강하는 상기 화소 전극 전압에 계속하여 영향을 주며, 이는 상기 소스 드라이버가 상기 화소 전극을 충전/방전하는 것을 중단하기 때문이다. 따라서, 사람의 눈은 표시되는 영상의 회색 스케일에 대한 커플링 전압에 의하여 형성된 영향을 용이하게 감지할 수 있다.

현재 고정된 공통 전극 전압을 채용하는 설계에 대하여, 상기 커플링 전압은 화소 전극 전압의 포지티브/네거티브 영역들의 비대칭성(Vp＞VCOM는 포지티브 극성, Vp＜VCOM는 네거티브 극성)을 야기할 수 있으므로, 이에 따라 잔상이 발생한 다. 이러한 커플링 전압의 발생과 동시에 상기 실제 공통 전극 전압을 조정하여 이상 값과 일치시킨다고 하여도(그림 2를 참조하면, 실선은 조정 전의 공통 전극 전압을 표시하고, 점선은 조정 후의 공통 전극 전압을 도시함), 액정 패널이 고정 화면을 장시간 동안에 표시하는 경우, 또는 고온 및 고습의 환경에 패널이 유지되어 있을 때, 패널에 대한 커플링 전압이 변화하므로, 후속의 실제 공통 전극 전압과 이상 값은 차이가 발생하며, 이에 따라 잔상이 여전히 발생할 수 있다. 따라서, 하나의 고정된 공통 전극 전압을 입력하거나, 동시에 발생한 특정 커플링 전압에 따라 실제 공통 전극 전압을 조정한다고 하여도, 실제 공통 전극 전압과 이상 공통 전극 전압은 차이가 발생하고, 커플링 전압의 영향을 제거할 수 없고, 이에 따라 잔상이 발생한다.

본 발명이 이루고자 하는 기술적 과제는, 종래 기술의 잔상 문제를 해결하기 위한 것으로, 공통 전극 전압을 동적으로 조정하여 이상 값에 일치시켜, 이에 따라 잔상의 발생을 회피할 수 있는 잔상 회피 방법을 제공하는 것이다.

본 발명이 이루고자 하는 기술적 과제는, 종래 기술의 잔상 문제를 해결하기 위한 것으로, 공통 전극 전압을 동적으로 조정하여 이상 값에 일치시켜, 이에 따라 잔상의 발생을 회피할 수 있는 잔상 회피 방법을 구현하는 잔상 회피 장치를 제공하는 것이다.

상기 기술적 과제를 달성하기 위한 본 발명의 제1 측면에 따른 일부 실시예들은 하기의 기술적 해결을 제공한다.

잔상 회피 방법은, 하기의 단계 1과 단계 2를 포함한다.

상기 단계 1은, 실제 화소 전극 전압에 따라 공통 전극에 인가되는 실제 공통 전극 전압과 이상 공통 전극 전압 사이에 바이어스 전압을 발생시키는 단계이다. 상기 실제 화소 전극 전압은 공통 전극 전압에 대한 화소 전극에의 포지티브(positive) 전압과 네거티브(negative) 전압이고, 상기 이상 공통 전극 전압은 상기 실제 화소 전극 전압의 상기 포지티브 전압과 네거티브 전압을 대칭으로 만드는 전압이다.

상기 단계 2는, 상기 실제 공통 전극 전압을 상기 이상 공통 전극 전압과 일치시키기 위하여, 상기 바이어스 전압에 따라 상기 실제 공통 전극 전압을 조정하는 단계이다.

상기 기술적 과제를 달성하기 위한 본 발명의 제2 측면에 따른 일부 실시예들은 하기의 기술적 해결을 제공한다.

상기 장치는, 바이어스 전압 발생 블록과 조정 블록을 포함한다.

상기 바이어스 전압 발생 블록은, 소스 드라이버 집적 칩에 피드백되는 패널 상의 데이터 라인에 의하여 얻는 실제 화소 전극 전압에 따라 실제 공통 전극 전압(real common electrode voltage)과 이상 공통 전극 전압(ideal common electrode voltage) 사이에 바이어스 전압을 발생한다.

상기 조정 블록은, 상기 바이어스 전압 발생 블록과 연결되고, 상기 실제 공 통 전극 전압을 상기 이상 공통 전극 전압과 일치하도록 조정한다.

본 발명의 제1 측면 및 제2 측면에 따른 실시예들은, 이상 공통 전극 전압과 실제 전극 전압을 계속하여 비교하고, 상기 실제 공통 전극 전압을 이상 값에 일치하여 유지시키기 위하여 상기 실제 공통 전극 전압과 상기 이상 공통 전극 전압 사이의 바이어스 전압에 따라서 상기 실제 공통 전극 전압 값을 동적으로 조정하여, 이에 따라 커플링 전압의 영향이 제거하여, 잔상의 영향을 감소시키고 화면 품질을 향상시킬 수 있다.

이하에서는 첨부된 도면들과 실시예들을 참조하여 본 발명의 기술적 방안들을 보다 상세하게 설명하기로 한다.

도시된 바와 같이, 도 3은 본 발명에 따른 잔상 회피 방법의 제1 실시예의 흐름도이다. 잔상 회피 방법은 단계 1 과 단계 2를 포함한다.

상기 단계 1에서는, 실제 화소 전극 전압에 따라 공통 전극에 인가되는 실제 공통 전극 전압과 이상 공통 전극 전압 사이에 바이어스 전압을 발생시키는 단계이다. 상기 실제 화상 전극 전압은 공통 전극 전압에 대한 화소 전극 상의 포지티브 전압과 네가티브 전압이다. 상기 이상 공통 전극 전압은 상기 실제 화소 전극 전압의 포지티브 전압과 네가티브 전압을 대칭으로 형성하는 전압이다.

상기 단계 2에서는, 상기 바이어스 전압에 따라 상기 실제 공통 전극 전압이 상기 이상 공통 전극 전압과 일치하도록, 상기 실제 공통 전극 전압을 조정한다.

본 실시예는 상기 실제 공통 전압을 상기 이상 공통 전극 전압과 일치하는지 비교하고, 상기 실제 공통 전극 전압을 조정하여, 상기 실제 공통 전극 전압을 상기 이상 공통 전극 전압과 일치하도록 하고, 잔상은 완화되거나 제거될 수 있다.

도시된 바와 같이, 도 4는 본 발명에 따른 잔상 회피 방법의 제2 실시예의 흐름도이다. 잔상 회피 방법은, 단계 11, 단계 12, 단계 13, 단계 14, 단계 21, 단계 22, 단계 23, 및 단계 24를 포함한다.

상기 단계 11에서는, 데이터 수집을 완성하기 위하여 패널 상의 데이터 라인에서 얻은 상기 실제 화소 전극 전압을 소스 드라이버 집적 칩에 피드백하여, 바이어스 전압을 계산하기 위한 입력 데이터를 제공한다. 상기 데이터 라인들의 갯수는 실제 상황을 기초로 하여 결정되고, 이러한 개수가 많아질수록 평균 갯수는 가능한 개구 비율이 감소되는 것과 함께 미세화된다.

상기 단계 12에서는, 상기 실제 화소 전극 전압들 각각을 적분 처리를 한다. 적분기의 원리에 따라, 각각의 적분기의 적분의 결과 값은 적분기에 상응하는 화소의 상기 실제 공통 전극 전압과 상기 이상 공통 전극 전압 사이의 바이어스 전압의 A 배이다. 여기에서 A는 1/리플레쉬 속도이다. 배수 A의 특정한 수치는 리플레쉬 속도와 관련되고, 일반적인 리플레쉬 속도는 60Hz 내지 77Hz 사이의 범위이고, 배수 A는 1/77 내지 1/60 사이의 범위의 숫자이다.

상기 단계 13에서는, 상술한 적분치(각각의 화소에 대한 바이어스 전압의 A 배)의 결과 데이터를 평균 처리하여, 평균 값(즉, 상기 바이어스 전압의 A 배, 여기에서 A는 1/77 보다 크고, 1/60보다 작음)을 발생시킨다. 상기 평균 처리의 목 적은 전체적으로 최적으로 조정된 전체 패널 상의 모든 화소 지점들을 형성하는 것이다.

상기 단계 14에서는, 증폭기를 이용하여 상술한 평균 처리에 의한 결과 데이터(바이어스 전압의 A 배)를 1/A 배로 증폭하여, 이에 따라 상기 실제 공통 전극 전압과 상기 이론 공통 전극 전압 사이의 상기 바이어스 전압을 발생시킨다.

상기 단계 21에서는, 상기 바이어스 전압에 따라 상기 실제 공통 전극 전압이 조정될 필요가 있는지 여부를 판단하도록 지시하는 인에이블링(enabling) 신호를 발생한다.

상기 단계 22에서는, 직사각형 펄스 또는 상기 바이어스 전압에 따라 상기 실제 공통 전극 전압을 증가 또는 감소할지 여부를 판단하도록 지시하는 제어 신호를 발생한다.

상기 단계 23에서는, 공통 전극 전압 조정의 입력으로서 상기 인에이블링 신호 및 상기 제어 신호를 취득하고, 상기 인에이블링 신호 및 상기 제어 신호에 따라 상기 실제 공통 전극 전압을 조정한다.

도시된 바와 같이, 도 5는 본 발명에 따른 잔상 회피 방법의 제2 실시예의 단계 21의 흐름도이다. 상기 단계 21은 단계 211, 단계 212, 및 단계 213을 포함한다.

상기 단계 211에서는, 턴온 제어 신호로서 발생된 상기 실제 공통 전극 전압과 상기 이상 공통 전극 전압 사이의 상기 바이어스 전압을 선택한다.

상기 단계 212에서는, 상기 턴온 제어 신호의 전압 값이 포지티브 임계 전압 보다 큰 경우에는, 고 레벨의 제1 선택 신호(S1) 및 저 레벨의 제2 선택 신호(S2)를 발생시킨다. 상기 턴온 제어 신호의 전압 값이 네거티브 임계 전압보다 큰 경우에는, 저 레벨의 제1 선택 신호(S1) 및 고 레벨의 제2 선택 신호(S2)를 발생시킨다. 이와 다른 경우에는, 저 레벨의 상기 제1 선택 신호(S1)와 저 레벨의 상기 제2 선택 신호(S2)를 발생시킨다.

상기 단계 213에서는, 상기 제1 선택 신호와 상기 제2 선택 신호가 모두 저 레벨인 경우에는, 저 레벨의 인에이블링 신호(CE)를 발생시킨다. 이와 다른 경우에는, 고 레벨의 인에이블링 신호(CE)를 발생시킨다.

도시된 바와 같이, 도 6은 본 발명에 따른 잔상 회피 방법의 제2 실시예의 단계 22의 흐름도이다. 상기 단계 22은 단계 221, 단계 222, 및 단계 223을 포함한다.

상기 단계 221에서는, 직사각형 펄스 발생기에 의해 직사각형 펄스를 발생시킨다.

상기 단계 222에서는, 상기 제2 선택 신호(S2)가 고 레벨인 경우에는, 상기 직사각형 펄스를 직사각형 펄스 신호(S3)로서 사용한다. 상기 제2 선택 신호(S2)가 저 레벨인 경우에는, 상기 직사각형 펄스에 대하여 반전 처리(inversion process)를 수행하고, 상기 반전 처리된 상기 직사각형 펄스를 상기 직사각형 펄스 신호(S3)로서 사용한다.

상기 단계 223에서는, 상기 신호(S3)를 공통 전극 전압 조정기가 정상 동작하도록 보장하는 직류 전압 신호(DVDD/2)와 중첩하여, 이에 따라 제어 신호(CTL)를 형성한다.

도시된 바와 같이, 도 7은 본 발명에 따른 잔상 회피 방법의 제2 실시예의 단계 23의 흐름도이다. 상기 단계 23은 단계 231, 단계 232, 단계 233, 및 단계 234을 포함한다.

상기 단계 231에서는, 상기 인에이블링 신호 및 상기 제어 신호를 상기 공통 전극 전압 조정기에 입력으로 구현한다.

상기 단계 232에서는, 상기 인에이블링 신호가 고 레벨인 경우에는 단계 233을 수행하고, 상기 인에이블링 신호가 저 레벨인 경우에는 단계 234를 수행한다.

상기 단계 233에서는, 상기 제어 신호가 포지티브 방향의 펄스인 경우에는 상기 공통 전극 전압 조정기의 출력을 증가시키고, 상기 제어 신호가 네거티브 방향의 펄스인 경우에는 상기 공통 전극 전압 조정기의 출력을 감소시킨다.

상기 단계 234에서는, 상기 공통 전극 전압 조정기의 출력이 변하지 않도록 유지한다.

도시된 바와 같이, 도 8은 본 발명에 따른 잔상 회피 장치의 제1 실시예의 구조도이다. 잔상 회피 장치는, 바이어스 전압 발생 블록과 상기 바이어스 전압 발생 블록과 연결된 조정 블록을 포함한다. 상기 바이어스 전압 발생 블록은 실제 공통 전극 전압과 이상 공통 전극 전압 사이의 바이어스 전압을 발생시키고, 상기 조정 블록은 상기 바이어스 전압에 따라 상기 실제 공통 전극 전압(VCOM)을 조정한다.

도시된 바와 같이, 도 9는 본 발명에 따른 잔상 회피 장치의 제2 실시예의 구조도이다. 잔상회피 장치는, 순차적으로 연결된 데이터 수집 블록(data collection block), 반전 적분기 그룹(inversion integrator group, 1), 가산기(adder, 2) 제산기(divider, 3), 및 증폭기(amplifier, 4), 인에이블링 블록(enabling block), 제어 블록(control block), 및 공통 전극 전압 조정기(13)를 포함한다.

데이터를 수집하는 경우에, 패널의 중간의 10개의 데이터 라인들(D)이 선택되고, 상기 수집된 데이터는 상기 패널 상의 와이어를 통하여 소스 드라이버 집적 팁(S-DI)의 내부로 피드백된다. 반전 적분기 그룹(1), 가산기(2), 및 제산기(3)가 상기 소스 드라이버 집적 팁 내부에 집적된다. 상기 수집된 10개의 데이터는 반전 적분기 그룹(1)의 입력으로 출력되어 상기 10개의 샘플 데이터의 평균 값을 얻기 위하여 가산기(2)와 제산기(3)에 제공된다. 적분 처리가 적용되므로, 이때의 상기 결과 바이어스 전압은 상기 실제 바이어스 전압의 1/77 내지 1/60 사이의 범위의 배수 값을 가져야 하며(리플레쉬 속도에 따라 결정된 배수 값임), 이에 따라, 상기 실제 공통 전극 전압과 상기 이상 공통 전극 전압 사이의 상기 바이어스 전압을 얻기 위하여 증폭이 필요하다. 증폭기(4)는 상기 평균 값을 60배 내지 77배로(실제로 적용된 리플레쉬 속도에 의하여 결정됨) 증폭한다.

패널 상의 데이터 샘플링을 수행하기 위하여, PLG 와이어는 상기 패널 상에 추가될 필요가 있다. 샘플링 지점의 데이터 출력은 인쇄 회로 보드(print circuit board, PCB) 상에 적분기의 입력 단자로 피드백된다. 이상적으로 상기 샘플링 지점들은 상기 패널의 중간 위치에서 선택되며, 이는 깜박임(flicker)이 상기 위치에 서 가장 명확하기 때문이다. 그러나, 이러한 설계를 가지는 피드백 PLG는 개구 비율을 감소시킬 수 있고, 이에 따라 본 발명은 상기 패널의 하부 상에 위치한 중간 위치를 선택한다(도 10 참조). 따라서, PLD 와이어가 길어질 수록, 저항은 커지게 되고, 이에 따라 상기 샘플링 지점 데이터의 지연은 증가되고, 샘플링 데이터와 실제 값 사이의 일정한 차이가 발생한다. 그럼에도 불구하고, 상기 패널로부터 상기 소스 드라이버로의 데이터 피드백은 플렉서블 인쇄 회로(flexible print circuit, FPC)를 이용하여 구현될 수 있다. 이러한 FPC가 사용되면, 더 많은 샘플링 지점들이 선택되고, 이에 따라 적분의 결과적인 차이가 더 정확하게 될 수 있다.

인에이블링 블록은, P형 전계 효과 트랜지스터(FET5), N형 전계 효과 트랜지스터(FET6), 및 OR 로직(OR logic, 7)을 포함한다. 상기 FET5와 FET6의 게이트들은 증폭기(4)의 출력과 연결된다. 상기 FET5의 드레인과 상기 FET6의 소스는 DC 전압(DVDD)과 연결된다. 상기 DVDD는 PCB 상에 설치된 디지털 전원이다. 상기 FET5의 소스와 상기 FET6의 드레인은 로드(load)를 통하여 접지된다. DC 전원 및 접지의 추가는 전계 효과 트랜지스터가 정상 동작하도록 보장하는 조건이다. 상기 FET5의 소스는 출력 단자로 기능하고, 그 출력 신호, 즉 선택 신호(S1)는 OR 로직(7)의 입력 신호로서 기능한다. 상기 FET6의 드레인은 출력 단자로 기능하고, 그 출력 신호, 즉 선택 신호(S2)는 OR 로직(7)의 다른 입력 신호로서 기능한다. OR 로직(7)의 출력 신호는, 디지털 공통 전극 전압 제어기(13)에 대한 입력 신호들의 하나인 인에이블링 신호(CE)이다.

증폭기(4)에 의하여 출력된 상기 실제 공통 전극 전압과 상기 이상 공통 전 극 전압 사이의 바이어스 전압은, 전계 효과 트랜지스터들(FET5, FET6)의 게이트 턴온 제어 신호로서 사용되고, 양측의 임계 전압의 절대값은 0.1 V이다. 상기 FET5는 P형 전계 효과 트랜지스터이고, 그의 게이트와 소스 사이의 전압(Vgs)이 그의 임계 전압(0.1 V)에 비하여 큰 경우에는 턴온되고, 그렇지 않으면 턴오프된다. 상기 FET6는 N형 전계 효과 트랜지스터이고, 그의 게이트와 소스 사이의 전압이 그의 임계 전압(-0.1 V)에 비하여 작은 경우에는 턴온되고, 그렇지 않으면 턴오프된다. 즉, 상기 실제 공통 전극 전압이 상기 이상 공통 전극 전압에 비하여 0.1 V 또는 그 이상으로 작은 경우에는(실제 VCOM - 이상 VCOM < -0.1 V), 상기 FET6는 턴온되고, 상기 선택 신호(S2)는 고 레벨 "1"이고, 상기 FET5는 턴온되고 상기 선택 신호(S1)는 저 레벨 "0"이고, 상기 선택 신호(S1) 및 상기 선택 신호(S2)는 OR 로직(7)를 통한 후에 출력은 고 레벨 "1"이다. 즉, 상기 디지털 공통 전극 제어기들의 인에이블링 신호(CE)는 "1"이다. 상기 실제 공통 전극 전압이 상기 이상 공통 전극 전압에 비하여 0.1 또는 그 이상으로 큰 경우에는(실제 VCOM - 이상 VCOM > 0.1 V), 상기 FET5는 턴온되고 선택 신호(S1)를 고 레벨 "1"로 출력하고, 상기 FET6은 턴오프되고 선택 신호(S2)를 저 레벨 "0"으로 출력하고, OR 게이트(7)를 통하여 구현된 결과 출력 신호(CE)는 또한 고 레벨 "1"이다. 상기 양 경우에 있어서, 상기 공통 전극 전압은 조정될 필요가 있다. 상기 실제 공통 전극 전압 및 상기 이상 공통 전극 전압 사이의 차이가 0.1 V에 비하여 작은 경우에는, 상기 FET5 및 상기 FET6 모두는 턴오프되고, 신호들(S1, S2) 모두는 저 레벨 "0"이고, OR 게이트(7)로부터의 CE 출력은 저 레벨 "0"이고, 이 경우, 상기 공통 전극 전압 은 조정되지 않는다. 상술한 바와 같이 상기 차이가 0.1 V에 비하여 큰 경우에만 상기 조정이 수행되는 이유는, 상기 차이가 작은 경우 조정이 수행되면 깜박임(flicker)이 발생하는 경향이 있기 때문이다. 전계 효과 트랜지스터들을 사용하는 스위칭 회로들은 깜박임(flicker)를 어느 정도 감소하기 위한 일정한 지연을 가질 수 있고, 낮은 비용이다.

상기 제어 블록은, P형 전계 효과 트랜지스터(FET8), N형 전계 효과 트랜지스터(FET9), 인버터(inverter, 10), 직사각형 펄스 발생기(11), 및 가산기(12)를 포함한다. 상기 FET8 및 상기 FET9의 게이트들은 상기 FET6의 출력 단자와 연결된다. 즉, 선택 신호(S2)는 상기 FET8 및 상기 FET9의 게이트 턴온 제어 신호이다. 상기 FET8 및 상기 FET9의 드레인들은 출력 단자로서 기능하도록 함께 연결된다. 이들의 출력 신호는 직사각형 펄스 신호(S3)이다. 상기 FET8의 소스는 인버터(10)를 통하여 직사각형 펄스 발생기(11)와 연결되고, 상기 FET9의 소스는 직사각형 펄스 발생기(11)와 직접 연결된다. 가산기(12)에 대한 하나의 입력 신호는 직사각형 펄스 신호(S34)이고, 다른 입력 신호는 DC 전압 신호(DVDD/2)이다. 상기 DVDD/2는 상기 공통 전극 전압 제어기가 입력을 위하여 요구하는 제어 신호의 중간 값에 따라 결정된다. 가산기(12)는 디지털 공통 전극 전압 제어기(13)와 연결되고, 그 출력 신호는 디지털 공통 전극 전압 제어기(13)를 위한 다른 입력 신호인 제어 신호(CTL)이다.

상기 FET6에 의하여 출력된 선택 신호(S2)가 고 레벨 "1"인 경우에는(실제 VCOM이 이상 VCOM에 비하여 0.1 V 또는 그 이상으로 낮음), 상기 FET9는 턴온되고 상기 FET8는 턴오프된다. 직사각형 펄스 발생기(11)에 의하여 발생한 직사각형 펄스는, 직사각형 펄스 신호(S3)로서 상기 FET9를 통하여 가산기(12)로 입력된다. 가산기(12)의 다른 입력은 DC 전압 신호(DVDD/2)이다. 양 신호가 중첩된 결과 신호는 디지털 공통 전극 전압 제어 신호(CTL)이다. 선택 신호(S2)가 저 레벨 "0"인 경우에는(실제 VCOM이 이상 VCOM에 비하여 0.1 V 또는 그 이상으로 높음), 상기 FET9는 턴오프되고 상기 FET8는 턴온된다. 상기 직사각형 펄스 발생기는 인버터(10) 및 상기 FET8을 통하여 네거티브 방향으로 직사각형 펄스를 얻는다. 상기 펄스는 제어 신호(CTL)를 얻기 위하여 DC 전압(DVDD/2)과 중첩되는 직사각형 펄스 신호(S3)로서 기능을 한다.

상기 인에이블링 블록의 출력 신호(CE) 및 상기 제어 블록의 출력 신호(CTL)는, 실제 시간으로 상기 공통 전극 전압을 조정하기 위하여 디지털 공통 전극 전압 조정기(13)의 출력으로서 사용된다. 공통 전극 전압 조정기(13)의 출력은 동적으로 조정된 실제 공통 전극 전압(VCOM)이다. 도 11은 상기 CE 및 상기 CTL에 의하여 조정된 상기 VCOM을 도시하는 파형도이다. 상기 CE가 고 레벨인 경우에는, 즉 이상 VCOM과 실제 VCOM 사이의 차이가 0.1 V에 비하여 큰 경우에는, CTL의 변화는 영향을 받는다. 상술한 바와 같이, 상기 CTL이 포지티브 방향의 펄스인 경우에는, 이 시점에서의 상기 실제 VCOM는 이상 VCOM에 비하여 낮으며, 따라서 VCOM의 출력은 증가된다. 상기 CTL이 네거티브 방향의 펄스인 경우에는, 이 시점에서의 상기 실제 VCOM는 이상 VCOM에 비하여 높으며, 따라서 VCOM의 출력은 감소된다. 상기 CE가 저 레벨인 경우에는, 즉 이상 VCOM과 실제 VCOM 사이의 차이가 0.1 V에 비하 여 낮은 경우에는, 상기 VCOM에 대한 조정이 없다.

마지막으로, 상술한 실시예들이 본 발명의 기술적 해결들을 설명하기 위하여 사용되고 본 발명의 기술적 사상을 한정하지 않음을 이해할 수 있다. 본 발명이 상기 실시예들을 참조하여 설명되었다고 하여도, 본 기술 분야의 통상의 지식을 가진 자는 다양한 변경들 및 변형들이 상술한 본 실시예들의 기술적 해결들을 구현할 수 있거나 또는 동등한 치환들은 첨부된 청구항들 및/또는 동등물들에 의하여 한정된 개시들의 기술적 사상 및 범위를 벗어나지 않고 특정한 기술적 형상들을 대신하여 사용할 수 있음이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

도 1은 현존하는 패널의 서브 화소의 등가 회로도이다.

도 2는 실제 화소 전극 전압의 변화를 도시하는 파형도(waveform diagram)이다.

도 3은 본 발명에 따른 잔상 회피 방법의 제1 실시예의 흐름도이다.

도 4는 본 발명에 따른 잔상 회피 방법의 제2 실시예의 흐름도이다.

도 5는 본 발명에 따른 잔상 회피 방법의 제2 실시예의 단계 21의 흐름도이다.

도 6은 본 발명에 따른 잔상 회피 방법의 제2 실시예의 단계 22의 흐름도이다.

도 7은 본 발명에 따른 잔상 회피 방법의 제2 실시예의 단계 23의 흐름도이다.

도 8은 본 발명에 따른 잔상 회피 장치의 제1 실시예의 구조도이다.

도 9는 본 발명에 따른 잔상 회피 장치의 제2 실시예의 구조도이다.

도 10은 본 발명에 따른 패널로부터의 샘플링 데이터의 다이어그램이다.

도 11은 본 발명에 따른 잔상 회피 방법의 제2 실시예의 단계 23의 파형도이다.

Claims

실제 화소 전극 전압에 따라 공통 전극에 인가되는 실제(real) 공통 전극 전압과 이상(ideal) 공통 전극 전압 사이에 바이어스 전압을 발생시키는 단계 1; 및

상기 이상 공통 전극 전압과 일치시키기 위하여, 상기 바이어스 전압에 따라 상기 실제 공통 전극 전압을 조정하는 단계 2;를 포함하고,

상기 실제 화소 전극 전압은 공통 전극 전압에 대한 화소 전극에의 포지티브(positive) 전압과 네거티브(negative) 전압이고,

상기 이상 공통 전극 전압은 상기 실제 화소 전극 전압의 상기 포지티브 전압과 상기 네거티브 전압을 대칭으로 만드는 전압이며,

상기 단계 1은:

패널 상의 데이터 라인에 의하여 얻은 상기 실제 화소 전극 전압을 소스 드라이버 집적 칩(source driving integrated chip)에 피드백하는 단계 11;

상기 실제 화소 전극 전압 각각에 대하여 적분 처리를 수행하는 단계 12;

상기 적분 처리의 결과 데이터에 대하여 평균 처리를 수행하는 단계 13; 및

상기 바이어스 전압을 얻기 위하여, 리플레쉬 속도(refreshing rate)에 따라 상응하는 배율(multiple)에 의하여 상기 평균 처리의 결과 데이터를 증폭하는 단계 14;를 포함하는 잔상(image sticking) 회피 방법.
제 1 항에 있어서,

상기 단계 2는:

상기 바이어스 전압에 따라 조정이 필요한지 여부를 공통 전극 전압 조정기에 지시하기 위한 인에이블링 신호(enabling signal)를 발생시키는 단계 21;

직사각형 펄스 신호와 상기 바이어스 전압에 따라 그 출력을 증가시키거나 또는 감소시키기 위하여, 상기 공통 전극 전압 조정기에 지시하기 위한 제어 신호를 발생시키는 단계 22; 및

상기 인에이블링 신호 및 상기 제어 신호에 따라 상기 공통 전극 전압 조정기의 출력으로서 상기 실제 공통 전극 전압을 조정하는 단계 23을 포함하는 것을 특징으로 하는 잔상 회피 방법.
제2항에 있어서,

상기 단계 21은:

후속의 제1 스위칭 트랜지스터 및 제2 스위칭 트랜지스터들을 위한 턴온(turn on) 제어 신호로서 단계 1에 의하여 발생한 바이어스 전압을 사용하는 단계 211;

상기 턴온 제어 신호에 따라 제1 선택 신호 및 제2 선택 신호를 발생시키는 단계 212; 및

상기 제1 선택 신호와 상기 제2 선택 신호에 따라 인에이블링 신호(enabling signal)를 발생시키는 단계 213;을 포함하는 것을 특징으로 하는 잔상 회피 방법.
제3항에 있어서,

상기 단계 22는:

직사각형 펄스 발생기에 의해 직사각형 펄스를 발생시키는 단계 221;

상기 제2 선택 신호에 따라 반전 직사각형 펄스를 상기 직사각형 펄스 신호로서 취득할지 여부를 선택하는 단계222; 및

상기 직사각형 펄스를 상기 공통 전극 전압 조정기의 정상 동작을 보장하도록 사용하는 직류(DC) 전압 신호와 중첩하여 제어 신호를 발생하는 단계 223;를 포함하는 것을 특징으로 하는 잔상 회피 방법.
제2항에 있어서,

상기 단계 23는:

상기 인에이블링 신호 및 상기 제어 신호를 상기 공통 전극 전압 조정기에 입력으로 구현하는 단계 231;

상기 인에이블링 신호가 고 레벨인 경우에는 단계 233을 수행하고, 상기 인에이블링 신호가 저 레벨인 경우에는 단계 234를 수행하는 단계 232;

상기 제어 신호에 따라 상기 공통 전극 전압 조정기의 출력을 증가 또는 감소시키는 단계 233; 및

상기 공통 전극 전압 조정기의 출력이 변하지 않도록 유지하는 단계 234;를 포함하는 것을 특징으로 하는 잔상 회피 방법.
소스 드라이버 집적 칩에 피드백되는 패널 상의 데이터 라인에 의하여 얻는 실제 화소 전극 전압에 따라 실제 공통 전극 전압(real common electrode voltage)과 이상 공통 전극 전압(ideal common electrode voltage) 사이에 바이어스 전압을 발생하는 바이어스 전압 발생 블록; 및

상기 바이어스 전압 발생 블록과 연결되고, 상기 실제 공통 전극 전압을 상기 이상 공통 전극 전압과 일치하도록 조정하기 위한 조정 블록;을 포함하며,

상기 바이어스 전압 발생 블록은:

상기 패널 상의 상기 데이터 라인에 의하여 얻은 상기 화소 전극 전압을 상기 소스 드라이버 집적 칩 내로 피드백하는 데이터 수집 블록;

상기 화소 전극 전압에 대하여 적분 처리를 수행하고, 그 입력 단자가 상기 데이터 수집 블록의 출력 단자와 연결된 반전 적분기 그룹(inversion integrator group);

가산기(adder) 와 제산기(divider); 및

그 입력 단자가 상기 제산기의 출력 단자와 연결되고, 실제 공통 전극 전압과 이상 공통 전극 전압 사이의 상기 바이어스 전압을 얻기 위하여, 리플레쉬 속도에 따라 평균 처리의 결과 데이터를 증폭하는 증폭기;를 포함하고,

상기 가산기의 입력 단자가 상기 반전 적분기 그룹의 출력 단자와 연결되고, 상기 가산기의 출력 단자가 상기 제산기와 연결되고, 상기 제산기의 상기 출력 단자가 상기 증폭기와 연결되고, 상기 가산기, 상기 제산기, 및 상기 증폭기는 상기 다른 전압의 평균 값을 계산하고, 상기 적분 처리의 결과 데이터에 대하여 상기 평균 처리를 수행하는 것을 특징으로 하는 잔상 회피 장치.
제6항에 있어서,

상기 조정 블록은:

상기 바이어스 전압 발생 블록과 연결되고, 공통 전극 전압 조정기가 상기 실제 공통 전극 전압을 조정할 필요가 있는지 여부를 지시하는 인에이블링 신호를 발생하는 인에이블링 블록(enabling block);

상기 인에이블링 블록과 연결되고, 상기 실제 공통 전극 전압을 증가시키거나 또는 감소시키기 위하여 상기 공통 전극 전압 조정기를 지시하는 제어 신호를 발생하는 제어 블록; 및

상기 인에이블링 블록과 상기 제어 블록과 연결되고, 상기 인에이블링 신호와 상기 제어 신호에 따라 상기 실제 공통 전극 전압을 조정하는 공통 전극 전압 조정기;를 포함하는 것을 특징으로 하는 잔상 회피 장치.
제7항에 있어서,

상기 인에이블링 블록은:

제 1 스위칭 트랜지스터 및 제2 스위칭 트랜지스터; 및

하나의 입력 단자가 상기 제1 스위칭 트랜지스터의 소스와 연결되고, 다른 입력 단자가 상기 제2 스위칭 트랜지스터의 드레인에 연결된 OR 로직(logic);를 포함하고,

상기 제 1 스위칭 트랜지스터 및 상기 제2 스위칭 트랜지스터 모두는 상기 바이어스 전압 발생 블록과 연결되고,

상기 제1 스위칭 트랜지스터는 P형 전계효과 트랜지스터이고,

상기 제2 스위칭 트랜지스터들는 N형 전계효과 트랜지스터이고,

상기 제1 스위칭 트랜지스터의 드레인 및 상기 제2 스위칭 트랜지스터는 인쇄 회로 보드(print circuit board)상에 위치한 디지털 전원에 연결되고,

상기 제1 스위칭 트랜지스터의 소스 및 상기 제2 스위칭 트랜지스터의 드레인은 이들이 정상 동작을 하기 위하여 로드(load)를 통하여 접지되고,

상기 제1 스위칭 트랜지스터 및 제2 스위칭 트랜지스터 모두의 게이트들은 상기 증폭기와 연결되고, 턴온 제어 신호로서 상기 턴온 제어 신호를 피드백하고,

상기 OR 게이트의 출력 신호는 상기 인에이블링 신호(CE)인 것을 특징으로 하는 잔상 회피 장치.
제8항에 있어서,

직사각형 펄스를 발생하는 직사각형 펄스 발생기;

제3 전계 효과 스위칭 트랜지스터 및 제4 전계 효과 스위칭 트랜지스터; 및

가산기;를 포함하고,

상기 제3 스위칭 트랜지스터는 P형 전계효과 트랜지스터이고,

상기 제4 스위칭 트랜지스터는 N형 전계효과 트랜지스터이고,

상기 제3 스위칭 트랜지스터 및 상기 제4 스위칭 트랜지스터의 드레인들은 서로 연결되고,

상기 제3 스위칭 트랜지스터 및 상기 제4 스위칭 트랜지스터의 게이트들은 상기 제2 스위칭 트랜지스터의 드레인과 연결되고,

상기 제4 스위칭 트랜지스터의 소스는 상기 직사각형 펄스 발생기와 연결되고,

상기 제3 스위칭 트랜지스터의 소스는 인버터(inverter)를 통하여 상기 직사각형 펄스 발생기와 연결되고,

상기 가산기의 하나의 입력 단자는 상기 공통 전극 전압 제어기의 정상 동작을 보장하기 위하여 사용되는 직류 전압 신호와 연결되고,

상기 가산기의 다른 하나의 입력 단자는 상기 제3 스위칭 트랜지스터 및 상기 제4 스위칭 트랜지스터의 드레인들과 연결되고,

상기 가산기의 출력은 상기 제어 신호인 것을 특징으로 하는 잔상 회피 장치.
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