JPH05199481A - ビデオ信号の位相制御回路 - Google Patents
ビデオ信号の位相制御回路Info
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- JPH05199481A JPH05199481A JP4009668A JP966892A JPH05199481A JP H05199481 A JPH05199481 A JP H05199481A JP 4009668 A JP4009668 A JP 4009668A JP 966892 A JP966892 A JP 966892A JP H05199481 A JPH05199481 A JP H05199481A
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- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
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- G—PHYSICS
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- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
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- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N3/00—Scanning details of television systems; Combination thereof with generation of supply voltages
- H04N3/10—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical
- H04N3/12—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by switched stationary formation of lamps, photocells or light relays
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Abstract
(57)【要約】
【目的】 ビデオ信号とサンプリングクロックとの位相
を制御するビデオ信号の位相制御回路において、位相制
御を自動的に行い操作性を向上させる。 【構成】 遅延回路２４は互いに位相の異なる遅延クロ
ックＤＰを出力し、切り換え回路２５ａ〜２５ｃが制御
回路２３からの切り換え信号ＳＳ１〜ＳＳ３に応じて互
いに異なる位相の遅延クロックＤＰを一つずつ選択す
る。カウンタ２８ａ〜２８ｃは、それぞれ対応する切り
換え回路２５ａ〜２５ｃからの遅延クロックＤＰの出力
毎に、データラッチ回路２６ａ〜２６ｃのラッチした画
素データＥＤの数をカウントする。制御回路２３は、こ
のカウント値を１画面周期で確認し、全ての値が最初の
サンプリング画面でのカウンタ２８ｂのカウント値と同
じかそれ以上になっていれば、切り換え回路２５ｂの遅
延クロックＤＰと同じ位相のクロックを切り換え回路２
５ｄに選択させ、パネルディスプレイ側に出力する。
を制御するビデオ信号の位相制御回路において、位相制
御を自動的に行い操作性を向上させる。 【構成】 遅延回路２４は互いに位相の異なる遅延クロ
ックＤＰを出力し、切り換え回路２５ａ〜２５ｃが制御
回路２３からの切り換え信号ＳＳ１〜ＳＳ３に応じて互
いに異なる位相の遅延クロックＤＰを一つずつ選択す
る。カウンタ２８ａ〜２８ｃは、それぞれ対応する切り
換え回路２５ａ〜２５ｃからの遅延クロックＤＰの出力
毎に、データラッチ回路２６ａ〜２６ｃのラッチした画
素データＥＤの数をカウントする。制御回路２３は、こ
のカウント値を１画面周期で確認し、全ての値が最初の
サンプリング画面でのカウンタ２８ｂのカウント値と同
じかそれ以上になっていれば、切り換え回路２５ｂの遅
延クロックＤＰと同じ位相のクロックを切り換え回路２
５ｄに選択させ、パネルディスプレイ側に出力する。
Description
【０００１】
【産業上の利用分野】本発明はビデオ信号とサンプリン
グクロックとの位相を制御する位相制御回路に関し、特
にパネルディスプレイ等のように画素情報を１ビット単
位のデータとしてサンプリングする装置に用いられるビ
デオ信号の位相制御回路に関する。
グクロックとの位相を制御する位相制御回路に関し、特
にパネルディスプレイ等のように画素情報を１ビット単
位のデータとしてサンプリングする装置に用いられるビ
デオ信号の位相制御回路に関する。
【０００２】
【従来の技術】一般に、表示装置にビデオ信号を送る場
合には、画素データとともにクロックパルスの周期に同
期して水平同期信号および垂直同期信号を送る。ＣＲＴ
の場合には、水平同期信号および垂直同期信号を基に、
受像管の偏向に必要なノコギリ波の周波数と位相を制御
し、受像管のバルブフェース上で電子ビームが送像側と
全く同じ走査をするように制御する。
合には、画素データとともにクロックパルスの周期に同
期して水平同期信号および垂直同期信号を送る。ＣＲＴ
の場合には、水平同期信号および垂直同期信号を基に、
受像管の偏向に必要なノコギリ波の周波数と位相を制御
し、受像管のバルブフェース上で電子ビームが送像側と
全く同じ走査をするように制御する。
【０００３】ところで、このＣＲＴを用いた従来の表示
装置に代わって、近年では、奥行きの少ないパネルディ
スプレイが使用されるようになってきている。パネルデ
ィスプレイには液晶ディスプレイ、プラズマディスプレ
イ、およびＥＬディスプレイ等があり、電圧が印加され
たＸ電極とＹ電極との交点が発光するように構成されて
いる。このパネルディスプレイにビデオ信号を供給する
場合には、送信側では各画素データを１ビット毎にサン
プリングクロックと同期させ、水平同期信号および垂直
同期信号とともにパネルディスプレイ側に供給するよう
にしている。
装置に代わって、近年では、奥行きの少ないパネルディ
スプレイが使用されるようになってきている。パネルデ
ィスプレイには液晶ディスプレイ、プラズマディスプレ
イ、およびＥＬディスプレイ等があり、電圧が印加され
たＸ電極とＹ電極との交点が発光するように構成されて
いる。このパネルディスプレイにビデオ信号を供給する
場合には、送信側では各画素データを１ビット毎にサン
プリングクロックと同期させ、水平同期信号および垂直
同期信号とともにパネルディスプレイ側に供給するよう
にしている。
【０００４】これを受けたパネルディスプレイ側では、
受信したビデオ信号の水平同期および垂直同期を行うと
ともに、送信側と同じ周波数のサンプリングクロックを
再生し、ビデオ信号から取り出した各画素データを１ビ
ット毎にサンプリングクロックと同期させて表示画面上
に表示する。
受信したビデオ信号の水平同期および垂直同期を行うと
ともに、送信側と同じ周波数のサンプリングクロックを
再生し、ビデオ信号から取り出した各画素データを１ビ
ット毎にサンプリングクロックと同期させて表示画面上
に表示する。
【０００５】ところで、画素データを１ビット毎に正確
に取り込むためには、サンプリングクロックを画素デー
タのビットパルスのほぼ中央で発生させる必要がある。
しかし、水平同期および垂直同期を行うのみでは、周期
を合わせることはできてもビットパルスの中央部分とサ
ンプリングクロックとの位相を正確に合わせることがで
きない。このため、画素データを正確にラッチすること
ができない場合がある。特にパネルディスプレイを数値
制御装置等に使用した場合には、送信側とパネルディス
プレイ側との間がかなり離されて設置されていることが
多く、より位相がずれやすくなる。
に取り込むためには、サンプリングクロックを画素デー
タのビットパルスのほぼ中央で発生させる必要がある。
しかし、水平同期および垂直同期を行うのみでは、周期
を合わせることはできてもビットパルスの中央部分とサ
ンプリングクロックとの位相を正確に合わせることがで
きない。このため、画素データを正確にラッチすること
ができない場合がある。特にパネルディスプレイを数値
制御装置等に使用した場合には、送信側とパネルディス
プレイ側との間がかなり離されて設置されていることが
多く、より位相がずれやすくなる。
【０００６】このため、従来は、パネルディスプレイ側
にサンプリングクロックの位相を段階的に変化させる装
置を設け、手動によりこれを切り換えて画素データとの
位相の同期をとるようにしていた。
にサンプリングクロックの位相を段階的に変化させる装
置を設け、手動によりこれを切り換えて画素データとの
位相の同期をとるようにしていた。
【０００７】
【発明が解決しようとする課題】しかし、このようなパ
ネルディスプレイを数値制御装置のように工場等で使用
される装置に取り付けた場合には、装置の組み込み状態
が頻繁に変わるため、送信側とパネルディスプレイ間の
ケーブル長もその都度変わってしまう。このため、送信
側とパネルディスプレイとの位相も頻繁に変わってしま
うので、その都度手動により位相の同期をとらなければ
ならなかった。したがって、手間がかかり、操作性が悪
いという問題点があった。
ネルディスプレイを数値制御装置のように工場等で使用
される装置に取り付けた場合には、装置の組み込み状態
が頻繁に変わるため、送信側とパネルディスプレイ間の
ケーブル長もその都度変わってしまう。このため、送信
側とパネルディスプレイとの位相も頻繁に変わってしま
うので、その都度手動により位相の同期をとらなければ
ならなかった。したがって、手間がかかり、操作性が悪
いという問題点があった。
【０００８】本発明はこのような点に鑑みてなされたも
のであり、ビデオ信号の位相制御を自動的に行うことの
できるビデオ信号の位相制御回路を提供することを目的
とする。
のであり、ビデオ信号の位相制御を自動的に行うことの
できるビデオ信号の位相制御回路を提供することを目的
とする。
【０００９】
【課題を解決するための手段】本発明では上記課題を解
決するために、ビデオ信号とサンプリングクロックとの
位相を制御するビデオ信号の位相制御回路において、位
相の異なる複数のサンプリングクロックを出力するサン
プリングクロック出力手段と、外部から切り換え信号が
送られる度に、前記複数のサンプリングクロックの中か
らそれぞれ異なる位相のサンプリングクロックを一つず
つ選択して出力する複数のサンプリングクロック切り換
え手段と、外部からのビデオ用サンプリングクロック決
定信号に基づいて、前記複数のサンプリングクロックの
中からビデオ用サンプリングクロックとして一つを選択
し、表示装置側に出力するビデオ用サンプリングクロッ
ク出力手段と、前記複数のサンプリングクロック切り換
え手段と一対に接続され、それぞれ対応するサンプリン
グクロック切り換え手段から前記サンプリングクロック
が出力されたとき前記画素データを取り込む複数の受信
データ取り込み手段と、前記複数の画素データ取り込み
手段の取り込んだ各画素データ数をカウントする複数の
画素データ数カウント手段と、前記複数の画素データ数
カウント手段のカウントした各カウント値を一定周期毎
に確認し、全て所定値以上となっていれば前記ビデオ用
サンプリングクロック出力手段に前記ビデオ用サンプリ
ングクロック決定信号を出力し、前記所定値以上となっ
ていなければ前記複数のサンプリングクロック切り換え
手段にそれぞれ新たに前記切り換え信号を出力する位相
制御手段と、を有することを特徴とするビデオ信号の位
相制御回路が提供される。
決するために、ビデオ信号とサンプリングクロックとの
位相を制御するビデオ信号の位相制御回路において、位
相の異なる複数のサンプリングクロックを出力するサン
プリングクロック出力手段と、外部から切り換え信号が
送られる度に、前記複数のサンプリングクロックの中か
らそれぞれ異なる位相のサンプリングクロックを一つず
つ選択して出力する複数のサンプリングクロック切り換
え手段と、外部からのビデオ用サンプリングクロック決
定信号に基づいて、前記複数のサンプリングクロックの
中からビデオ用サンプリングクロックとして一つを選択
し、表示装置側に出力するビデオ用サンプリングクロッ
ク出力手段と、前記複数のサンプリングクロック切り換
え手段と一対に接続され、それぞれ対応するサンプリン
グクロック切り換え手段から前記サンプリングクロック
が出力されたとき前記画素データを取り込む複数の受信
データ取り込み手段と、前記複数の画素データ取り込み
手段の取り込んだ各画素データ数をカウントする複数の
画素データ数カウント手段と、前記複数の画素データ数
カウント手段のカウントした各カウント値を一定周期毎
に確認し、全て所定値以上となっていれば前記ビデオ用
サンプリングクロック出力手段に前記ビデオ用サンプリ
ングクロック決定信号を出力し、前記所定値以上となっ
ていなければ前記複数のサンプリングクロック切り換え
手段にそれぞれ新たに前記切り換え信号を出力する位相
制御手段と、を有することを特徴とするビデオ信号の位
相制御回路が提供される。
【００１０】
【作用】複数のサンプリングクロック切り換え手段は、
位相制御手段から切り換え信号が出力される度に複数の
サンプリングクロックの中からそれぞれ異なる位相のサ
ンプリングクロックを一つずつ選択して出力する。サン
プリングクロック切り換え手段と一対に設けられた各画
素データ取り込み手段は、それぞれ対応するサンプリン
グクロック切り換え手段からサンプリングクロックが出
力されたときに画素データを取り込む。そして、画素デ
ータ取り込み手段の取り込んだ各画素データ数を画素デ
ータ数カウント手段がカウントし、位相制御手段は一定
周期毎にこのカウント値を確認し、各画素データ数が全
て所定値以上となっていればビデオ用サンプリングクロ
ック出力手段にビデオ用サンプリングクロック決定信号
を送る。これにより、ビデオ用サンプリングクロック出
力手段は、サンプリングクロック出力手段から送られる
複数のサンプリングクロックの中から一つのビデオ用サ
ンプリングクロックを選択して表示装置側に出力し、こ
のビデオ用サンプリングクロックのタイミングで画素デ
ータが表示される。一方、各画素データ数が所定値以上
となっていなければ、位相制御手段は各サンプリングク
ロック切り換え手段に切り換え信号を出力する。これに
より、新たな位相のサンプリングクロックが各サンプリ
ングクロック切り換え手段から出力され、各画素データ
数がカウントされる。
位相制御手段から切り換え信号が出力される度に複数の
サンプリングクロックの中からそれぞれ異なる位相のサ
ンプリングクロックを一つずつ選択して出力する。サン
プリングクロック切り換え手段と一対に設けられた各画
素データ取り込み手段は、それぞれ対応するサンプリン
グクロック切り換え手段からサンプリングクロックが出
力されたときに画素データを取り込む。そして、画素デ
ータ取り込み手段の取り込んだ各画素データ数を画素デ
ータ数カウント手段がカウントし、位相制御手段は一定
周期毎にこのカウント値を確認し、各画素データ数が全
て所定値以上となっていればビデオ用サンプリングクロ
ック出力手段にビデオ用サンプリングクロック決定信号
を送る。これにより、ビデオ用サンプリングクロック出
力手段は、サンプリングクロック出力手段から送られる
複数のサンプリングクロックの中から一つのビデオ用サ
ンプリングクロックを選択して表示装置側に出力し、こ
のビデオ用サンプリングクロックのタイミングで画素デ
ータが表示される。一方、各画素データ数が所定値以上
となっていなければ、位相制御手段は各サンプリングク
ロック切り換え手段に切り換え信号を出力する。これに
より、新たな位相のサンプリングクロックが各サンプリ
ングクロック切り換え手段から出力され、各画素データ
数がカウントされる。
【００１１】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図２は本発明の一実施例の同期制御回路を有す
る表示装置の概略構成図である。本実施例では、表示装
置１を数値制御装置に使用するものとする。表示装置１
は、その表示部にパネルディスプレイ４を使用してお
り、数値制御装置本体５から送られるビデオ信号を位相
制御回路２および画像制御回路３で処理してパネルディ
スプレイ４上に表示する。なお、このパネルディスプレ
イ４には、液晶ディスプレイ、プラズマディスプレイ、
およびＥＬディスプレイ等が使用される。
明する。図２は本発明の一実施例の同期制御回路を有す
る表示装置の概略構成図である。本実施例では、表示装
置１を数値制御装置に使用するものとする。表示装置１
は、その表示部にパネルディスプレイ４を使用してお
り、数値制御装置本体５から送られるビデオ信号を位相
制御回路２および画像制御回路３で処理してパネルディ
スプレイ４上に表示する。なお、このパネルディスプレ
イ４には、液晶ディスプレイ、プラズマディスプレイ、
およびＥＬディスプレイ等が使用される。
【００１２】図１は位相制御回路２の構成を示す図であ
る。受信回路２１には、ビデオ信号としての画素データ
ＥＤ、水平同期信号ＨＤ、および垂直同期信号ＶＤが数
値制御装置５から送られる。受信回路２１は、これらの
信号を波形成形し、画像制御回路３に送るとともに、垂
直同期信号ＶＤを発振回路２２および制御回路２３に送
る。また、受信回路２１は、データラッチ回路２６ａ〜
２６ｃに画素データＥＤを送る。なお、ここでは白黒画
像を扱うものとし、画素データＥＤは１ドットのパルス
信号である。
る。受信回路２１には、ビデオ信号としての画素データ
ＥＤ、水平同期信号ＨＤ、および垂直同期信号ＶＤが数
値制御装置５から送られる。受信回路２１は、これらの
信号を波形成形し、画像制御回路３に送るとともに、垂
直同期信号ＶＤを発振回路２２および制御回路２３に送
る。また、受信回路２１は、データラッチ回路２６ａ〜
２６ｃに画素データＥＤを送る。なお、ここでは白黒画
像を扱うものとし、画素データＥＤは１ドットのパルス
信号である。
【００１３】発振回路２２は、受信回路２１から垂直同
期信号ＶＤを受けると、数値制御装置５側でビデオ信号
を出力するときに生成したサンプリングクロックと同じ
周波数のサンプリングクロックＳＰを垂直同期信号ＶＤ
と同期して生成する。遅延回路２４は、このサンプリン
グパルスＳＰに基づいて、位相の異なる１６個の遅延ク
ロックＤＰ１〜ＤＰ１６を生成する。図３は遅延クロッ
クＤＰ１〜ＤＰ１６の波形を示すタイミングチャートで
ある。図からも分かるように、遅延クロックＤＰ１〜Ｄ
Ｐ１６は、サンプリングクロックＳＰに対して位相が等
間隔にずれるように生成されている。
期信号ＶＤを受けると、数値制御装置５側でビデオ信号
を出力するときに生成したサンプリングクロックと同じ
周波数のサンプリングクロックＳＰを垂直同期信号ＶＤ
と同期して生成する。遅延回路２４は、このサンプリン
グパルスＳＰに基づいて、位相の異なる１６個の遅延ク
ロックＤＰ１〜ＤＰ１６を生成する。図３は遅延クロッ
クＤＰ１〜ＤＰ１６の波形を示すタイミングチャートで
ある。図からも分かるように、遅延クロックＤＰ１〜Ｄ
Ｐ１６は、サンプリングクロックＳＰに対して位相が等
間隔にずれるように生成されている。
【００１４】図１に戻り、遅延回路２４で生成された遅
延クロックＤＰ１〜ＤＰ１６は、切り換え回路（ＣＳ）
２５ａ〜２５ｄに送られる。これら切り換え回路２５ａ
〜２５ｄには、それぞれ切り換え信号ＳＳ１〜ＳＳ４が
制御回路２３から送られる。制御回路２３は、切り換え
回路２５ａ〜２５ｃに対しては、互いに位相の異なる遅
延クロックＤＰを一つずつ選択して出力させるため、そ
れぞれに切り換え信号ＳＳ１〜ＳＳ３を送る。なお、こ
こでは、切り換え回路２５ａ，２５ｂ，２５ｃの順に位
相がずれていくように遅延クロックＤＰを選択させるも
のとする。また、切り換え回路２５ａ〜２５ｃの出力す
る遅延クロックＤＰは、それぞれＤＰ３，ＤＰ８，ＤＰ
１３、あるいはＤＰ４，ＤＰ９，ＤＰ１４というよう
に、所定の位相間隔を置いて決定される。一方、制御回
路２３は、切り換え回路２５ｄに対しては、最終的に画
像制御回路３に送るビデオ用サンプリングクロックＶＳ
Ｐを選択して出力させるための切り換え信号ＳＳ４を送
る。
延クロックＤＰ１〜ＤＰ１６は、切り換え回路（ＣＳ）
２５ａ〜２５ｄに送られる。これら切り換え回路２５ａ
〜２５ｄには、それぞれ切り換え信号ＳＳ１〜ＳＳ４が
制御回路２３から送られる。制御回路２３は、切り換え
回路２５ａ〜２５ｃに対しては、互いに位相の異なる遅
延クロックＤＰを一つずつ選択して出力させるため、そ
れぞれに切り換え信号ＳＳ１〜ＳＳ３を送る。なお、こ
こでは、切り換え回路２５ａ，２５ｂ，２５ｃの順に位
相がずれていくように遅延クロックＤＰを選択させるも
のとする。また、切り換え回路２５ａ〜２５ｃの出力す
る遅延クロックＤＰは、それぞれＤＰ３，ＤＰ８，ＤＰ
１３、あるいはＤＰ４，ＤＰ９，ＤＰ１４というよう
に、所定の位相間隔を置いて決定される。一方、制御回
路２３は、切り換え回路２５ｄに対しては、最終的に画
像制御回路３に送るビデオ用サンプリングクロックＶＳ
Ｐを選択して出力させるための切り換え信号ＳＳ４を送
る。
【００１５】切り換え回路２５ａ〜２５ｃは、切り換え
信号ＳＳ１〜ＳＳ３を受け取ると遅延クロックＤＰ１〜
ＤＰ１６の中から異なるものをそれぞれ一つずつ選択
し、データラッチ回路（ＤＬ）２６ａ〜２６ｃ、および
パルス成形回路（ＰＭ）２７ａ〜２７ｃに送る。データ
ラッチ回路２６ａ〜２６ｃは、それぞれ対応する切り換
え回路２５ａ〜２５ｃから遅延クロックＤＰ１〜ＤＰ１
６の何れかを受けると、その立ち上がりのタイミングで
受信回路２１からの画素データＥＤをラッチする。
信号ＳＳ１〜ＳＳ３を受け取ると遅延クロックＤＰ１〜
ＤＰ１６の中から異なるものをそれぞれ一つずつ選択
し、データラッチ回路（ＤＬ）２６ａ〜２６ｃ、および
パルス成形回路（ＰＭ）２７ａ〜２７ｃに送る。データ
ラッチ回路２６ａ〜２６ｃは、それぞれ対応する切り換
え回路２５ａ〜２５ｃから遅延クロックＤＰ１〜ＤＰ１
６の何れかを受けると、その立ち上がりのタイミングで
受信回路２１からの画素データＥＤをラッチする。
【００１６】パルス成形回路２７ａ〜２７ｃは、それぞ
れ切り換え回路２５ａ〜２５ｃからの遅延パルスＤＰに
合わせて、データラッチ回路２６ａ〜２６ｃのラッチし
た画素データＥＤをパルス成形してカウンタ（ＣＴ）２
８ａ〜２８ｃに送る。カウンタ２８ａ〜２８ｃは、各パ
ルス成形回路２７ａ〜２７ｃからの画素データＥＤをそ
れぞれカウントし、１画面周期でリセットする。これら
カウンタ２８ａ〜２８ｃの各カウント値は、制御回路２
３に送られる。
れ切り換え回路２５ａ〜２５ｃからの遅延パルスＤＰに
合わせて、データラッチ回路２６ａ〜２６ｃのラッチし
た画素データＥＤをパルス成形してカウンタ（ＣＴ）２
８ａ〜２８ｃに送る。カウンタ２８ａ〜２８ｃは、各パ
ルス成形回路２７ａ〜２７ｃからの画素データＥＤをそ
れぞれカウントし、１画面周期でリセットする。これら
カウンタ２８ａ〜２８ｃの各カウント値は、制御回路２
３に送られる。
【００１７】制御回路２３は、数値制御装置本体５から
初めてビデオ信号ＶＳが送られると、その画素データＥ
Ｄをパネルディスプレイ４に表示させる前に、１画面周
期で画素データＥＤのカウントを行う。ここで、画素デ
ータＥＤの表示が行われずカウントのみが行われる画面
をサンプリング画面と呼ぶ。制御回路２３は、各カウン
ト値を１画面周期毎に確認し、それらの値に応じて切り
換え信号ＳＳ１〜ＳＳ３を出力して切り換え回路２５ａ
〜２５ｃの出力する遅延クロックＤＰを切り換える。
初めてビデオ信号ＶＳが送られると、その画素データＥ
Ｄをパネルディスプレイ４に表示させる前に、１画面周
期で画素データＥＤのカウントを行う。ここで、画素デ
ータＥＤの表示が行われずカウントのみが行われる画面
をサンプリング画面と呼ぶ。制御回路２３は、各カウン
ト値を１画面周期毎に確認し、それらの値に応じて切り
換え信号ＳＳ１〜ＳＳ３を出力して切り換え回路２５ａ
〜２５ｃの出力する遅延クロックＤＰを切り換える。
【００１８】図４は画素データＥＤと遅延クロックＤＰ
１〜ＤＰ１６との位相関係の一例を示す図である。画素
データＥＤを正確にラッチするためには、所定範囲Ｘ以
内にある遅延クロックを使用することが望ましい。すな
わち、図４における位相関係の場合には、切り換え回路
２５ａ〜２５ｃにおいて遅延クロックＤＰ３〜ＤＰ１４
の何れかを選択することにより、データラッチ回路２６
ａ〜２６ｃでそれぞれ正確に画素データＥＤをラッチす
ることができる。
１〜ＤＰ１６との位相関係の一例を示す図である。画素
データＥＤを正確にラッチするためには、所定範囲Ｘ以
内にある遅延クロックを使用することが望ましい。すな
わち、図４における位相関係の場合には、切り換え回路
２５ａ〜２５ｃにおいて遅延クロックＤＰ３〜ＤＰ１４
の何れかを選択することにより、データラッチ回路２６
ａ〜２６ｃでそれぞれ正確に画素データＥＤをラッチす
ることができる。
【００１９】ところで、今、切り換え回路２５ａ〜２５
ｃの出力をそれぞれＤＰ２，ＤＰ７，ＤＰ１２というよ
うに切り換えたとすると、各クロックが図４の位相関係
にある場合には、データラッチ回路２６ｂ，２６ｃは正
確にデータをラッチすることができる。しかし、データ
ラッチ回路２６ａだけは、ＤＰ２の出力タイミングが画
素データＥＤの立ち上がり時期にあるので、常にデータ
をラッチできるとは限らない。このため、例えば、ある
１画面ではパルスの立ち上がる画素データＥＤの数が１
００個であるとすると、カウンタ２８ｂ，２８ｃでは正
確に１００をカウントできるが、カウンタ２８ａではそ
れよりも少ない数、例えば８０個しかカウントすること
ができない。
ｃの出力をそれぞれＤＰ２，ＤＰ７，ＤＰ１２というよ
うに切り換えたとすると、各クロックが図４の位相関係
にある場合には、データラッチ回路２６ｂ，２６ｃは正
確にデータをラッチすることができる。しかし、データ
ラッチ回路２６ａだけは、ＤＰ２の出力タイミングが画
素データＥＤの立ち上がり時期にあるので、常にデータ
をラッチできるとは限らない。このため、例えば、ある
１画面ではパルスの立ち上がる画素データＥＤの数が１
００個であるとすると、カウンタ２８ｂ，２８ｃでは正
確に１００をカウントできるが、カウンタ２８ａではそ
れよりも少ない数、例えば８０個しかカウントすること
ができない。
【００２０】このカウントが数値制御装置本体５からビ
デオ信号が送られてから最初のサンプリング画面におけ
るものであれば、制御回路２３はこのときのカウンタ２
８ｂのカウント値を記憶し、切り換え信号ＳＳ１〜ＳＳ
３を新たに出力して、切り換え回路２５ａ〜２５ｃの出
力する遅延クロックＤＰを新たな位相パターンに切り換
える。
デオ信号が送られてから最初のサンプリング画面におけ
るものであれば、制御回路２３はこのときのカウンタ２
８ｂのカウント値を記憶し、切り換え信号ＳＳ１〜ＳＳ
３を新たに出力して、切り換え回路２５ａ〜２５ｃの出
力する遅延クロックＤＰを新たな位相パターンに切り換
える。
【００２１】この切り換え方法としては、３つの遅延ク
ロックＤＰの位相をそれぞれ一つだけ同方向にずらすよ
うにする。すなわち、ここでは、切り換え回路２５ａ〜
２５ｃの出力をそれぞれＤＰ２，ＤＰ７，ＤＰ１２から
ＤＰ３，ＤＰ８，ＤＰ１３に切り換える。すると、今度
は全てのクロックが所定範囲Ｘ以内のものとなるので、
各カウンタ２８ａ〜２８ｃのカウント値は全て１００と
なる。
ロックＤＰの位相をそれぞれ一つだけ同方向にずらすよ
うにする。すなわち、ここでは、切り換え回路２５ａ〜
２５ｃの出力をそれぞれＤＰ２，ＤＰ７，ＤＰ１２から
ＤＰ３，ＤＰ８，ＤＰ１３に切り換える。すると、今度
は全てのクロックが所定範囲Ｘ以内のものとなるので、
各カウンタ２８ａ〜２８ｃのカウント値は全て１００と
なる。
【００２２】こうして、各カウント値が全て最初のサン
プリング画面でのカウンタ２８ｂのカウント値１００と
なったときには、制御回路２３は切り換え信号ＳＳ４を
出力して、切り換え回路２５ｄからビデオ用サンプリン
グクロックＶＳＰを出力させる。このビデオ用サンプリ
ングクロックＶＳＰとしては、切り換え回路２５ｂのも
のが選択される。切り換え回路２５ｂは、３つの遅延ク
ロックのうち常に中間の位相のものを出力しており、こ
の出力パルスをビデオ用サンプリングクロックＶＳＰと
して選択することにより、画素データＥＤとビデオ用サ
ンプリングクロックＶＳＰとをより確実に同期させるこ
とができる。
プリング画面でのカウンタ２８ｂのカウント値１００と
なったときには、制御回路２３は切り換え信号ＳＳ４を
出力して、切り換え回路２５ｄからビデオ用サンプリン
グクロックＶＳＰを出力させる。このビデオ用サンプリ
ングクロックＶＳＰとしては、切り換え回路２５ｂのも
のが選択される。切り換え回路２５ｂは、３つの遅延ク
ロックのうち常に中間の位相のものを出力しており、こ
の出力パルスをビデオ用サンプリングクロックＶＳＰと
して選択することにより、画素データＥＤとビデオ用サ
ンプリングクロックＶＳＰとをより確実に同期させるこ
とができる。
【００２３】このように、ビデオ用サンプリングクロッ
クＶＳＰが一度決定すると、以後、制御回路２３はカウ
ンタ２８ａおよび２８ｃのカウント値が常にカウンタ２
８ｂのカウント値と同じ値を維持するように、切り換え
信号ＳＳ１およびＳＳ３を制御する。こうして、常にビ
デオ用サンプリングクロックＶＳＰが画素データＥＤと
同期できるように制御される。
クＶＳＰが一度決定すると、以後、制御回路２３はカウ
ンタ２８ａおよび２８ｃのカウント値が常にカウンタ２
８ｂのカウント値と同じ値を維持するように、切り換え
信号ＳＳ１およびＳＳ３を制御する。こうして、常にビ
デオ用サンプリングクロックＶＳＰが画素データＥＤと
同期できるように制御される。
【００２４】なお、ビデオ用サンプリングクロックＶＳ
Ｐを決定する際、各カウンタ２８ａ〜２８ｃのカウント
値は最初のサンプリング画面でのカウンタ２８ｂのカウ
ント値１００以上であれば、必ずしも全て一致している
必要はない。
Ｐを決定する際、各カウンタ２８ａ〜２８ｃのカウント
値は最初のサンプリング画面でのカウンタ２８ｂのカウ
ント値１００以上であれば、必ずしも全て一致している
必要はない。
【００２５】図５は制御回路２３による制御手順を示す
フローチャートである。このフローチャートは、制御回
路２３に画面表示操作の開始直後のビデオ信号が入力さ
れた時点から開始される。 〔Ｓ１〕切り換え信号ＳＳ１〜ＳＳ３を出力して任意の
遅延クロックを各切り換え回路２５ａ〜２５ｃに出力さ
せる。 〔Ｓ２〕画素データＥＤの１画面分のカウントが終了し
たか否かを判断し、終了していればステップＳ３に進
み、そうでなければステップＳ２を繰り返す。
フローチャートである。このフローチャートは、制御回
路２３に画面表示操作の開始直後のビデオ信号が入力さ
れた時点から開始される。 〔Ｓ１〕切り換え信号ＳＳ１〜ＳＳ３を出力して任意の
遅延クロックを各切り換え回路２５ａ〜２５ｃに出力さ
せる。 〔Ｓ２〕画素データＥＤの１画面分のカウントが終了し
たか否かを判断し、終了していればステップＳ３に進
み、そうでなければステップＳ２を繰り返す。
【００２６】〔Ｓ３〕カウンタ２８ａ〜２８ｃのカウン
ト値が全て最初のサンプリング画面でのカウンタ２８ｂ
のカウント値となっているか否かを判断し、なっていれ
ばステップＳ４に進み、そうでなければステップＳ１に
戻る。 〔Ｓ４〕切り換え信号ＳＳ４により、切り換え回路２５
ｂの出力している遅延クロックをビデオ用サンプリング
クロックＶＳＰとして切り換え回路２５ｄから画像制御
回路３に送る。これによりパネルディスプレイ４におい
て画面表示が開始される。
ト値が全て最初のサンプリング画面でのカウンタ２８ｂ
のカウント値となっているか否かを判断し、なっていれ
ばステップＳ４に進み、そうでなければステップＳ１に
戻る。 〔Ｓ４〕切り換え信号ＳＳ４により、切り換え回路２５
ｂの出力している遅延クロックをビデオ用サンプリング
クロックＶＳＰとして切り換え回路２５ｄから画像制御
回路３に送る。これによりパネルディスプレイ４におい
て画面表示が開始される。
【００２７】〔Ｓ５〕画面表示が開始されてから画素デ
ータＥＤの１画面分のカウントが終了したか否かを判断
し、終了していればステップＳ６に進み、そうでなけれ
ばステップＳ５を繰り返す。 〔Ｓ６〕カウンタ２８ａ〜２８ｃのカウント値が全て一
致しているか否かを判断し、していればステップＳ８に
進み、そうでなければステップＳ７に進む。
ータＥＤの１画面分のカウントが終了したか否かを判断
し、終了していればステップＳ６に進み、そうでなけれ
ばステップＳ５を繰り返す。 〔Ｓ６〕カウンタ２８ａ〜２８ｃのカウント値が全て一
致しているか否かを判断し、していればステップＳ８に
進み、そうでなければステップＳ７に進む。
【００２８】〔Ｓ７〕切り換え信号ＳＳ１〜ＳＳ３を出
力して、各切り換え回路２５ａ〜２５ｃの出力する遅延
クロックを互いの位相差が変わらないように切り換え
る。 〔Ｓ８〕切り換え回路２５ｄに切り換え信号ＳＳ４を送
り、ビデオ用サンプリングクロックＶＳＰを正しいもの
に切り換える。
力して、各切り換え回路２５ａ〜２５ｃの出力する遅延
クロックを互いの位相差が変わらないように切り換え
る。 〔Ｓ８〕切り換え回路２５ｄに切り換え信号ＳＳ４を送
り、ビデオ用サンプリングクロックＶＳＰを正しいもの
に切り換える。
【００２９】このように、本実施例では、カウンタ２８
ａ〜２８ｃのカウント値が全て最初のサンプリング画面
でのカウンタ２８ｂのカウント値となるように制御し、
このとき切り換え回路２５ｂが出力する中間の位相の遅
延クロックＤＰをビデオ用サンプリングクロックＶＳＰ
としてパネルディスプレイ４側に出力するようにしたの
で、画素データＥＤと常に位相同期の合ったビデオ用サ
ンプリングクロックＶＳＰを出力することができる。ま
た、ビデオ用サンプリングクロックＶＳＰは制御回路２
３からの切り換え信号ＳＳ１〜ＳＳ４により自動的に選
択することができるので、操作性が向上する。
ａ〜２８ｃのカウント値が全て最初のサンプリング画面
でのカウンタ２８ｂのカウント値となるように制御し、
このとき切り換え回路２５ｂが出力する中間の位相の遅
延クロックＤＰをビデオ用サンプリングクロックＶＳＰ
としてパネルディスプレイ４側に出力するようにしたの
で、画素データＥＤと常に位相同期の合ったビデオ用サ
ンプリングクロックＶＳＰを出力することができる。ま
た、ビデオ用サンプリングクロックＶＳＰは制御回路２
３からの切り換え信号ＳＳ１〜ＳＳ４により自動的に選
択することができるので、操作性が向上する。
【００３０】なお、本実施例では、３つの遅延クロック
ＤＰを選択して画素データＥＤをカウントするようにし
たが、必要に応じて４つ以上設けてもよい。また、本実
施例では、カウンタ２８ａ〜２８ｃのカウント値に基づ
く同期制御を１画面毎に行うようにしたが、１水平同期
信号毎、あるいは複数の水平同期信号毎に行ってもよ
い。
ＤＰを選択して画素データＥＤをカウントするようにし
たが、必要に応じて４つ以上設けてもよい。また、本実
施例では、カウンタ２８ａ〜２８ｃのカウント値に基づ
く同期制御を１画面毎に行うようにしたが、１水平同期
信号毎、あるいは複数の水平同期信号毎に行ってもよ
い。
【００３１】
【発明の効果】以上説明したように本発明では、互いに
異なる位相の複数のサンプリングクロックによって画素
データ数をカウントし、これらのカウント値が全て所定
値以上となった場合に、複数のサンプリングクロックか
ら一つを選択しビデオ用サンプリングクロックとして表
示装置側に出力するように構成したので、画素データと
確実に位相同期の合ったビデオ用サンプリングクロック
を自動的に選択することができる。したがって、操作性
が向上する。
異なる位相の複数のサンプリングクロックによって画素
データ数をカウントし、これらのカウント値が全て所定
値以上となった場合に、複数のサンプリングクロックか
ら一つを選択しビデオ用サンプリングクロックとして表
示装置側に出力するように構成したので、画素データと
確実に位相同期の合ったビデオ用サンプリングクロック
を自動的に選択することができる。したがって、操作性
が向上する。
【図１】位相制御回路の構成を示す図である。
【図２】本発明の一実施例の位相制御回路を有する表示
装置の概略構成図である。
装置の概略構成図である。
【図３】遅延クロックの波形を示すタイミングチャート
である。
である。
【図４】画素データと遅延クロックとの位相関係の一例
を示す図である。
を示す図である。
【図５】制御回路による制御手順を示すフローチャート
である。
である。
１ 表示装置 ２ 位相制御回路 ３ 画像制御回路 ４ パネルディスプレイ ２２ 発振回路 ２３ 制御回路 ２４ 遅延回路 ２５ａ〜２５ｄ 切り換え回路 ２６ａ〜２６ｃ データラッチ回路 ２８ａ〜２８ｃ カウンタ
Claims (3)
- 【請求項１】 ビデオ信号とサンプリングクロックとの
位相を制御するビデオ信号の位相制御回路において、 位相の異なる複数のサンプリングクロックを出力するサ
ンプリングクロック出力手段と、 外部から切り換え信号が送られる度に、前記複数のサン
プリングクロックの中からそれぞれ異なる位相のサンプ
リングクロックを一つずつ選択して出力する複数のサン
プリングクロック切り換え手段と、 外部からのビデオ用サンプリングクロック決定信号に基
づいて、前記複数のサンプリングクロックの中からビデ
オ用サンプリングクロックとして一つを選択し、表示装
置側に出力するビデオ用サンプリングクロック出力手段
と、 前記複数のサンプリングクロック切り換え手段と一対に
接続され、それぞれ対応するサンプリングクロック切り
換え手段から前記サンプリングクロックが出力されたと
き前記画素データを取り込む複数の受信データ取り込み
手段と、 前記複数の画素データ取り込み手段の取り込んだ各画素
データ数をカウントする複数の画素データ数カウント手
段と、 前記複数の画素データ数カウント手段のカウントした各
カウント値を一定周期毎に確認し、全て所定値以上とな
っていれば前記ビデオ用サンプリングクロック出力手段
に前記ビデオ用サンプリングクロック決定信号を出力
し、前記所定値以上となっていなければ前記複数のサン
プリングクロック切り換え手段にそれぞれ新たに前記切
り換え信号を出力する位相制御手段と、 を有することを特徴とするビデオ信号の位相制御回路。 - 【請求項２】 前記位相制御手段は、前記ビデオ用サン
プリングクロックとして、前記複数のサンプリングクロ
ック切り換え手段により選択され出力された各サンプリ
ングクロックのうちほぼ中間の位相を有するものを選択
するように前記ビデオ用サンプリングクロック決定信号
を出力するように構成されることを特徴とする請求項１
記載のビデオ信号の位相制御回路。 - 【請求項３】 前記所定値は、前記ビデオ信号が送られ
てから最初に前記複数の画素データ数カウント手段によ
りカウントされたカウント値の最大値であることを特徴
とする請求項１記載のビデオ信号の位相制御回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4009668A JPH05199481A (ja) | 1992-01-23 | 1992-01-23 | ビデオ信号の位相制御回路 |
| EP93901541A EP0577841A4 (en) | 1992-01-23 | 1993-01-12 | Circuit for controlling phase of video signal |
| PCT/JP1993/000033 WO1993015498A1 (en) | 1992-01-23 | 1993-01-12 | Circuit for controlling phase of video signal |
| US08/108,610 US5396295A (en) | 1992-01-23 | 1993-01-12 | Phase control circuit for controlling phase of video signal and sampling clock signal |
| KR1019930702840A KR960014501B1 (ko) | 1992-01-23 | 1993-01-12 | 비디오 신호의 위상 제어 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4009668A JPH05199481A (ja) | 1992-01-23 | 1992-01-23 | ビデオ信号の位相制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05199481A true JPH05199481A (ja) | 1993-08-06 |
Family
ID=11726596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4009668A Pending JPH05199481A (ja) | 1992-01-23 | 1992-01-23 | ビデオ信号の位相制御回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5396295A (ja) |
| EP (1) | EP0577841A4 (ja) |
| JP (1) | JPH05199481A (ja) |
| KR (1) | KR960014501B1 (ja) |
| WO (1) | WO1993015498A1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5936678A (en) * | 1995-06-16 | 1999-08-10 | Seiko Epson Corporation | Video signal processing device, information processing system, and video signal processing method |
| US6115075A (en) * | 1996-02-22 | 2000-09-05 | Seiko Epson Corporation | Method and apparatus for adjusting dot clock signal |
| KR100520620B1 (ko) * | 2001-08-23 | 2005-10-11 | 세이코 엡슨 가부시키가이샤 | 전기 광학 패널의 구동 회로, 구동 방법, 전기 광학 장치및 전자 기기 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO1997015041A1 (en) * | 1995-10-16 | 1997-04-24 | Kabushiki Kaisha Toshiba | Display |
| JP2950261B2 (ja) * | 1996-11-28 | 1999-09-20 | 日本電気株式会社 | 液晶表示装置 |
| JP3879951B2 (ja) * | 1997-09-02 | 2007-02-14 | ソニー株式会社 | 位相調整装置、位相調整方法及び表示装置 |
| JP3721738B2 (ja) * | 1997-09-03 | 2005-11-30 | 日本ビクター株式会社 | 画像表示装置 |
| KR100295226B1 (ko) * | 1998-03-16 | 2001-07-12 | 윤종용 | 아날로그비디오캠코더와퍼스널컴퓨터간인터페이싱을위한장치 |
| US6288699B1 (en) * | 1998-07-10 | 2001-09-11 | Sharp Kabushiki Kaisha | Image display device |
| JP2002196732A (ja) * | 2000-04-27 | 2002-07-12 | Toshiba Corp | 表示装置、画像制御半導体装置、および表示装置の駆動方法 |
| KR20170086207A (ko) * | 2016-01-18 | 2017-07-26 | 엘지전자 주식회사 | 세탁물 처리기기 및 그 제어방법 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS56160157A (en) * | 1980-04-22 | 1981-12-09 | Sony Corp | Bit clock reproducing circuit |
| JPS606985A (ja) * | 1983-06-24 | 1985-01-14 | 株式会社ピーエフユー | ビデオ信号取込方式 |
| US4672639A (en) * | 1984-05-24 | 1987-06-09 | Kabushiki Kaisha Toshiba | Sampling clock pulse generator |
| JPS61122688A (ja) * | 1984-11-19 | 1986-06-10 | 横河電機株式会社 | ビデオインタフエイス装置 |
| JPS62150970A (ja) * | 1985-12-24 | 1987-07-04 | Fujitsu Ltd | 位相同期回路 |
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| US4814879A (en) * | 1987-08-07 | 1989-03-21 | Rca Licensing Corporation | Signal phase alignment circuitry |
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-
1992
- 1992-01-23 JP JP4009668A patent/JPH05199481A/ja active Pending
-
1993
- 1993-01-12 EP EP93901541A patent/EP0577841A4/en not_active Withdrawn
- 1993-01-12 WO PCT/JP1993/000033 patent/WO1993015498A1/ja not_active Application Discontinuation
- 1993-01-12 US US08/108,610 patent/US5396295A/en not_active Expired - Fee Related
- 1993-01-12 KR KR1019930702840A patent/KR960014501B1/ko active IP Right Grant
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| US6304296B1 (en) | 1996-02-22 | 2001-10-16 | Seiko Epson Corporation | Method and apparatus for adjusting dot clock signal |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR960014501B1 (ko) | 1996-10-16 |
| US5396295A (en) | 1995-03-07 |
| EP0577841A1 (en) | 1994-01-12 |
| EP0577841A4 (en) | 1996-07-03 |
| WO1993015498A1 (en) | 1993-08-05 |
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