JPS61122688A - ビデオインタフエイス装置 - Google Patents
ビデオインタフエイス装置Info
- Publication number
- JPS61122688A JPS61122688A JP59243834A JP24383484A JPS61122688A JP S61122688 A JPS61122688 A JP S61122688A JP 59243834 A JP59243834 A JP 59243834A JP 24383484 A JP24383484 A JP 24383484A JP S61122688 A JPS61122688 A JP S61122688A
- Authority
- JP
- Japan
- Prior art keywords
- video
- signal
- circuit
- input signal
- sampling
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ビデオ信号送出装置からのビデオ入力信号を
、サンプリングクロックでタイミングをとってサンプリ
ングし、ビデオ出力信号として出力するビデオインタフ
ェイス装置に関するものである。
、サンプリングクロックでタイミングをとってサンプリ
ングし、ビデオ出力信号として出力するビデオインタフ
ェイス装置に関するものである。
ビデオインタフェイス装置は、ビデオ信号送出装置から
送られたビデオ入力信号をサンプリングしてカラープリ
ンタ等に送るものである。このようなビデオインタ７エ
イス装置では、サンプリンで グクロ、掲イミングをとってサンプリングを行なってい
る。このため、サンプリングクロックとビデオ入力信号
が適切な位相関係圧ないと、ビデオ入力信号がサンプリ
ング回路に正しくう、チングされなくなシ、正確なサン
プリングができなくなる。例えば、プリンタのビデオイ
ンタフェイス装置では、ドツト落ち、ドツトずれが生じ
、カラープリンタでは色ずれが生じる。このことから、
ビデオインタフェイス装置では、サンプリングクロック
とビデオ入力信号を適切な位相関係に調整する対策が必
要となる。
送られたビデオ入力信号をサンプリングしてカラープリ
ンタ等に送るものである。このようなビデオインタ７エ
イス装置では、サンプリンで グクロ、掲イミングをとってサンプリングを行なってい
る。このため、サンプリングクロックとビデオ入力信号
が適切な位相関係圧ないと、ビデオ入力信号がサンプリ
ング回路に正しくう、チングされなくなシ、正確なサン
プリングができなくなる。例えば、プリンタのビデオイ
ンタフェイス装置では、ドツト落ち、ドツトずれが生じ
、カラープリンタでは色ずれが生じる。このことから、
ビデオインタフェイス装置では、サンプリングクロック
とビデオ入力信号を適切な位相関係に調整する対策が必
要となる。
従来、このような対策が施されたビデオインクフェイス
装置として、例えば、プリンタの印字結果とビデオ信号
送出側のＣＲＴ上の画像データを比べて前記位相関係の
適否を判別し、位相関係が適切でない場合は、選択的遅
延回路を用いて位相関係が適切になるようにサンプリン
グクロックの位相を変えるようＫしたものがあった。
装置として、例えば、プリンタの印字結果とビデオ信号
送出側のＣＲＴ上の画像データを比べて前記位相関係の
適否を判別し、位相関係が適切でない場合は、選択的遅
延回路を用いて位相関係が適切になるようにサンプリン
グクロックの位相を変えるようＫしたものがあった。
しかし、このようなビデオインタフェイス装置では、印
字してみなければ適否を判別できないため煩しいという
問題点があった。
字してみなければ適否を判別できないため煩しいという
問題点があった。
本発明は上述した問題点を除去するためＫなされたもの
であり、サンプリングをしながらリアルタイムでビデオ
入力信号とサンプリングクロックの位相関係の適否を判
定できるビデオインタフェイス装置を実現することを目
的とする。
であり、サンプリングをしながらリアルタイムでビデオ
入力信号とサンプリングクロックの位相関係の適否を判
定できるビデオインタフェイス装置を実現することを目
的とする。
本発明は、ビデオ信号送出装置からのビデオ人力信号を
、サンプリングクロックでタイミングをとってサンプリ
ングし、ビデオ出力信号として肥前記ビデオ入力信号又
はその信号の遅延信号の変化時におけるビデオ出力信号
の状態をもとにして、ビデオ入力信号のサンプリング回
路でのラッチングのエラーを検出するエラー検出回路と
、前記エラー検出回路でエラーが検出されたときに１ビ
デオ入力信号が正しくう、テンプされるように、ビデオ
入力信号とサンプリングクロックの位相関係を変える選
択的遅延回路 簿とを具備したことを特徴とするビデオインタフェイス
装置である。
、サンプリングクロックでタイミングをとってサンプリ
ングし、ビデオ出力信号として肥前記ビデオ入力信号又
はその信号の遅延信号の変化時におけるビデオ出力信号
の状態をもとにして、ビデオ入力信号のサンプリング回
路でのラッチングのエラーを検出するエラー検出回路と
、前記エラー検出回路でエラーが検出されたときに１ビ
デオ入力信号が正しくう、テンプされるように、ビデオ
入力信号とサンプリングクロックの位相関係を変える選
択的遅延回路 簿とを具備したことを特徴とするビデオインタフェイス
装置である。
以下、図面によシ本発明を説明する。
第１図は本発明にかかるビデオインタフェイス装置の一
実施例の構成プロ、り図である。
実施例の構成プロ、り図である。
へ
第１図において、１０はインタフェイス制御回路、２０
は書込み／読出し制御回路、３０はアドレスカウンタ、
４０はメモリ、５０はクロ、り発振器、６０は位相同期
回路、７０は選択的遅延回路、８０はサンプリング回路
、９０はエラー検出回路、１ｏｏはエラー表示手段であ
る。
は書込み／読出し制御回路、３０はアドレスカウンタ、
４０はメモリ、５０はクロ、り発振器、６０は位相同期
回路、７０は選択的遅延回路、８０はサンプリング回路
、９０はエラー検出回路、１ｏｏはエラー表示手段であ
る。
ＶＳＹＮＣ、Ｈ５ＹＮＣ及びＶＩＤＥＯＩＮは垂直同期
信号。
信号。
水平同期信号及びビデオ入力信号であシ、これらはビデ
オ信号送出装置から送られる。
オ信号送出装置から送られる。
インクフェイス制御回路１０は装置全体の制御を行なう
。
。
書込み／続出し制御回路２ｏは、水平同期信号Ｈ８ＹＮ
Ｃと垂直同期信号ｖＳＹＮｃ及びインタフェイス制御回
路１ｏからの指令をもとにしてアドレスカウンタ３０に
信号を送ってメモリ４ｏの書込みと読出しを制御する。
Ｃと垂直同期信号ｖＳＹＮｃ及びインタフェイス制御回
路１ｏからの指令をもとにしてアドレスカウンタ３０に
信号を送ってメモリ４ｏの書込みと読出しを制御する。
メモリ４０ Ｋはサンプリング回路８ｏでサンプリング
された情報が格納されている。
された情報が格納されている。
クロ、り発振器５ｏはサンプリングクロックＣＬＫを発
生する。
生する。
位相同期回路６ｏは、クロ、り発振器５ｏからのサンプ
リングクロックと水平同期信号Ｈ３ＹＮＣを受けてこれ
らの信号の同期化をはかり、アドレスカウンタ３０と選
択的遅延回路７０に、信号を送出する。
リングクロックと水平同期信号Ｈ３ＹＮＣを受けてこれ
らの信号の同期化をはかり、アドレスカウンタ３０と選
択的遅延回路７０に、信号を送出する。
選択的遅延回路７０は、エラー検出回路９０からの信号
をもとくしてビデオ入力信号とサンプリングクロックの
位相関係を変える。
をもとくしてビデオ入力信号とサンプリングクロックの
位相関係を変える。
サンプリング回路８０は、選択的遅延回路７０からのサ
ンプリングクロックＣＬＫ、Ｉでタイミングをとって、
ビデオ入力信号ＶＩＤＥＯＩＮをサンプリングしてビデ
オ出力信号にして出力する。
ンプリングクロックＣＬＫ、Ｉでタイミングをとって、
ビデオ入力信号ＶＩＤＥＯＩＮをサンプリングしてビデ
オ出力信号にして出力する。
エラー検出回路９０は、ビデオ入力信号とビデオ出力信
号をもとにしてビデオ入力信号がサンプリング回路８０
に正しくう、テンプされたか否かを検出する。
号をもとにしてビデオ入力信号がサンプリング回路８０
に正しくう、テンプされたか否かを検出する。
エラー表示手段１００は、エラー検出回路９０でエラー
を検出したときにエラー表示をする。
を検出したときにエラー表示をする。
次に、本発明の特徴となる部分の具体的構成について説
明する。
明する。
第２図は第１図の要部構成図である。第２図において第
１図と同一のものは同一符号を付ける。
１図と同一のものは同一符号を付ける。
以下、図において同様とする。
選択的遅延回路７ｏにおいて、７１は遅延手段であリ、
位相同期回路６０から送られたサンプリングクロックに
τ１〜τ５の５種類の遅延時′間をもたせる。
位相同期回路６０から送られたサンプリングクロックに
τ１〜τ５の５種類の遅延時′間をもたせる。
７２は切換スイ、デであり、５種類の遅延時間がもたせ
られたサンプリングクロックが選択的にサンプリング回
路８０に送られるように切シ換える。
られたサンプリングクロックが選択的にサンプリング回
路８０に送られるように切シ換える。
サンプリング回路８０はＤタイプの７リツプ７ａツブ回
路であり、Ｄ端子にはビデオ入力信号ＶＩＤＥＯＩＮ（
以下、単にＶＩＤＥＯＩＮとする）、Ｔ端子には選択的
遅延回路７０からのサンプリングクロックＣＬＩＣＩが
与えられ、Ｑ端子からはビデオ出力信号ＶＩＤＥＯＯＵ
Ｔ（以下、単にＶＩＤＥＯＯＵＴ とする）が出力され
る。
路であり、Ｄ端子にはビデオ入力信号ＶＩＤＥＯＩＮ（
以下、単にＶＩＤＥＯＩＮとする）、Ｔ端子には選択的
遅延回路７０からのサンプリングクロックＣＬＩＣＩが
与えられ、Ｑ端子からはビデオ出力信号ＶＩＤＥＯＯＵ
Ｔ（以下、単にＶＩＤＥＯＯＵＴ とする）が出力され
る。
エラー検出回路９０において、９１は遅Ｗ、＠路であ’
） ｚ ＶＴＤＥＯＩＮ Ｋ遅延時間τを与える。以下
、この遅延時間が与えられた信号をＤＥＬＡＹＥＤ Ｖ
ＩＤＥＯとする０９２及び９３はＤタイプのフリップフ
ロ、プ回路であへ る。フリ、プフロ、プ回路９２
は、Ｄ端子にはＶＩＤＥＯＯＵＴ ％ Ｔ端子には遅延
回路９１からの信号がそれぞれ与えられ、ｉ端子からは
信号ｅ□が出力される。
） ｚ ＶＴＤＥＯＩＮ Ｋ遅延時間τを与える。以下
、この遅延時間が与えられた信号をＤＥＬＡＹＥＤ Ｖ
ＩＤＥＯとする０９２及び９３はＤタイプのフリップフ
ロ、プ回路であへ る。フリ、プフロ、プ回路９２
は、Ｄ端子にはＶＩＤＥＯＯＵＴ ％ Ｔ端子には遅延
回路９１からの信号がそれぞれ与えられ、ｉ端子からは
信号ｅ□が出力される。
フッ、グア０．プ回路９３は、Ｄ端子にＦｉ ＶＩＤ
ＥＯＯＵＴ、Ｔ端子には遅延回路９１からの信号がそれ
ぞれ与えられ、Ｑ端子からは信号ｅ２が出力される。
ＥＯＯＵＴ、Ｔ端子には遅延回路９１からの信号がそれ
ぞれ与えられ、Ｑ端子からは信号ｅ２が出力される。
９４は論理和ゲートであシ、信号ｅ工とｅ２の論理和を
とって出力する。
とって出力する。
エラー表示手段１００において、１０１はモノマルチバ
イブレータ、１０２は旧である。エラー検出回路９０で
エラーが検出されたときには、モノマルチバイブレータ
１０１は論理和ゲート９４からエラー信号ＥＲＲＯＲを
受けてＬＥＤ １０２ Ｋエラー表示をさせる。
イブレータ、１０２は旧である。エラー検出回路９０で
エラーが検出されたときには、モノマルチバイブレータ
１０１は論理和ゲート９４からエラー信号ＥＲＲＯＲを
受けてＬＥＤ １０２ Ｋエラー表示をさせる。
次に１このようなビデオインタフェイス装置の動作につ
いて説明する。
いて説明する。
第３図及び第４図は動作説明図のタイムチャートである
。
。
ツリツブフロ、プ回路８０に入力されるＶＩＤＥＯＩＮ
とサンプリングクロックＣＬＫの立上り工、ジの位へ 相が、第３図に示すようＩｃＤの範囲内にないときは、
ＶＩＤＥＯＩＮは正しく伝達され、第４図に示すよ５Ｋ
Ｄの範囲内にあるときには正しく伝達されない。ここで
、Ｄの範囲はツリ、プフロ、プ回路８０のデータセット
アツプ時間ｔＤｓとデータホールド時間ｔｒ：、ＨＫよ
って占められる＠ 信号伝達の正否は次のようにして検出する。
とサンプリングクロックＣＬＫの立上り工、ジの位へ 相が、第３図に示すようＩｃＤの範囲内にないときは、
ＶＩＤＥＯＩＮは正しく伝達され、第４図に示すよ５Ｋ
Ｄの範囲内にあるときには正しく伝達されない。ここで
、Ｄの範囲はツリ、プフロ、プ回路８０のデータセット
アツプ時間ｔＤｓとデータホールド時間ｔｒ：、ＨＫよ
って占められる＠ 信号伝達の正否は次のようにして検出する。
ＶＩＤＥＯＩＮのＨＩＧＨ状態及び１．ＯＮ状態にある
時間をｔｗＨ及びｔｗＬ、とすると、遅延回路９１の遅
延時間τはｔＷＨ−ｔＤ８よりも短い時間になる。
時間をｔｗＨ及びｔｗＬ、とすると、遅延回路９１の遅
延時間τはｔＷＨ−ｔＤ８よりも短い時間になる。
ここでは、フリップフロ、プ回路８０のデータ伝搬遅延
時間と、フリ、プフロ、プ回路９２及び９３のデータセ
ラ８フ、プ時間とデータホールド時間は無視して考える
。
時間と、フリ、プフロ、プ回路９２及び９３のデータセ
ラ８フ、プ時間とデータホールド時間は無視して考える
。
フリ、プフロ、プ回路９２は、ＶＩＤＥＯＯＵＴをＤＥ
ＬＡＹＥＤ ＶＩＤＥＯの立上υ工、ジで端子互へ伝達
する。
ＬＡＹＥＤ ＶＩＤＥＯの立上υ工、ジで端子互へ伝達
する。
また、フリ、１７０２１回路９３はＶＩＤＥＯＯＵＴを
ＤＥＬＡＹＥＤ ＶＩＤＥＯの立下シエッジで端子Ｑへ
伝達する。
ＤＥＬＡＹＥＤ ＶＩＤＥＯの立下シエッジで端子Ｑへ
伝達する。
すなわち、フリ、プフロ、プ回路９２はＤＥＬＡＹＥＤ
ＶＩＤＥＯの立上りが入力されたときにＶＩＤＥＯＯＵ
ＴがＨＩＧＨ状態である場合はｒ、ｏｗ傷信号頁端子か
ら出力し１ フリップフＯ−）プ回路９３はＤＥＬＡＹ
ＥＤ ＶＩＤＥＯの立下りが入力されたときＫ ＶＩＤ
ＥＯＯＵＴ がＬＯＷ状態である場合にはＬＯＷレベ
ル信号をＱ端子から出力する。
ＶＩＤＥＯの立上りが入力されたときにＶＩＤＥＯＯＵ
ＴがＨＩＧＨ状態である場合はｒ、ｏｗ傷信号頁端子か
ら出力し１ フリップフＯ−）プ回路９３はＤＥＬＡＹ
ＥＤ ＶＩＤＥＯの立下りが入力されたときＫ ＶＩＤ
ＥＯＯＵＴ がＬＯＷ状態である場合にはＬＯＷレベ
ル信号をＱ端子から出力する。
第３図のタイムチャートに示すように、 ＶＩＤＥＯ
ＩＮカ正Ｌ ＜ 伝達すした場合は、ＤＥＬＡＹＥＤ
ＶＩＤＲ：Ｏの立上シ時Ｋ ＶよりＥＯＯＵＴはＨＩＧ
Ｈ状態になっていて、ＤＥＬＡＹＥＤ ＶＩＤＥＯの立
下り時にＶＩＤＥＯ，ＯＵＴはＬＯＷ状態になっている
。これによって、信号ｅ□と８２はＬＯＷ状態を保ち、
論理和ゲート９４の出力がＬＯＷレベルでエラーは検出
されない。
ＩＮカ正Ｌ ＜ 伝達すした場合は、ＤＥＬＡＹＥＤ
ＶＩＤＲ：Ｏの立上シ時Ｋ ＶよりＥＯＯＵＴはＨＩＧ
Ｈ状態になっていて、ＤＥＬＡＹＥＤ ＶＩＤＥＯの立
下り時にＶＩＤＥＯ，ＯＵＴはＬＯＷ状態になっている
。これによって、信号ｅ□と８２はＬＯＷ状態を保ち、
論理和ゲート９４の出力がＬＯＷレベルでエラーは検出
されない。
一方、第４図のタイムチャートに示すように、ＶＩＤＥ
ＯＩＮが正しく伝達されない場合は、破線で示す本来伝
達されるべき信号が伝達されないため、ＤＥＬＡＹＥＤ
ＶＩＤＥＯの立上り時ｔ１にＶＩＤＥＯＯＵＴはｒ、
ｏｗ状態にあるため、信号ｅ□はＨＩＧＩＩＩ状態にあ
る。これＫよって、論理和ゲート９４の出力信号はＨＩ
ＧＨ状態になる。モノマルチバイブレータ１０１はこの
信号を受けてＬＥＤ １０２を点燈させてエラー表示を
する。
ＯＩＮが正しく伝達されない場合は、破線で示す本来伝
達されるべき信号が伝達されないため、ＤＥＬＡＹＥＤ
ＶＩＤＥＯの立上り時ｔ１にＶＩＤＥＯＯＵＴはｒ、
ｏｗ状態にあるため、信号ｅ□はＨＩＧＩＩＩ状態にあ
る。これＫよって、論理和ゲート９４の出力信号はＨＩ
ＧＨ状態になる。モノマルチバイブレータ１０１はこの
信号を受けてＬＥＤ １０２を点燈させてエラー表示を
する。
エラー表示がされたときＫは、遅延手段７１は、ＬＥＤ
１０２が点燈しないようにサンプリングクロ。
１０２が点燈しないようにサンプリングクロ。
りに遅延時間をもたせる。これＫよって、適切な位相関
係が得られる。
係が得られる。
このようなエラー検出は、ＤＥＬＡＹＥＤ ＶＩＤＥＯ
Ｏ変化点（立上りと立下り）ごとに行なわれる。
Ｏ変化点（立上りと立下り）ごとに行なわれる。
動作説明用のタイムチャートでＶＩＤＥＯＩＮの周期ハ
ｔｗＨ＋ｔｗＬに等しい。通常のＴＴＬレベルのビデオ
信号では”Ｗｌｉ ＝ｔＷＬであるため、本発明でもそ
のような場合について説明している。
ｔｗＨ＋ｔｗＬに等しい。通常のＴＴＬレベルのビデオ
信号では”Ｗｌｉ ＝ｔＷＬであるため、本発明でもそ
のような場合について説明している。
第５図は本発明にかかるインタフェイス装置の他の実施
例の要部構成図である。
例の要部構成図である。
この装置では、フリ、ブフロ、プ回路は９２だけが設け
られ、遅延回路９１と論理和ゲート９４は省略されてい
る。
られ、遅延回路９１と論理和ゲート９４は省略されてい
る。
このような構成の装置によれば、ビデオ入力信号の立ち
上がり時のビデオ出力信号をもとにしてエラー検出を行
なう。
上がり時のビデオ出力信号をもとにしてエラー検出を行
なう。
このような装置によれば、第２図に示す装置にへ
比べて構成を簡単にすることができる。特に、Ｒ。
比べて構成を簡単にすることができる。特に、Ｒ。
Ｇ、Ｂのカラービデオ信号を処理する場合に効果がある
。
。
なお、フリ、プフロップ回路は９３だけが設けられてい
てもよい。
てもよい。
また、ビデオ入力信号はＲ，Ｇ、Ｈのカラービデオ信号
であってもよい。この場合は、エラー検出回路９０は３
個並列に設ける必要がある。
であってもよい。この場合は、エラー検出回路９０は３
個並列に設ける必要がある。
このようなビデオインタフェイス装置によれば、次のよ
うな効果が得られる。
うな効果が得られる。
エラー検出回路９０は、ビデオ入力信号又はその遅延信
号の変化時に、ビデオ入力信号とサンプリングクロック
の位相関係の適否を検出する。これによって、リアルタ
イムでビデオ入力信号とサンプリングクロックの位相関
係の適否を判定できる。
号の変化時に、ビデオ入力信号とサンプリングクロック
の位相関係の適否を検出する。これによって、リアルタ
イムでビデオ入力信号とサンプリングクロックの位相関
係の適否を判定できる。
また、実現手段は第２図及び第５図に示す安価な回路で
ある。
ある。
また、エラー検出回路９０でエラーが検出されたときは
、選択的遅延回路７０によって前記位相関係が適切にな
るよグにサンプリング回ｅＩ、りの位相へ が変見られる。これによって、確実Ｋｆサンプリング行
なうことができる。
、選択的遅延回路７０によって前記位相関係が適切にな
るよグにサンプリング回ｅＩ、りの位相へ が変見られる。これによって、確実Ｋｆサンプリング行
なうことができる。
第１図は本発明にかかるビデオインタフェイス装置の一
実施例の構成ブロック図、第２図は第１図の要部構成図
、第３図及び第４図は第１図の装置の動作説明図、第５
図は本発明にかかるビデオインタフェイス装置の他の実
施例の要部構成を示したブロック図である。 ５０・・・クロック発撮器、７０・・・選択的遅延回路
、８０・・・サンプリング回路、９０・・・エラー検出
回路。 第１図 １ＩＵ ＩＵＵ
実施例の構成ブロック図、第２図は第１図の要部構成図
、第３図及び第４図は第１図の装置の動作説明図、第５
図は本発明にかかるビデオインタフェイス装置の他の実
施例の要部構成を示したブロック図である。 ５０・・・クロック発撮器、７０・・・選択的遅延回路
、８０・・・サンプリング回路、９０・・・エラー検出
回路。 第１図 １ＩＵ ＩＵＵ
Claims (1)
- 【特許請求の範囲】 ビデオ信号送出装置からのビデオ入力信号を、サンプリ
ングクロックでタイミングをとってサンプリングし、ビ
デオ出力信号として出力するビデオインタフェイス装置
において、 前記ビデオ入力信号又はその信号の遅延信号の変化時に
おけるビデオ出力信号の状態をもとにして、ビデオ入力
信号のサンプリング回路でのラッチングのエラーを検出
するエラー検出回路と、前記エラー検出回路でエラーが
検出されたときに、ビデオ入力信号が正しくラッチング
されるように、ビデオ入力信号とサンプリングクロック
の位相関係を変える選択的遅延回路 とを具備したことを特徴とするビデオインタフェイス装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59243834A JPS61122688A (ja) | 1984-11-19 | 1984-11-19 | ビデオインタフエイス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59243834A JPS61122688A (ja) | 1984-11-19 | 1984-11-19 | ビデオインタフエイス装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61122688A true JPS61122688A (ja) | 1986-06-10 |
| JPH0379714B2 JPH0379714B2 (ja) | 1991-12-19 |
Family
ID=17109633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59243834A Granted JPS61122688A (ja) | 1984-11-19 | 1984-11-19 | ビデオインタフエイス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61122688A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993015498A1 (en) * | 1992-01-23 | 1993-08-05 | Fanuc Ltd | Circuit for controlling phase of video signal |
-
1984
- 1984-11-19 JP JP59243834A patent/JPS61122688A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993015498A1 (en) * | 1992-01-23 | 1993-08-05 | Fanuc Ltd | Circuit for controlling phase of video signal |
| US5396295A (en) * | 1992-01-23 | 1995-03-07 | Fanuc Ltd. | Phase control circuit for controlling phase of video signal and sampling clock signal |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0379714B2 (ja) | 1991-12-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5301026A (en) | Picture editing apparatus in a digital still video camera system | |
| KR870001112B1 (ko) | 데이타 자동연속 처리회로 | |
| JP2592378B2 (ja) | フォーマット変換器 | |
| EP0249281A1 (en) | Television picture display device | |
| US20080158424A1 (en) | Methods and Apparatus for Processing Serialized Video Data for Display | |
| JPS5923647A (ja) | 直列デ−タ信号の変換方法および変換回路 | |
| US4939394A (en) | Synchronous circuit system having asynchronous signal input | |
| JPS61122688A (ja) | ビデオインタフエイス装置 | |
| JPH01133494A (ja) | ビデオハードコピー装置の自動調整方法 | |
| JPH0332182A (ja) | テレテキスト・デコーダ | |
| US20070130395A1 (en) | Bus processing apparatus | |
| KR20210115278A (ko) | 디스플레이장치에서의 데이터 통신 방법 | |
| JPH02103592A (ja) | 表示装置 | |
| US5012442A (en) | Bus receiver power-up synchronization and error detection circuit | |
| US5253356A (en) | Direct memory access (DMA) request controlling arrangement including sample and hold circuits and capable of handling immediately successive DMA requests | |
| JPS6134787Y2 (ja) | ||
| EP0462604A2 (en) | Field identification correction apparatus | |
| JPS61240284A (ja) | ビデオインタフエイス装置 | |
| US5422727A (en) | Facsimile apparatus having magnetic tape recording apparatus for data storage | |
| JPH0239808B2 (ja) | ||
| KR900009356Y1 (ko) | 테이프 레코오더의 재생시 지터 흡수회로 | |
| CN115794014A (zh) | 一种图像输入接口的数据还原检测方法、设备及存储介质 | |
| JP3218375B2 (ja) | スーパーインポーズ回路 | |
| JPH02206085A (ja) | データ設定回路 | |
| JPS613544A (ja) | 同期クロツク再生装置 |