JPH0727351B2 - ビデオインタフェイス装置のサンプリングクロック設定方法 - Google Patents
ビデオインタフェイス装置のサンプリングクロック設定方法Info
- Publication number
- JPH0727351B2 JPH0727351B2 JP63063428A JP6342888A JPH0727351B2 JP H0727351 B2 JPH0727351 B2 JP H0727351B2 JP 63063428 A JP63063428 A JP 63063428A JP 6342888 A JP6342888 A JP 6342888A JP H0727351 B2 JPH0727351 B2 JP H0727351B2
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- JP
- Japan
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- sampling clock
- effective display
- display pixel
- clock
- initial
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- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ドットクロックに一致するようにビデオイ
ンタフェイス装置のサンプリングクロックを設定する方
法に関し、特に自動的且つ正確にサンプリングクロック
を設定できるビデオインタフェイス装置のサンプリング
クロック設定方法に関するものである。
ンタフェイス装置のサンプリングクロックを設定する方
法に関し、特に自動的且つ正確にサンプリングクロック
を設定できるビデオインタフェイス装置のサンプリング
クロック設定方法に関するものである。
［従来の技術］ 第３図は従来のビデオインタフェイス装置の概略を示す
ブロック図である。
ブロック図である。
図において、（１）はホスト装置（図示せず）からのビ
デオ信号Ａが入力されるビデオ信号入力端子、（２）は
ビデオ信号Ａを増幅するアンプ、（３）はアナログのビ
デオ信号Ａをディジタル信号に変換するADコンバータ、
（４）はディジタル変換されたビデオ信号Ａが格納され
る画面メモリである。
デオ信号Ａが入力されるビデオ信号入力端子、（２）は
ビデオ信号Ａを増幅するアンプ、（３）はアナログのビ
デオ信号Ａをディジタル信号に変換するADコンバータ、
（４）はディジタル変換されたビデオ信号Ａが格納され
る画面メモリである。
（５）はホスト装置からの同期信号Ｂが入力される同期
信号入力端子、（６）は同期信号Ｂに同期したサンプリ
ングクロックＣを生成するサンプリングクロック発生回
路、（７）は同期信号Ｂ及びサンプリングクロックＣに
同期して画面メモリ（４）を制御するためのメモリ制御
回路である。
信号入力端子、（６）は同期信号Ｂに同期したサンプリ
ングクロックＣを生成するサンプリングクロック発生回
路、（７）は同期信号Ｂ及びサンプリングクロックＣに
同期して画面メモリ（４）を制御するためのメモリ制御
回路である。
（８）はビデオ信号Ａの１行分に対応したドットクロッ
ク数を設定するドットクロック数設定器、（９）は画面
メモリ（４）の１行当たりの有効表示画素数を設定する
表示画素数設定器である。
ク数を設定するドットクロック数設定器、（９）は画面
メモリ（４）の１行当たりの有効表示画素数を設定する
表示画素数設定器である。
（10）はビデオインタフェイス装置全体を制御するCPU
であり、ドットクロック数設定器（８）及び表示画素数
設定器（９）の各設定値に基づいて、それぞれドットク
ロック信号Ｄ及び制御信号Ｅを生成している。
であり、ドットクロック数設定器（８）及び表示画素数
設定器（９）の各設定値に基づいて、それぞれドットク
ロック信号Ｄ及び制御信号Ｅを生成している。
次に、第３図に示した従来のビデオインタフェイス装置
の動作について説明する。
の動作について説明する。
まず、サンプリングクロックＣを決定するドットクロッ
ク数をドットクロック設定器（８）を介して設定する。
このとき、オペレータは、ビデオ信号Ａを出力している
ホスト装置のドキュメントを読破するか、又はシンクロ
スコープ等で実際にビデオ信号Ａを観察することによっ
てビデオ信号Ａのドットクロック周波数値（又は、それ
に相当する値）を知り、マニュアル操作によりドットク
ロック数を設定する。又、同時に、予め知られている画
面メモリ（４）の有効表示画素数を、表示画素数設定器
（９）を介してマニュアル操作で設定する。
ク数をドットクロック設定器（８）を介して設定する。
このとき、オペレータは、ビデオ信号Ａを出力している
ホスト装置のドキュメントを読破するか、又はシンクロ
スコープ等で実際にビデオ信号Ａを観察することによっ
てビデオ信号Ａのドットクロック周波数値（又は、それ
に相当する値）を知り、マニュアル操作によりドットク
ロック数を設定する。又、同時に、予め知られている画
面メモリ（４）の有効表示画素数を、表示画素数設定器
（９）を介してマニュアル操作で設定する。
CPU（10）は、ドットクロック設定器（８）からのドッ
トクロック数を読込み、これに基づくドットクロック信
号Ｄによりサンプリングクロック発生回路（６）を制御
し、同期信号Ｂに同期すると共にドットクロック数に一
致したサンプリングクロックＣを生成させる。このサン
プリングクロックＣはADコンバータ（３）及びメモリ制
御回路（７）に入力される。
トクロック数を読込み、これに基づくドットクロック信
号Ｄによりサンプリングクロック発生回路（６）を制御
し、同期信号Ｂに同期すると共にドットクロック数に一
致したサンプリングクロックＣを生成させる。このサン
プリングクロックＣはADコンバータ（３）及びメモリ制
御回路（７）に入力される。
又、CPU（10）は、表示画素数設定器（９）からの有効
表示画素数を読込み、これに基づく制御信号Ｅにより、
同期信号Ｂ及びサンプリングクロックＣと共にメモリ制
御回路（７）を制御する。
表示画素数を読込み、これに基づく制御信号Ｅにより、
同期信号Ｂ及びサンプリングクロックＣと共にメモリ制
御回路（７）を制御する。
ビデオ信号Ａは、ビデオ信号入力端子（１）及びアンプ
（２）を介してADコンバータ（３）に入力され、サンプ
リングクロックＣのタイミング毎にディジタル変換され
る。
（２）を介してADコンバータ（３）に入力され、サンプ
リングクロックＣのタイミング毎にディジタル変換され
る。
メモリ制御回路（７）は、ディジタル変換されたビデオ
信号Ａを、同期信号Ｂ、サンプリングクロックＣ及び制
御信号Ｅに基づくタイミング毎に画面メモリ（４）に書
込むと共に、この書込みのアドレスを制御する。
信号Ａを、同期信号Ｂ、サンプリングクロックＣ及び制
御信号Ｅに基づくタイミング毎に画面メモリ（４）に書
込むと共に、この書込みのアドレスを制御する。
こうして、画面メモリ（４）に格納されたビデオ信号Ａ
は、例えば１画面分に達すると画面信号ＦとなってCPU
（10）に取込まれ、CRTなどの表示装置（図示せず）に
出力される。
は、例えば１画面分に達すると画面信号ＦとなってCPU
（10）に取込まれ、CRTなどの表示装置（図示せず）に
出力される。
［発明が解決しようとする課題］ 従来のビデオインタフェイス装置のサンプリングクロッ
ク設定方法は以上のように、マニュアル操作により行な
うため、ビデオ信号Ａの発生源となるドキュメントを読
破したり、ビデオ信号Ａを観察していた。しかし、実際
には、ユーザが所有するドキュメントにビデオ信号Ａの
詳細な仕様が記載されることは稀であり、又、記載され
ていたとしてもその値は丸め等の誤差要因を含んでお
り、正確な数値を把握することができないという問題点
があった。
ク設定方法は以上のように、マニュアル操作により行な
うため、ビデオ信号Ａの発生源となるドキュメントを読
破したり、ビデオ信号Ａを観察していた。しかし、実際
には、ユーザが所有するドキュメントにビデオ信号Ａの
詳細な仕様が記載されることは稀であり、又、記載され
ていたとしてもその値は丸め等の誤差要因を含んでお
り、正確な数値を把握することができないという問題点
があった。
この発明は上記のような問題点を解決するためになされ
たもので、ビデオ信号のドットクロック周波数を自動的
に検出して、正確にサンプリングクロックを設定するこ
とのできるビデオインタフェイス装置のサンプリングク
ロック設定方法を得ることを目的とする。
たもので、ビデオ信号のドットクロック周波数を自動的
に検出して、正確にサンプリングクロックを設定するこ
とのできるビデオインタフェイス装置のサンプリングク
ロック設定方法を得ることを目的とする。
［課題を解決するための手段］ この発明に係るビデオインタフェイス装置のサンプリン
グクロック設定方法は、初期有効表示画素数に基づいて
初期サンプリングクロックを生成する第１ステップと、
初期サンプリングクロックによって白レベルのビデオ信
号を取込んだときの第１有効表示画素数を求める第２ス
テップと、初期有効表示画素数及び第１有効表示画素数
に基づいて仮のドットクロック数を演算する第３ステッ
プと、仮のドットクロック数と一致した仮のサンプリン
グクロックにより白レベルのビデオ信号を取込んだとき
の第２有効表示画素数を初期有効表示画素数と比較する
ことにより仮のドットクロック数を補正する補正ステッ
プとを備えたものである。
グクロック設定方法は、初期有効表示画素数に基づいて
初期サンプリングクロックを生成する第１ステップと、
初期サンプリングクロックによって白レベルのビデオ信
号を取込んだときの第１有効表示画素数を求める第２ス
テップと、初期有効表示画素数及び第１有効表示画素数
に基づいて仮のドットクロック数を演算する第３ステッ
プと、仮のドットクロック数と一致した仮のサンプリン
グクロックにより白レベルのビデオ信号を取込んだとき
の第２有効表示画素数を初期有効表示画素数と比較する
ことにより仮のドットクロック数を補正する補正ステッ
プとを備えたものである。
［作用］ この発明においては、初期有効表示画素数と一致したサ
ンプリングクロックにより取込まれる白レベルのビデオ
信号の第１有効表示画素数に基づいて仮のドットクロッ
ク数を演算すると共に、この仮のドットクロック数によ
り実際に取込まれる第２有効表示画素数に基づいて仮の
ドットクロック数を自動的に補正する。
ンプリングクロックにより取込まれる白レベルのビデオ
信号の第１有効表示画素数に基づいて仮のドットクロッ
ク数を演算すると共に、この仮のドットクロック数によ
り実際に取込まれる第２有効表示画素数に基づいて仮の
ドットクロック数を自動的に補正する。
［実施例］ 以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例が適用されるビデオインタフェ
イス装置を示すブロック図であり、（10A）はCPU（10）
に対応しており、（１）〜（７）、（９）及びＡ〜Ｆは
前述と同様のものである。
図はこの発明の一実施例が適用されるビデオインタフェ
イス装置を示すブロック図であり、（10A）はCPU（10）
に対応しており、（１）〜（７）、（９）及びＡ〜Ｆは
前述と同様のものである。
次に、第１図並びに第２図のフロチャート図を参照しな
がらこの発明の一実施例について説明する。尚、基本動
作については、CPU（10A）がドットクロック数設定機能
を備えている点を除けば従来と同様なので、ここでは特
に説明しない。
がらこの発明の一実施例について説明する。尚、基本動
作については、CPU（10A）がドットクロック数設定機能
を備えている点を除けば従来と同様なので、ここでは特
に説明しない。
まず、前述と同様に表示画素数設定器（９）を介して初
期有効表示画素数G0を予め設定する。
期有効表示画素数G0を予め設定する。
CPU（10A）は、初期有効表示画素数G0をそのまま初期ド
ットクロック数D0としてドットクロック信号Ｄを出力
し、この初期ドットクロック数D0と一致した初期サンプ
リングクロックC0をサンプリングクロック発生回路
（６）から生成させる（ステップS1）。
ットクロック数D0としてドットクロック信号Ｄを出力
し、この初期ドットクロック数D0と一致した初期サンプ
リングクロックC0をサンプリングクロック発生回路
（６）から生成させる（ステップS1）。
この状態で、Ｒ、Ｇ及びＢ信号の全ての電圧レベルが最
大となる白レベルのビデオ信号A0を取込み、このとき計
数される第１有効表示画素数G1を求める（ステップS
2）。この第１有効表示画素数G1は、画面信号Ｆに含ま
れており、画面メモリ（４）から得られる。
大となる白レベルのビデオ信号A0を取込み、このとき計
数される第１有効表示画素数G1を求める（ステップS
2）。この第１有効表示画素数G1は、画面信号Ｆに含ま
れており、画面メモリ（４）から得られる。
次に、初期有効表示画素数G0及び第１有効表示画素数G1
に基づいて、仮のドットクロック数D*を、 D*＝G02/G1 … により演算する（ステップS3）。
に基づいて、仮のドットクロック数D*を、 D*＝G02/G1 … により演算する（ステップS3）。
しかし、仮のドットクロック数D*には、ADコンバータ
（３）における誤差及び演算などによる誤差が含まれて
いるため、以下の補正ステップを行なう。
（３）における誤差及び演算などによる誤差が含まれて
いるため、以下の補正ステップを行なう。
まず、仮のドットクロック数D*をドットクロック信号Ｄ
として出力し、このドットクロック数D*と一致する仮の
サンプリングクロックC*を生成させる（ステップS4）。
として出力し、このドットクロック数D*と一致する仮の
サンプリングクロックC*を生成させる（ステップS4）。
そして、この状態で実際に白レベルのビデオ信号A0を取
込んだときの第２有効表示画素数G2を求め（ステップS
5）、これを初期有効表示画素数G0と比較する（ステッ
プS6）。
込んだときの第２有効表示画素数G2を求め（ステップS
5）、これを初期有効表示画素数G0と比較する（ステッ
プS6）。
もし、G0≠G2でなければ、更に両者の大小関係を判定し
（ステップS7）、G0＞G2の場合は、仮のドットクロック
数D*をインクリメント（ステップS8）してステップS4に
戻り、G0＜G2の場合は仮のドットクロック数D*をデクリ
メント（ステップS9）してステップS4に戻る。
（ステップS7）、G0＞G2の場合は、仮のドットクロック
数D*をインクリメント（ステップS8）してステップS4に
戻り、G0＜G2の場合は仮のドットクロック数D*をデクリ
メント（ステップS9）してステップS4に戻る。
以上のステップS4〜S9は初期有効表示画素数G0と第２有
効表示画素数G2とが一致するまで繰り返され、一致した
（G0＝G2）時点で、仮のドットクロック数D*を真のドッ
トクロック数としてサンプリングクロックＣを生成させ
る（ステップS10）。
効表示画素数G2とが一致するまで繰り返され、一致した
（G0＝G2）時点で、仮のドットクロック数D*を真のドッ
トクロック数としてサンプリングクロックＣを生成させ
る（ステップS10）。
この補正ステップの繰り返し数は、誤差分を除去するの
みであるから、通常１、２回で済む。
みであるから、通常１、２回で済む。
このように、実験的な白レベルのビデオ信号A0を数回程
度取込むことにより、誤差を含まないドットクロック信
号Ｄに基づいて正確なサンプリングクロックＣが自動的
に設定されるので、ビデオ信号Ａのドットクロック周波
数と無関係に、ビデオ信号Ａを確実に取込み、画面メモ
リ（４）に格納することができる。従って、ビデオ信号
Ａのドットクロック周波数に対してフレキシビリティを
持ったサンプリングクロック設定方法が実現する。
度取込むことにより、誤差を含まないドットクロック信
号Ｄに基づいて正確なサンプリングクロックＣが自動的
に設定されるので、ビデオ信号Ａのドットクロック周波
数と無関係に、ビデオ信号Ａを確実に取込み、画面メモ
リ（４）に格納することができる。従って、ビデオ信号
Ａのドットクロック周波数に対してフレキシビリティを
持ったサンプリングクロック設定方法が実現する。
又、シンクロスコープによるビデオ信号Ａの観察や、ド
キュメントのマニュアルを読破する労力を省けるので、
簡単な構成で且つ安価なサンプリングクロック設定方法
が実現する。
キュメントのマニュアルを読破する労力を省けるので、
簡単な構成で且つ安価なサンプリングクロック設定方法
が実現する。
［発明の効果］ 以上のようにこの発明によれば、初期有効表示画素数に
基づいて初期サンプリングクロックを生成する第１ステ
ップと、初期サンプリングクロックにより白レベルのビ
デオ信号を取込んだときの第１有効表示画素数を求める
第２ステップと、初期有効表示画素数及び第１有効表示
画素数に基づいて仮のドットクロック数を演算する第３
ステップと、仮のドットクロック数により白レベルのビ
デオ信号を取込んだときの第２有効表示画素数を初期有
効表示画素数と比較して仮のドットクロック数を補正す
る補正ステップとを備え、実際に取込まれる白レベルの
ビデオ信号の有効表示画素数に基づいてドットクロック
数を演算し且つ自動的に補正するようにしたので、サン
プリングクロックが正確になり、精度の高いビデオ信号
を取得できるビデオインタフェイス装置のサンプリング
クロック設定方法が得られる効果がある。
基づいて初期サンプリングクロックを生成する第１ステ
ップと、初期サンプリングクロックにより白レベルのビ
デオ信号を取込んだときの第１有効表示画素数を求める
第２ステップと、初期有効表示画素数及び第１有効表示
画素数に基づいて仮のドットクロック数を演算する第３
ステップと、仮のドットクロック数により白レベルのビ
デオ信号を取込んだときの第２有効表示画素数を初期有
効表示画素数と比較して仮のドットクロック数を補正す
る補正ステップとを備え、実際に取込まれる白レベルの
ビデオ信号の有効表示画素数に基づいてドットクロック
数を演算し且つ自動的に補正するようにしたので、サン
プリングクロックが正確になり、精度の高いビデオ信号
を取得できるビデオインタフェイス装置のサンプリング
クロック設定方法が得られる効果がある。
第１図はこの発明の一実施例が適用されるビデオインタ
フェイス装置を示すブロック図、第２図はこの発明の一
実施例を示すフロチャート図、第３図は従来のビデオイ
ンタフェイス装置を示すブロック図である。 （４）…画面メモリ （６）…サンプリングクロック発生回路 （９）…表示画素数設定器 （10A）…CPU、Ａ…ビデオ信号 A0…白レベルのビデオ信号 Ｃ…サンプリングクロック C0…初期サンプリングクロック C*…仮のサンプリングクロック Ｄ…ドットクロック信号 D0…初期ドットクロック数 D*…仮のドットクロック数 G0…初期有効表示画素数 G1…第１有効表示画素数 G2…第２有効表示画素数 S1…第１ステップ、S2…第２ステップ S3…第３ステップ、S4〜S9…補正ステップ 尚、図中、同一符号は同一又は相当部分を示す。
フェイス装置を示すブロック図、第２図はこの発明の一
実施例を示すフロチャート図、第３図は従来のビデオイ
ンタフェイス装置を示すブロック図である。 （４）…画面メモリ （６）…サンプリングクロック発生回路 （９）…表示画素数設定器 （10A）…CPU、Ａ…ビデオ信号 A0…白レベルのビデオ信号 Ｃ…サンプリングクロック C0…初期サンプリングクロック C*…仮のサンプリングクロック Ｄ…ドットクロック信号 D0…初期ドットクロック数 D*…仮のドットクロック数 G0…初期有効表示画素数 G1…第１有効表示画素数 G2…第２有効表示画素数 S1…第１ステップ、S2…第２ステップ S3…第３ステップ、S4〜S9…補正ステップ 尚、図中、同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】ドットクロック数に一致したサンプリング
クロックを生成してビデオ信号を取込むビデオインタフ
ェイス装置のサンプリングクロック設定方法において、 初期有効表示画素数と一致した初期ドットクロック数に
基づいて初期サンプリングクロックを生成する第１ステ
ップと、 前記初期サンプリングクロックによって白レベルのビデ
オ信号を取込んだときの第１有効表示画素数を求める第
２ステップと、 前記初期有効表示画素数及び前記第１有効表示画素数に
基づいて仮のドットクロック数を演算する第３ステップ
と、 前記仮のドットクロック数と一致した仮のサンプリング
クロックにより前記白レベルのビデオ信号を取込んだと
きの第２有効表示画素数を前記初期有効表示画素数と比
較することにより、前記仮のドットクロック数を補正す
る補正ステップと、 を備えたことを特徴とするビデオインタフェイス装置の
サンプリングクロック設定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63063428A JPH0727351B2 (ja) | 1988-03-18 | 1988-03-18 | ビデオインタフェイス装置のサンプリングクロック設定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63063428A JPH0727351B2 (ja) | 1988-03-18 | 1988-03-18 | ビデオインタフェイス装置のサンプリングクロック設定方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01237689A JPH01237689A (ja) | 1989-09-22 |
| JPH0727351B2 true JPH0727351B2 (ja) | 1995-03-29 |
Family
ID=13229005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63063428A Expired - Lifetime JPH0727351B2 (ja) | 1988-03-18 | 1988-03-18 | ビデオインタフェイス装置のサンプリングクロック設定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0727351B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05199481A (ja) * | 1992-01-23 | 1993-08-06 | Fanuc Ltd | ビデオ信号の位相制御回路 |
| JP3823420B2 (ja) | 1996-02-22 | 2006-09-20 | セイコーエプソン株式会社 | ドットクロック信号を調整するための方法及び装置 |
| US5917461A (en) * | 1996-04-26 | 1999-06-29 | Matsushita Electric Industrial Co., Ltd. | Video adapter and digital image display apparatus |
-
1988
- 1988-03-18 JP JP63063428A patent/JPH0727351B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01237689A (ja) | 1989-09-22 |
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