JPH0722382B2 - 時間軸変動補正装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、VTRの再生信号など時間軸変動をもつ映像
信号から時間軸変動を除くための時間軸変動補正装置に
関するものである。

［従来の技術］ 第６図は日本放送出版協会編「VTR技術」P.118に時間軸
変動補正装置の構成例として示されたブロツク図で、同
図において、（１）はアナログ−デイジタル変換器（以
下、A/D変換器と称す）、（２）はメモリ、（３）はデ
イジタル−アナログ変換器（以下、D/A変換器と称
す）、（４）は書き込みクロツク発生回路、（５）は読
み出しクロツク発生回路、（10）は映像信号の入力端
子、（11）は映像信号の出力端子、（12）は外部基準同
期信号の入力端子である。

つぎに、上記構成の動作について説明する。なお、時間
軸変動の補正動作は、１水平走査期間の映像信号ごとに
おこない、その信号の形態は第４図で示すように、負極
同期信号とバースト信号と映像情報信号とから構成され
ている。

時間軸変動をもつた映像信号を端子（10）から書き込み
クロツク発生回路（４）に入力すると、その映像信号の
時間軸変動に一致した書き込みクロツクを出力する。こ
の書き込みクロツクによりA/D変換器（１）で上記入力
映像信号をサンプリングし、デイジタルデータ化すると
ともに、そのサンプリング値がメモリ（２）に書き込ま
れる。一方、読み出しクロツク発生回路（５）において
は、端子（12）から入力される外部基準同期信号を基準
にして上記メモリ（２）からサンプリングデータを読み
出すためのクロツクを作成し、この読み出しクロツクに
同期してメモリ（２）からサンプリングデータを読み出
すとともに、この読み出したサンプリングデータをD/A
変換器（３）でアナログ信号にもどす。

以上の過程によつて入力映像信号から時間軸変動が除か
れ、外部基準信号に同期して時間軸の安定化した出力映
像信号が得られる。

ところで、上記の書き込みクロツク発生手段には種々の
手段があり、その一例として特開昭58−124385号公報に
は入力映像信号に含まれるバースト信号を基準に時間軸
変動を検出し、その時間軸変動に対して高速に応答する
手段が開示されている。

第７図は時間軸変動によるサンプリング点のずれを検出
する原理を説明するための波形図であり、バースト信号
をなす正弦波の周期をサンプリング周期の４倍とすれ
ば、バースト信号を基準クロツクによりサンプリングす
ることにより同図に示すように、１周期あたり４点のサ
ンプル点が得られる。それら各サンプル点のレベルを
（X1），（X2），（X3），（X4）とすれば、 X1＝Ｂ＋Asinθ X2＝Ｂ＋Asin（θ＋90゜）＝Ｂ＋Acosθ X3＝Ｂ＋Asin（θ＋180゜）＝Ｂ−Asinθ X4＝Ｂ＋Asin（θ＋270゜）＝Ｂ−Acosθ となる。ここで、バースト信号の振幅を（Ａ）、直流レ
ベルを（Ｂ）、サンプル点レベル（X1）に対応するサン
プリング点の位相を（θ）とした。

したがつて、 X1−X3＝2Asinθ X2−X4＝2Acosθ となり、上記４点のサンプリング点のレベルから、サン
プリング点の位相（θ）は次式によつて算出できる。

θ＝０をサンプリング点の基準とすれば、サンプリング
点の位相（θ）を算出することによつてサンプリング点
の基準位置からのずれがわかる。そこで、サンプリング
点の位相（θ）に応じてサンプリングクロツクの位相を
変えることにより、時間軸変動に対応した書き込みクロ
ツクが得られる。

第８図は、特開昭58−124385号公報においてサンプリン
グクロツクの位相を変える方法の一例として示されてい
る位相変調手段のブロツク図であり、同図において、
（34）〜（36）、（37）〜（39）は遅延素子で、遅延素
子（34）〜（36）はサンプリングクロツクの周期の1/4
の遅延量を与え、遅延素子（37）〜（39）はサンプリン
グクロツクの周期の1/16の遅延量を与える。また、（3
1），（32）はデータセレクタ、（33）はバツフア増幅
器である。

上記構成の位相変調手段は、サンプリングクロツクの周
期の1/4の遅延量にそれぞれ重み付けした３個の遅延素
子（34）〜（36）を直列に接続して各入出力端子がデー
タセレクタ（31）の入力端子に接続されたものと、サン
プリングクロツクの周期の1/16の遅延量それぞれ重み付
けした３個の遅延素子（37）〜（39）とデータセレクタ
（32）を上記と同様に接続されたものとを縦続接続し、
基準クロツクをバツフア増幅器（33）を介して入力とし
て与える。そして、上述の方法で求めたサンプリング点
の位相（θ）から決定されるクロツク遅延量に対応した
データを微小時間軸誤差信号としてデータセレクタ（3
1），（32）に与えることによつてサンプリングクロツ
クの位相が変調される。

［発明が解決しようとする問題点］ 以上のように構成された従来の時間軸変動補正装置にお
いては、入力映像信号の時間軸変動に応じて高速に応答
するサンプリングクロツクの変調手段として、第８図に
示すような構成のものを用いた場合、データセレクタ
（31），（32）と各遅延素子（34）〜（39）による遅延
時間とを正確に一致させなければならないといつた困難
な調整を要する問題があつた。

この発明は上記のような問題点を解消するためになされ
たもので、サンプリングクロツク位相を変えるためのク
ロツク位相変調手段の調整を不要にでき、かつ精度の高
い時間軸補正をおこない得る時間軸変動補正装置を提供
することを目的とする。

〔問題点を解決するための手段〕

この発明に係る時間軸変動補正装置は、クロック発生手
段から入力されたクロックの遅延時間を制御信号に応じ
て変化させて得た基準クロックを出力する可変遅延手段
と、データ設定モードでは疑似同期信号を入力し、かつ
補正モードでは入力映像信号を入力して同期信号を分離
する同期分離手段と、この同期分離手段の出力を受けて
上記データ設定モードでは上記クロック発生手段からの
クロックを分周して得たバースト信号のサンプリング値
を取り込むとともに、上記補正モードでは入力映像信号
のバースト信号のサンプリング値を取り込むバーストサ
ンプリング手段と、このバーストサンプリング手段の出
力を受けて上記データ設定モードでの上記バースト信号
と上記基準クロックとの位相を、かつ上記補正モードで
の上記入力映像信号と上記基準クロックとの位相を検出
する位相検出手段と、上記データ設定モードでの上記位
相検出手段の検出位相に対応して予め設定されたディジ
タルデータを記憶し、かつ上記補正モードでの上記位相
検出手段の検出位相に対応したディジタルデータを読み
出す制御用メモリとを備え、上記データ設定モードにお
いて、所定範囲の上記検出位相にそれぞれ対応する予め
設定された上記ディジタルデータを上記制御用メモリに
記憶した後、上記補正モードにおいて、上記制御用メモ
リから読み出した上記ディジタルデータに応答した制御
信号を上記可変遅延手段に供給することにより上記入力
映像信号の時間軸変動を補正するように構成したもので
ある。

〔作用〕

この発明においては、上述のように構成したことによ
り、データ設定モード期間中に可変遅延手段の特性を測
定して、制御用メモリに書き込み、補正モードの時に制
御用メモリおよび可変遅延手段を用いて入力映像信号の
サンプリングクロックを得るようにしたので、可変遅延
手段の特性にかかわらず所期の時間軸変動の補正が可能
となる。

〔実施例〕

以下、この発明の一実施例を図面にもとづいて説明す
る。

第１図はこの一実施例による時間軸変動補正装置の構成
を示すブロツク図であり、同図において、（１）はA/D
変換器で、入力端子（10）から入力された時間軸変動を
もつ映像信号をデイジタルデータに変換する。（２）は
メモリで、上記デイジタルデータを記憶する。（３）は
D/A変換器で、時間軸変動の除かれた映像信号を出力端
子（11）から出力する。（６）は同期分離回路で、入力
映像信号に含まれる負極同期信号を分離検出して、バー
スト信号のサンプリング値を取り込むタイミング情報を
出力する。（７）はバーストサンプリング回路で、上記
同期分離回路（６）の出力を受けて、バースト信号の４
点のサンプリング値を得る。（８）はクロツク位相変調
手段で、上記バーストサンプリング回路（７）の出力に
応じて位相変調されたクロツクを出力する。（81）〜
（86）は上記クロツク位相変調手段（８）の構成要素で
あり、（81）はバーストサンプリング回路（７）の出力
を受けて、従来例の説明で述べた演算により、基準サン
プリングクロツクと再生映像信号との位相を検出する位
相検出回路、（82）は上記位相検出回路（81）の出力に
応じてデイジタルデータを出力する制御用メモリ、（8
3）は上記デイジタルデータをアナログ信号に変換するD
/A変換器、（84）は上記D/A変換器（83）の出力によつ
て遅延時間が変化する可変遅延回路であり、この可変遅
延回路（84）は例えば第５図に示したように、可変容量
ダイオード（VC）とインダクタ（Ｌ）により構成されて
いる。（85）は上記制御用メモリ（82）のデータを設定
するデータ設定回路である。

（９）は水晶を用いて構成されたクロツク発生回路、
（16）は1/4分周回路で、上記クロツク発生回路（９）
の出力を入力して1/4分周する。（17）は低域通過フイ
ルタ（以下、LPFと称す）で、上記1/4分周回路（16）の
出力を入力として、周波数が上記クロツク発生回路
（９）で発生されたクロツクの1/4である正弦波を出力
する。（18），（19）はスイツチ回路、（20）はメモリ
書込み制御回路、（21）はメモリ読出し制御回路であ
る。

つぎに、上記構成の動作について説明する。

動作モードとしては、制御用メモリ（82）のデータを設
定するデータ設定モードと、上記データ設定モードで設
定したデータを使用して入力映像信号に含まれる時間軸
変動を取り除く補正モードとの２つである。

まず、データ設定モードについて説明する。

このモードは、例えば電源投入時に設定されるものであ
り、このとき第１図のスイツチ回路（18），（19）は何
れも（Ｂ）側に接続されている。したがつて、スイツチ
回路（18）を経てA/D変換器（１）に入力されるのはLPF
（17）の出力、すなわち周波数がクロツクの周波数の1/
4の正弦波である。また、データ設定回路（85）からは
第２図（ａ）に示した複数個のデイジタルデータ（Dd）
と同図（ｂ），（ｄ）に示した疑似同期信号（Ds）と書
き込み制御信号（Dw）とが出力される。上記デイジタル
データ（Dd）は時間（Ta）毎に値が変化し、疑似同期信
号（Ds）と書き込み制御信号（Dw）は上記デイジタルデ
ータ（Dd）の変化時点から時間（Tb），（Tc）だけ遅れ
て変化する。なお、上記の各時間（Ta），（Tb），（T
c）の値は以下に述べる動作がデータの遷移時間などに
よつて影響されない値に設定されている。

制御用メモリ（82）においては、デイジタルデータ（D
d）を記憶すべきデータとして扱うと同時に出力（Vd）
としてD/A変換器（83）に供給する。すなわち、データ
設定モードにおいてはDd＝Vdである。D/A変換器（83）
の出力（Vc）は第２図（ｃ）に示すように、時間（Ta）
毎に電位が変化する。ここで、可変遅延回路（84）の制
御電圧（Vc）と遅延時間（Td）の特性が第３図に示すも
のであるとする。制御電圧（Vc）の電位が（Vc1），（V
c2），（Vc3）と変化するのにしたがい、上記遅延時間
は（Td1），（Td2），（Td3）と変化する。したがつ
て、可変遅延回路（84）から出力されるクロツクと、A/
D変換器（１）に供給されている正弦波との位相関係は
時間（Ta）ごと変化する。

同期分離回路（６）では、疑似同期信号（Dd）を受ける
と、バースト信号のサンプリング値を取り込むタイミン
グ情報を出力し、バーストサンプル回路（７）では上記
出力に応じて４点のサンプリング値を取り込み、これら
を位相検出回路（81）に供給する。この４点のサンプリ
ング値が供給された位相検出回路（81）では、従来の動
作説明で述べた演算手順により、正弦波入力とサンプリ
ングクロツクとの位相（θ）を求めて制御用メモリ（8
2）に供給する。第２図（ｅ）はデイジタルデータ（D
d）の値に応じて位相（θ）が（θ１），（θ２），
（θ３）と変化するようすを示している。

制御用メモリ（82）においては、データ設定回路（85）
から書き込み制御信号（Dw）を受けると位相検出回路
（81）の出力（θ）で定まるアドレスに、上述のデータ
（Dd）を記憶する。以上の動作を繰り返し、制御用メモ
リ（82）上に第３図に対応する制御電圧（Vc）と位相
（θ）とテーブルを作成する。データ設定モードの最後
においては、位相（θ）が０から２πまで連続的に変化
する制御電圧（Vc）の範囲を検出し、制御用メモリ（8
2）においてθ＝０となる制御電圧（Vc）の値（Vcs）に
対応する（Vd）を（Vds）として記憶する。

つぎに、時間軸変動補正モード、すなわち再生時の動作
について説明する。

この補正モードとき、スイツチ回路（18）および（19）
はともに（Ａ）側に接続されている。制御用メモリ（8
2）の出力は少なくともバースト信号がA/D変換器（１）
に入力している期間中は（Vds）に固定され、このとき
の可変遅延回路（84）の出力を可変位相クロツクの基準
とする。上記基準クロツクを用いて、入力映像信号から
４点のバースト信号のサンプリング値を得て、位相検出
回路（81）において映像入力信号と基準クロツクとの位
相（θ）を検出する。上記検出した位相（θ）を制御用
メモリ（82）のアドレスとして与えると、データ設定モ
ードにて書込まれたデイジタルデータ（Dd）が読出され
る。制御用メモリ（82）の出力（Vd）は映像情報信号部
分がA/D変換器（１）に入力する前に（Vds）から、上記
読み出されたデイジタルデータ（Dd）に切換えられる。
この切換えにより、可変遅延回路（84）から出力される
クロツクは、入力映像信号の時間軸変動に対応したもの
になる。上記クロツクを用いてデイジタル化した入力映
像信号を映像情報信号の開始箇所からメモリ（２）に書
込み、次いで安定したクロツクを用いて上記メモリ
（２）からの読出しおよびD/A変換をおこなうことによ
り、時間軸変動が補正された出力映像信号が得られる。

なお、上記実施例の説明では、電源投入時にデータ設定
モードが動作すると述べたが、例えば入力映像信号の垂
直ブランキング期間など補正モード動作をおこなう必要
がない期間をデータ設定モードとしてもよく、この場合
には可変遅延回路の温度特性が取り除かれ、さらに良好
な効果を奏する。

［発明の効果］ 以上のように、この発明に係る時間軸変動補正装置によ
れば、クロック発生手段から入力されたクロックの遅延
時間を制御信号に応じて変化させて得た基準クロックを
出力する可変遅延手段と、データ設定モードでは疑似同
期信号を入力し、かつ補正モードでは入力映像信号を入
力して同期信号を分離する同期分離手段と、この同期分
離手段の出力を受けて上記データ設定モードでは上記ク
ロック発生手段からのクロックを分周して得たバースト
信号のサンプリング値を取り込むとともに、上記補正モ
ードでは入力映像信号のバースト信号のサンプリング値
を取り込むバーストサンプリング手段と、このバースト
サンプリング手段の出力を受けて上記データ設定モード
での上記バースト信号と上記基準クロックとの位相を、
かつ上記補正モードでの上記入力映像信号と上記基準ク
ロックとの位相を検出する位相検出手段と、上記データ
設定モードでの上記位相検出手段の検出位相に対応して
予め設定されたディジタルデータを記憶し、かつ上記補
正モードでの上記位相検出手段の検出位相に対応したデ
ィジタルデータを読み出す制御用メモリとを備え、上記
データ設定モードにおいて、所定範囲の上記検出位相に
それぞれ対応する予め設定された上記ディジタルデータ
を上記制御用メモリに記憶した後、上記補正モードにお
いて、上記制御用メモリから読み出した上記ディジタル
データに応答した制御信号を上記可変遅延手段に供給す
ることにより上記入力映像信号の時間軸変動を補正する
ように構成したので、可変遅延手段の特性にかかわら
ず、精度の高い時間軸変動の補正を行うことが可能とな
る効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による時間軸変動補正装置
の構成を示すブロツク図、第２図はその動作を説明する
ための各部の信号波形図、第３図は可変遅延回路の特性
図、第４図は入力映像信号の１水平走査期間の信号波形
図、第５図は可変遅延回路の一例の構成図、第６図は時
間軸変動補正装置の従来の一般的な構成を示すブロツク
図、第７図は従来のサンプリングクロツクの位相の算出
方法を示すための信号波形図、第８図は従来のクロツク
位相変調手段の構成を示すブロツク図である。 （１）……A/D変換器、（２）……メモリ、（３）……D
/A変換器、（８）……クロツク位相検出手段、（81）…
…位相検出回路、（82）……制御用メモリ、（83）……
D/A変換器、（84）……可変遅延回路、（85）……デー
タ設定回路、（18），（19）……スイツチ回路。 な、図中の同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】クロック発生手段から入力されたクロック
   の遅延時間を制御信号に応じて変化させて得た基準クロ
   ックを出力する可変遅延手段と、 データ設定モードでは疑似同期信号を入力し、かつ補正
   モードでは入力映像信号を入力して同期信号を分離する
   同期分離手段と、 この同期分離手段の出力を受けて上記データ設定モード
   では上記クロック発生手段からのクロックを分周して得
   たバースト信号のサンプリング値を取り込むとともに、
   上記補正モードでは入力映像信号のバースト信号のサン
   プリング値を取り込むバーストサンプリング手段と、 このバーストサンプリング手段の出力を受けて上記デー
   タ設定モードでの上記バースト信号と上記基準クロック
   との位相を、かつ上記補正モードでの上記入力映像信号
   と上記基準クロックとの位相を検出する位相検出手段
   と、 上記データ設定モードでの上記位相検出手段の検出位相
   に対応して予め設定されたディジタルデータを記憶し、
   かつ上記補正モードでの上記位相検出手段の検出位相に
   対応したディジタルデータを読み出す制御用メモリとを
   備え、 上記データ設定モードにおいて、所定範囲の上記検出位
   相にそれぞれ対応する予め設定された上記ディジタルデ
   ータを上記制御用メモリに記憶した後、上記補正モード
   において、上記制御用メモリから読み出した上記ディジ
   タルデータに応答した制御信号を上記可変遅延手段に供
   給することにより上記入力映像信号の時間軸変動を補正
   するように構成したことを特徴とする時間軸変動補正装
   置。