JPH01147990A - 時間軸補正装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、ＶＴＲの再生信号など時間軸変動をもつ映
像信号から時間４ｄ＋変動を除くための時間軸補正装置
に関するものである。

［従来の技術］ 第５図は日本放送出版協会綿ｒＶＴＲ技術」Ｐ、１１Ｂ
に時間軸補正装置の構成例として示されたフロック図て
、同図において、（１）はアナロタ−ディジタル変換器
（以下、Ａ／Ｄ変換器と称す）　、　（２）はメモリ、
（３）はディジタル−アナログ変換器（以下、Ｄ／Ａ変
換器と称す）、（４）は書き込みクロック発生回路、（
５）は読み出しクロック発生回路、（ｌＯ）は映像信号
の入力端子、　（１１）は映像信号の出力端子、（１２
）は外部基準間ｊυ１信号の入力端子である。

つぎに、上記構成の動作について説明する。

時間軸変動をもった映像信号を端子（１０）から書き込
みクロック発生回路（４）に入力すると、その映像信号
の時間軸変動に一致した書き込みクロックを出力する。

この書き込みクロックによりＡ／Ｄ変換器（１）で上記
入力映像信号をサンプリングし、ＰＣＭ化するとともに
、そのサンプリング値がメモリ（２）に害き込まれる。

一方、読み出しクロック発生回路（５）においては、端
子（１２）から人力される外部基準同期信号を基準にし
て上記メモリ（２）からサンプリンクデータを読み出す
ためのクロックを作成し、この読み出しクロックに同期
してメモリ（２）からサンプリングデータな読み出すと
ともに、この読み出したサンプリングデータをＤ／Ａ変
換器（３）でアナログ信号にもどす。

以上の過程によって入力映像信号から時間軸変動か除か
れ、外部基準信号に同期して時間軸の安定化した出力映
像信号か得られる。

ところで、上記の書き込みクロック発生手段には種々の
手段かあり、その−例として特開昭５８−１２４３８５
号公報には入力映像信号に含まれるバースト信号を基準
に時間軸変動を検出し、その時間軸変動に対して高速に
応答する手段か開示されている。

第６図は時間軸変動によるサンプリング点のずれを検出
する原理を説明するための波形図であり、バースト信号
をなす正弦波の周期をサンプリング周期の４倍とすれば
、バースト信号をサンプリングすることにより同図に示
すように、１周期あたり４点のサンプル点か得られる。

それら各サンフル点ルヘルを（ＸＩ）、（Ｘ２）、（Ｘ
３）、（Ｘ４）とすれば、 ＸＩ　　　　　　　　　　＝　Ｂ　＋　Ａｓ１ｎ。

Ｘ２　＝　Ｂ＋Ａｓ１ｎ（θ＋９０°）　＝　Ｂ　＋　
ＡｃｏｓθＸ３　　＝　　Ｂ＋Ａｓ１ｎ（θ中１８０°
　）　　＝　　Ｂ　　−Ａｓ１ｎθＸ４　＝ｌＢ＋Ａｓ
１ｎ（θ＋２７０’　）　＝　Ｂ　−ＡｃｏｓＯとなる
。ここて、バースト信号の振幅を（Ａ）、直流レベルを
（Ｂ）、サンプル点レベル（×１）に対応するサンプリ
ング点の位相を（θ）とした。

したかって、 ＸＩ　　−Ｘ３　　＝　　２八ｓｉｎθＸ２−　Ｘ４　
＝　２Ａｃｏｓθ となり、上記４点のサンプリング点のレベルから、サン
プリング点の位相（θ）は次式によって算出できる。

θ＝０をサンブリンク点の基準とすれば、サンプリング
点の位相（θ）を算出することによってサンプリング点
の基準位置からのずれがわかる。そ　　　゛こて、サン
プリンク点の位相（θ）に応じてサンプリングクロック
の位相を変えることにより、時間軸変動に対応した書き
込みクロックか得うレる。

第７図は、特開昭５８−１２４３８５号公報においてサ
ンブリンククロックの位相を変える方法の一例として示
されている位相変調手段のブロック図であり、同図にお
いて、（３４）〜（３６）、（３７）〜（３９）は遅延
素子で、遅延素子（３４）〜（３６）はサンブリンクク
ロックの周期のｌ／４の遅延量を与え、遅延素子（３７
）〜（３９）はサンプリングクロックの周期の１／ｌ　
６の遅延量を与える。また、（３１）　、　（３２）は
データセレクタ、（３３）はバッファ増幅器である。

上記構成の位相変調手段は、サンプリングクロックの周
期の１／４の遅延量にそれぞれ重み付けした３個の遅延
素子（３４）〜（３５）を直列に接続して各入出力端子
かデータセレクタ（３１）の入力端子に接続されたもの
と、サンプリングクロックの周期のｌ／１６の遅延量そ
れぞれ重み付けした３個の遅延素子（３７）〜（３９）
とデータセレクタ（３２）を上記と同様に接続されたも
のとを縦続接続し、基準クロックをバッファ増幅器（３
３）を介して入力として与える。そして、上述の方法で
求めたサンプリング点の位相（θ）から決定されるクロ
ック遅延量に対応したデータを微小時間軸誤差信号とし
てデータセレクタ（３１）　、　（３２）に与えること
によってサンプリングクロックの位相か変調される。

［発明か解決しようとする問題点コ 以上のように構成された従来の時間軸補正装置において
は、バースト信号のサンプリング値から各サンプリング
点の位相のずれを算出するための回路と、サンプリング
クロックの位相を変調するための回路とか必要で、全体
の回路規模か大きくなるという問題があった。また、サ
ンプリングクロックの変調手段として、第７図に示すよ
うな構成のものを用いた場合、データセレクタ（３１）
。

（３２）と各遅延素子（３４）〜（３９）による遅延時
間とを正確に一致させなければならないといった困難な
調整を要する問題かあった。

この発明は上記のような問題点を解消するためになされ
たもので、複雑な演算処理をおこなうための回路を不要
にした簡単なハードウェア構成で、かつ無調整て精度の
高い位相変調を実現して、正確な時間軸補正をおこない
得る時間軸補正装置を提供することを目的とする。

［問題点を解決するための手段］ この発明にかかる時間軸補正装置は、映像信号に含まれ
るバースト信号のサンプリング値を記憶するバースト信
号サンプリング値記憶手段と、この記憶手段から繰り返
し読み出したバースト信号サンプリング値をアナログ波
形に変換するＤ／Ａ変換手段と、それにより変換された
アナログ波形の周波数を逓倍する逓倍手段とを具備した
ことを特徴とする。

［作用］ この発明によれば、記憶手段に記ｔαされたバースト信
号サンプリング値を繰り返し出力してＤ／Ａ変換するこ
とによって、アナログ波形のサンプリングクロックが得
られるので、複雑な計算処理をおこなう必要かなく、か
つなんらの調整をもおこなう必要なく、所定どおりの時
間軸補正なおこなえる。

［発明の実施例］ 以下・この発明の一実施例を図面にもとづし１て説明す
る。

第１図はこの一実施例による時間軸補正装置の構成を示
すブロック図であり、同図において、（１）はＡ／Ｄ変
換器で、入力端子（１０）から入力された時間軸変動を
もつ映像信号をディジタルデータに変換する。（２）は
ディジタルメモリで、上記Ａ／Ｄ変換器（１）によって
変換されたディジタルデータを記憶する。（３）はＤ／
Ａ変換器て、時間軸変動が除かれた映像信号を出力端子
（１１）から出力する。（６）は同期分離回路で、入力
映像信号に含まれる同期信号を分離する。（７）はバー
ストサンプル回路で、上記Ａ／Ｄ変換器（１）によって
変換された映像信号のディジタルデータから参照信号、
すなわちバースト信号部分のデータを抜き出して記憶し
、かつその記憶データを基準クロック発生回路（２１）
から供給される基準クロックにしたがって書き込まれた
順に出力する。（８）は基準データ発生回路で、バース
ト信号サンプリング時にＤ／Ａ変換器（１４）に与える
データを発生す、。

（１３）は切換スイッチで、上記Ｄ／Ａ変換器（１４）
に与えるデータを切換える。（９）は切換制御回路で、
上記切換スイッチ（１３）の切換を制御する。

（］４）はＤ／Ａ変換器、（１５）は低域通過フィルタ
（以下、ＬＰＦと称す）で、上記Ｄ／Ａ変換器（１４）
の出力を平滑化する。（１６）は４逓倍回路で、上記Ｌ
　Ｐ　Ｆ　（１４）の出力である正弦波を４倍の周波数
に逓倍する。（１７）は波形整形回路で、上記４逓倍回
路（１６）の出力をディジタル回路系のクロックに波形
整形する。

（１８）はメモリ書込制御回路で、上記メモリ（２）へ
の書き込みを制御する。（１９）はメモリ読出制御回路
で、上記メモリ（２）のデータの読み出しを制御する。

（２０）は基準読出クロック発生回路で、上記メモリ（
２）からデータを読み出す際の基準となるクロックを発
生する。（２１）は基準クロック発生回路で、入力信号
のバーストサンプル回路（７）および基準データ発生回
路（８）のデータ出力タイミングの基準として用いられ
るクロックを発生する。

つぎに、上記構成の動作について説明する。

時間軸変動を含む映像信号は入力端子（１０）を通じて
Ａ／Ｄ変換器（１）と同期分離回路（６）に入力される
。同期分離回路（６）において、入力映像信号から同期
信号だけを抜き取り、その抜き取った同期信号をメモリ
書込制御回路（１８）、バーストサンプル回路（７）、
切換制御回路（９）にそれぞれ出力する。ここで、入力
映像信号は第２図で示すように、負極同期信号とバース
ト信号とを含む構成の波形である。バーストサンプル回
路（７）では上記同期信号をもとにバースト信号の位置
を求め、バースト信号のサンプリング値を記憶する。

一方、Ａ／Ｄ変換およびバーストサンプリングに用いら
れるクロックはＤ／Ａ変換器（１４）の出力を４逓倍し
て得られるか、Ｄ／Ａ変換器（１４）へはバーストサン
プル回路（７）または基準データ発生回路（８）からデ
ータが与えられる。このデータの切換えは切換スイッチ
（１３）ておこなわれ、切換制御回路（９）で制御され
る。切換制御回路（９）は１９１２分の映像信号のサン
プリングか終了したのち切換スイッチ（１３）を基準デ
ータ発生回路（８）側へ切換えるように制御する。基準
データ発生回路（８）からは第３図に示すように、常に
正弦波の１周期当り等間隔に４つのサンプリング点デー
タ（ｄｉ）〜（ｄ４）か繰り返し出力される。このサン
プリング点データ（ｄｉ）〜（ｄ４）は基準クロック発
生回路（２１）から出力される基準クロックの周期にし
たかつて発生しＤ／Ａ変換器（１４）でＤ／Ａ変換され
る。その周期は所望のＡ／Ｄ変換のサンプリング周期に
選ぶ。

上記の動作によってＬ　Ｐ　Ｆ　（１５）の出力には、
所望のサンプリング周期のｌ／４の周期をもつ正弦波が
得られる。したがって、これを４逓倍回路（１６）で４
逓倍したのち波形整形回路（１７）で波形整形すること
によってＡ／Ｄ変換用のサンプリングクロックが得られ
る。ここで得られたクロックを用いてバースト信号を１
周期サンプリングして、バーストサンプル回路（７）に
記憶し、これを上記基準クロックにしたがって繰り返し
読み出す。なお、バースト信号はサンプリングクロック
の４倍の１．！；１期をもつ正弦波とする。切換制御回
路（９）はバースト信号のサンプリングが終了したのち
切換スイッチ（１３）をバーストサンプル回路（７）側
に切換え制御する。

このように基準データ発生回路（８）の出力データから
バースト信号サンプリング値にデータを切換えることに
よって、サンプリングクロックかバースト信号に対して
一定の位相をもつことになる。

以下、この動作を第４図を用いて説明する。

第４図（ａ）は基準データ（ｄｌ）〜（ｄ４）をＤ／Ａ
変換して得る正弦波を示し、この正弦波を４逓倍したク
ロックでバースト信号をサンプリングする。

バースト信号周期はＤ／Ａ変換で得る正弦波の周期と等
しいので、バースト信号をサンプルの連続する４点をと
って、これを繰り返しＤ／Ａ変換し、かつＬ　Ｐ　Ｆ　
（１５）を通せば、基準データで得た正弦波と同じ周期
をもつ正弦波となる。しかし、バースト信号サンプリン
グ値によって得た正弦波は、そのサンプリング値に応じ
て位相が変動する。もし、バースト信号サンプリングか
基準データのサンプリング位相と一致すれば１発生する
正弦波の位相は基準データから得る正弦波の位相と一致
する。また、バースト信号サンプリングが、第４図（ｂ
）に示す位相ておこなわれたとすれば、バースト信号サ
ンプリングデータ（ｄｉ　１）〜（ｄｉ４）を繰り返し
Ｄ／Ａ変換することによって位相のずれた正弦波か得ら
れる。この位相のずれはバースト信号サンプリング点の
ずれに相当する。最初のバースト信号のサンプリング点
の位相を（θ）とすれば、バースト信号のサンプリンク
値を繰り返し出力することによって得られる正弦波の位
相は（θ）たけ進む。たたし、このバースト信号のサン
プリング値を出力する際、基準データ発生回路（８）か
ら出力されるデータとの対応関係によって９０″単位の
位相差か生じるか、あとて４逓倍されるので、９０°単
位の位相差はサンプリングクロックの位相差に影響しな
いことになる。したかつて、バースト信号のサンプリン
グ値を繰り返しＤ／Ａ変換して得る正弦波を４逓倍した
のち波形整形して得たクロックをＡ／Ｄ変換用サンプリ
ングクロックとして用いれば、このクロックの位相は常
に直前のバースト信号の位相に対して一定、すなわち基
準データのサンプリングの位相と同じになる。

以上の動作により、サンプリングクロック周期以下の時
間軸変動成分を除去することがてきる。

したがって、あらかじめバースト信号のあとに映像信号
の位置を検出できる信号を挿入しておき、サンプリング
データからこの部分を検出することによって映像信号の
先頭部分を見つけることかできる。メモリ（２）への書
き込みをこの先頭部分の映像信号データから始め、これ
を一定周期で基準読出クロックにしたがって読み出せば
、時間軸変動か除かれた信号となる。第２図の信号の場
合はバースト信号直後のレベル変化点を検出することに
より、映像信号の先頭部分を見つけることがてきる。

第１図においては、メモリ書込制御回路（１８）によっ
てメモリ書き込みアドレス発生、メモリ書き込み制御お
よび映像信号先頭部分の検出をおこなっている。メモリ
（２）は数ライン分の容量をもち、ラインの先頭か書き
込まれる位置は等間隔にアドレスが設定されている。上
記メモリ書き込みアドレスは映像信号の先頭部分を検出
することによって決定している。すなわち、映像信号の
先頭部分は、上述のラインの先頭か書き込まれる設定ア
ドレスに９き込まれるように制御される。ここで、Ａ／
Ｄ変換およびメモリ書き込み制御はバースト信号サンプ
リング値をＤ／Ａ変換して得たクロックを基準におこな
われる。

一方、メモリ読出制御回路（１９）においては一定の周
波数および位相を有するクロックを用いてメモリ読み出
しアドレスおよびメモリ読み出し制御信号を作成し、か
つクロックを分周し基準の水平同期信号周期ごとに、メ
モリ読み出しアドレスを上述ライン先頭アドレスに設定
するのて、メモリ（２）から読み出されるデータは時間
軸補正かおこなわれたものとなる。よって、メモリ（２
）出力をＤ／Ａ変換することによって時間軸補正された
映像信号を得る。

なお、上記実施例において、同期分離回路（６）はアナ
ログ信号を入力としているが、Ａ／Ｄ変換されたデータ
を入力とするディジタル回路で構成することも可能であ
る。

また、バースト信号サンプル回路（７）に入力されるデ
ータを、あらかじめバースト信号局波数以外の成分を減
衰させるディジタルフィルタに通すことによって、時間
軸補正におよぼすｌ音の影響を制御することかできる。

さらに、上記実施例では、バースト信号の欠落等に対し
て何ら対策をおこなっていないか、バースト信号データ
が正常なデータ列を構成しているかどうかを判定する回
路を付加して、バースト信号データが異常と判定された
場合に直前のラインのバースト信号データを用いるよう
にすれば、ＶＴＲ再生信号のドロップアウトなどによる
信号欠落に対して有効である。

［発明の効果］ 以上のように、この発明によれば、バースト信号をサン
プリングして、これを記憶し、かつ繰り返しＤ／Ａ変換
することによって、入力映像信号の時間軸変動に応じた
位相変調が行なわれたサンプリングクロックを作成する
ことかできるので、位相のずれの算出のための回路や位
相変調のための回路か不要で、簡単なハードウェア構成
とするたけて、かつ難しい調整も不要としながら精度の
高い時間軸補正をおこなうことがてきるといった効果を
有する。

【図面の簡単な説明】 第１図はこの発明の一実施例による時間軸補正装置の構
成を示すブロック図、第２図は入力映像信号の一例を示
す波形図、第３図は基準となるサンブリンク点を示す波
形図、第４図はバースト信号サンプリングデータによっ
て生じる位相のずれを説明する波形図、第５図は時間軸
補正装置の従来の一般的な構成を示すブロック図、第６
図は従来のサンプリンククロックの位相の算出方法を示
すだめの信号波形図、第７図は従来のクロック位相変調
手段の構成を示すブロック図である。 （２）・・・メモリ、（７）・・・バースト信号サンプ
ル回路、（３）、（１４）・・・Ｄ／Ａ変換回路、（１
５）・・・ＬＰＦ、（１６）・・・４逓倍回路、（２１
）・・・基準クロック発生回路。 な３、図中の同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）入力映像信号に含まれる参照信号のサンプリング
   値を記憶する参照信号サンプリング値記憶手段と、この
   参照信号サンプリング値記憶手段から繰り返し読み出し
   た参照信号サンプリング値をアナログ波形に変換するデ
   ィジタル−アナログ変換手段と、このディジタル−アナ
   ログ変換手段により変換されたアナログ波形の周波数を
   逓倍する逓倍手段とを具備したことを特徴とする時間軸
   補正装置。