JPH03273791A - 時間軸補正装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ビデオ・テープ・レコーダ（Ｖ　Ｔ　Ｒ）な
どの再生信号に含まれる時間軸変動を補正するた検に用
いられる時間軸補正装置に関するものである。

従来の技術 一般にＶＴＲでは、ヘッド・ドラムシリンダの回転速度
のむらなどにより、再生信号中に時間軸変動が発生する
。この時間軸変動は、色信号の場合位相変動などになり
、画質劣化を引き起こす要因となる。この時間軸変動に
起因する画質劣化を改善する手段として、時間軸補正装
置（あるいは、タイム・ベース・コレクタ）が用いられ
る（例えば、　「時間軸変動とその補正方法」　小西他
　テレビシロン学会誌　４９５〜５０３頁　第３巻第６
号　１９８１年）。

以下、図面を参照しながら、従来の時間軸補正装置の一
例について説明する。

第６図は従来の時間軸補正装置の要部構成を示すブロッ
ク図である。第６図において、端子１０１．１０２，１
０３から時間軸変動を含む輝度信号（以下、Ｙ信号と称
す。）と、Ｕ信号，Ｖ信号の２つの色差信号が入力され
、各々ＡＤ変換器１０４、　１０５．　１０８に入力さ
れる。また、端子１０１からのＹ信号はＰＬＬ回路１０
７に入力される。

ＰＬＬ回路１０７において、入力映像信号中の同期信号
あるいはカラーバースト信号の位相に同期したクロック
を発生する。このクロックは、たとえば１３．５ＭＨｚ
や色副搬送波の４倍の周波数とし、ＡＤ変換器１０４お
よびメモリ１０９に入力される。また、ＰＬＬ回路１０
７の出力は分周期１０８に入力され、４分の１の周波数
に変換した後ＡＤ変換器１０５，１０８およびメモリ１
１０．１１１に入力される。

ＰＬＬ回路１０７から発生するクロックは、１水平同期
期間ごとの時間軸変動成分を保存するので、入力映像信
号の時間軸変動に合わせて変動する。第７図（ａ）にそ
の様子を示す。実線で示される時間軸変動（位相変動）
に対し破線で示される位相変動を持つクロックがＰＬＬ
回路１０７から発生する。

このクロックを用いて、各々の入力信号は、ＡＤ変換器
１０４，１０５．　１０８でディジタル信号に変換され
、同時に、メモリ１０９，１１０゜１１１に書き込まれ
る。この書き込み動作により時間軸変動から除去される
。

また、ＰＬＬ回路１０７において、クロックの位相を合
わせるのが１水平同期期間ごとであるので、ＰＬＬ回路
１０７内の位相比較器の位相誤差は、ＩＨ前の位相との
差を表すことになる。第７図（ｂ）にその位相誤差の様
子を示す。この位相誤差はベロシティ−エラー制御回路
１１２に入力される。

ベロシティ−エラー制御回路１１２において、ｌＨ毎の
位相誤差を直線近似（１次ホールド）等の処理を行い位
相変調器１１４に入力される。第７図（ｃ）に直線近似
した場合の例を示す。位相変調器１１４において、基準
信号発生器１１３から出力される時間軸変動のない正確
なりロックを位相変調してメモリ１０９とＤＡ変換器１
１６に入力する。また、位相変調器１１４の出力は分周
器１１５に入力され、クロック周波数を４分の１に変換
した後、メモリ１１０，１１１およびＤＡ変換器１１７
．１１８に入力される。

この位相変調器１１４および分周器１１５から出力され
るクロックによりメモリ１０９，１１０゜１１１からデ
ィジタル信号を読み出し、ＤＡ変換器１１８，１１７，
１１８でＤＡ変換し、ベロシティ−エラーを補正したア
ナログ映像信号に変換される。ＤＡ変換器１１８，１１
７，１１８の出力は各々端子１１９，１２０，１２１か
ら時間軸変動が補正された信号として出力される。

発明が解決しようとする課題 しかしながら上記従来の構成では、ベロシティ−エラー
を補正するためにＤＡ変換器のクロックを揺らすため、
メモリの出力データは時間軸変動を含んだ状態である。

このため、たとえばフレーム方向に対する３次元ディジ
タル信号処理を行おうとした場合、うまくフレーム差信
号が得られないなどの不都合が生じる。

本発明は上記従来の問題点を解決するもので、従来の時
間軸補正装置とは異なり、一定のサンプリング周期で、
時間軸変動のないディジタル信号が得られる時間軸補正
装置を提供することを目的とする。

課題を解決するための手段 この目的を達成するために本発明の時間軸補正装置は、
Ｙ信号、Ｕ信号，Ｖ信号の３つの入力信号を各々一定の
時間間隔で標本化しディジタル信号に変換する第１．第
２．第３のＡＤ変換器と、ディジタル信号に変換された
Ｕ信号とＶ信号とを時間軸上で多重する第１の多重回路
と、第１のＡＤ変換器によって得られたディジタルのＹ
信号を一時蓄える第１のメモリと、第１の多重回路の出
力を一時蓄える第２のメモリと、前記第１および第２の
メモリの出力を時間軸上で多重する第２の多重回路と、
第１のＡＤ変換器によって得たディジタル信号の時間軸
誤差を検出し時間軸誤差情報として出力する時間軸誤差
検出手段と、第２の多重回路の出力のディジタル信号か
ら時間軸誤差情報に基づいて信号振幅を補間して基準の
時間軸を有するディジタル信号を得る補間手段と、補間
手段の出力の時間軸多重された信号からもとの時間軸信
号を得る分離回路と、分離回路の３つの出力信号を一定
の時間間隔でアナログ信号に変換する第１．第２．第３
のＤＡ変換器とを備えている。

作用 本発明は上記した構成により、一定の時間間隔で標本化
した映像信号に含まれる時間軸変動を、クロックを揺ら
すことなく補正する。

実施例 以下、本発明の一実施例の時間軸補正装置について、図
面を参照しながら説明する。

第１図は本発明の一実施例における時間軸補正装置の要
部構成を示すブロック図である。第１図において、端子
１．　２．　３から各々時間軸変動を含んだＹ信号、Ｕ
信号，Ｖ信号が入力され、ＡＤ変換器４．　５．　８に
入力される。

また、基準信号発生器１３から一定周期のクロックが発
生される。たとえば、このクロックの周波数を２７ＭＨ
ｚとする。基準信号発生器１３の出力は分周器１４で２
分の１の周波数の１３．５ＭＨｚに変換される。分周器
１４の出力は分周器１５に入力され、２分の１の周波数
の６．７５ＭＨｚに変換される。さらに、分周器１５の
出力は分周器１６に入力され、２分の１の周波数の３．
３７５ＭＨｚに変換される。以上のクロックの関係、を
第５図（ａ）〜（ｄ）に示す。

ＡＤ変換器４において、入力Ｙ信号は、分周器１４から
出力された一定周期のクロックでディジタル信号に変換
される。この時間軸上でのクロックとの関係を第５図（
ｅ）に示す。また、Ｕ信号。

■信号は分周器１６からのクロックでディジタル信号に
変換される。この時間軸上でのクロックとの関係を第５
図（ｆ）および（ｇ）に示す。ただし、本実施例は、Ｕ
信号とＶ信号の標本化位相を１８０度異なるようにして
いる。ＡＤ変換器５，８の出力は多重回路７に入力され
、分周器１５のクロックにより時間軸多重され、色信号
用のメモリ９に入力される。この時間軸上でのクロック
と信号の関係を第５図（ｈ）に示す。

ＡＤ変換器４の出力は同期信号検出器１０に入力され、
同期信号が検出される。同期信号検出器１０の出力の同
期検出信号は、書込制御回路１２に入力される。

書込制御回路１２は、分周器１４の出力のクロックによ
ってメモリ８，９に書込アドレスを出力する。この書込
制御回路１２から出力されるアドレスに従って順次メモ
リに書き込まれる。

一方、ＡＤ変換器４の出力は時間軸誤差検出手段１１に
入力される。以下、第３図および第４図を用いて時間軸
誤差検出手段１１の説明を行う。

同期信号検出器１０の出力は端子６１より時間軸誤差演
算回路６２に入力される。また、端子６９− 一１〇− ０からは、ＡＤ変換器４の出力のディジタル信号が入力
される。時間軸誤差演算回路６２において、同期信号が
検出されたときにカラーバースト信号あるいは水平同期
信号のいずれかから１クロツク以下の時間軸変動を検出
する。この時間軸変動をＥ、とし、その様子を第４図に
示す。このＥｌとＩＨデイレイ６３の出方のＩＨ前の時
間軸変動ＥｌＩとがベロシティ−エラー検出器６４に入
力される。

一方、カウンタ６６において、端子６６がら入力される
分周器１４の出力のクロックと端子６１がら入力される
同期検出信号とを用いて、Ｅｅが検出されてからＥ、が
検出されるまでのクロックをカウントして、そのカウン
ト値ｋをベロシティ−エラー検出器６４に入力する。ベ
ロシティ−エラー検出器６４において、この時間におよ
びＥｅ、Ｅ＋を用いて、このＩＨの時間ＨＥを以下の式
で求める。

ＨＥ　＝　（１−１１ｉ：ａ）　＋に＋Ｅ＋そして、正
確なＩＨの時間Ｈ９に対するＨＥの時間から時間軸誤差
Ｔεが求められ、ベロシティ−エラー検出器６４から検
出される。

１１ Ｔ　Ｅ　　＝　Ｈｓ　−ＨＥ このＴＩとＥｌＩは各々デイレイＥ３７，６８に入力さ
れ、メモリ８，９からのデータの読み出しのタイミング
に合わせた遅延を受ける。その後、割算器７０、加算器
７１．７８およびフリップフロップ７２により次式の処
理が行われて時間軸誤差情報Ｅ　ＯＵＴが求められる。

ＥＯＩＩＴ　＝Ｅ９＋（ＴＥ／８５８）　Ｘｉただし、
ｉはＯ〜８５８の値を取りラインメモリの先頭アドレス
のとき０とするが、実際は加算器７１、フリップフロッ
プ７２からなる積分器の構成で実現できる。また、上式
の定数８５８はクロック周波数を１３．５ＭＨｚとした
場合のＩＨのクロック数である。

上記時間軸誤差情報Ｅ　ＯＵＴは、端子７４から出力さ
れ、補間手段１９に入力される。

また、メモリ８，９において続出制御回路１７から出力
される読出アドレスによって順次、多重回路臆１８に入
力される。読出制御回路１７は分周器１４より出力され
るクロックで続出アドレスを１２− 発生する。たとえば、クロック周波数を１３．５ＭＨｚ
とした場合、ＩＨは８５８サンプルとなるため、８５８
データを読み出した後、アドレスを次のラインメモリの
先頭アドレスにリセットする。

多重回路１８に入力されたメモリ８，９からの出力は、
基準信号発生器１３の出力のクロックにより時間軸多重
され、補間手段１９に入力される。

この時間軸上でのクロックと信号の関係を第５図（ｉ）
に示す。ここで、同図に示すＹｌ　とＵｌおよびＹ３と
ｖｌは同じ標本化時間で得られたものであるため、同一
の時間軸誤差を有する。

補間手段１９に入力された多重回路１８からの出力は、
時間軸誤差検出手段１１によって得られた時間軸誤差情
報に基づき入力信号の振幅を補間して出力する。

補間手段１９の原理を簡単に説明する。任意の時刻ｔに
おける補間手段１９の出力ｖ　（ｔ）は、その近傍の標
本値ｖ（ｋＴ）より次式で求められる。

ｖ　　（ｔ）　　＝Σｖ　　（ｋＴ）　　−ｓ　　（ｔ
−ｋＴ）ｋニーｎ ここで、Ｔはサンプリング間隔、５（ｔ）は補間関数で
あり、たとえばコサインロールオフＬＰＦのインパルス
応答とする。以下、第２図に示す補間手段１９の一構成
例にそって説明する。

第２図は、−例として補間する時刻に対して近傍の４サ
ンプルから補間する場合を示しである。

多重回路１８から入力された信号はシフトレジスタ３２
に入力され、１クロツク前の信号はシフトレジスタの構
成要素であるフリップフロップ４９〜５８に順次送られ
る。ただし、フリップフロラ７”４９．５８は８段のフ
リップフロップがう成り、フリップフロップ５０〜５７
は各々２段のフリップフロップから成る（図中のＴは段
数を表している。）。このシフトレジスタ３２がら、た
とえば４個の標本点のデータを１組として、複数組のデ
ータがセレクタ３３．３４に入力される。セレクタ３３
には、２クロツクごとの４個の標本点ノテータの組が入
力され、セレクタ３４には、８クロツクごとの４個の標
本点のデータの組が入力される。この結果、セレクタ３
３は、Ｙ信号の選１３− １４− 択を行い、セレクタ３４はＵ信号およびＶ信号の選択を
行うことになる。

また、端子３７から時間軸誤差検出手段１１の出力の時
間軸誤差情報が入力され、時間軸誤差処理回路３９と係
数回路３８に入力される。係数回路３８において、時間
軸誤差情報が４分の１にされ、時間軸誤差処理回路４０
に入力される。これは、Ｕ信号および■信号がＹ信号に
対し４分の１の周波数で標本化されているためである。

時間軸誤差処理回路３９．４０は、入力された時間軸誤
差情報をクロック単位の時間軸誤差と１クロック時間以
下の時間軸誤差とに分ける。なお、ここで言うクロック
は標本化の際用いられたクロックを意味する。時間軸誤
差処理回路３９．４０の出力のクロック単位の時間軸誤
差はセレクタ８３，３４に入力され、その情報に基づい
てセレクタ３３゜３４は各々１組のデータを出力する。

セレクタ３３．３４の出力はセレクタ３５に入力される
。

端子３６から、基準信号発生器１３の出力のクロックが
入力され、そのクロックにより、Ｙ信号１５ かＵ信号またはＶ信号の色信号かを選択し、１組のデー
タは乗算器４３〜４６に各々入力される。

一方、時間軸誤差処理回路３９．４０の出力の１クロッ
ク時間以下の時間軸誤差は、セレクタ４１に入力される
。セレクタ４１において、端子３６からのクロックによ
り、セレクタ３５と同様に、Ｙ信号用かＵ信号およびＶ
信号の色信号用かの時間軸誤差を選択し係数発生器４２
に入力される。

係数発生器４２では、入力された１クロック時間以下の
時間軸誤差に基づいて補間するためのインパルス応答の
係数を発生して、乗算器４３〜４６に入力される。

乗算器４３〜４６において、データと係数が掛は合わさ
れ、加算器４７に出力される。加算器４７において、乗
算器４３〜４６の出力の和が求められ、基準の時間軸を
有する補間手段１９の出力信号として端子４８から出力
される。

なお、この補間手段１９において、シフトレジスタ３２
、乗算器４３〜４Ｅ３などは２７ＭＨｚの１６− ２のクロックで供給される。つまり、第５図（ｉ）にお
ける時間軸上の概念図で考えると、Ｙ信号とその後の色
の信号とが処理されたときに次の時間軸誤差情報が入力
されることを意味する。

補間手段１９の出力は分離回路２０に入力され、先に施
された時間軸多重を分離し、もとの時間軸のデータに戻
される。

この分離回路２０の出力はＤＡ変換器２１，２２．２３
に入力されて、分周器１４および分周器１６の出力の一
定時間間隔のクロックでアナログ信号に変換され、時間
軸変動の補正された信号として端子２４，２５．２６か
ら出力される。

以上のように本実施例によれば、一定の時間間隔のクロ
ックで標本化した信号から、時間軸変動を検出し、同一
のクロック上で補間手段を用いて時間軸変動を補正する
こきができる。また、比較的回路規模の大きい補間手段
１９を時間軸多重した信号を処理する構成とすることで
回路規模の軽減を図ることができる。

発明の効果 以上のように本発明は、一定の時間間隔のクロック上で
時間軸変動が補正された信号を得ることができるので、
ＤＡ変換器の前に他のディジタル信号処理系が入っても
なんら不都合が生じず、精度のよい信号処理が行うこと
ができ、その実用的効果は大きい。

【図面の簡単な説明】

第１図は本発明の第１の実施例における時間軸補正装置
のブロック図、第２図は同実施例における補間手段のブ
ロック図、第３図は同実施例における時間軸誤差検出手
段の一例を示すブロック図、ける時間軸多重のタイミン
グ図、第６図は従来の時間軸補正装置のブロック図、第
７図はベロシティ−エラーの波形図である。 ４、　５．　　ｆ３・・・ＡＤ変換器、路、８，９・・
・メモリ、 手段、　　１９・・・補間手段、

Claims (3)

【特許請求の範囲】
1. （１）映像輝度信号とＵ信号，Ｖ信号の２つの色差信号
   の計３つの入力信号を各々一定の時間間隔で標本化しデ
   ィジタル信号に変換する第１，第２，第３のＡＤ変換器
   と、 ディジタル信号に変換されたＵ信号とＶ信号とを時間軸
   上で多重する第１の多重回路と、 前記第１のＡＤ変換器によって得られたディジタルの輝
   度信号を一時蓄える第１のメモリと、前記第１の多重回
   路の出力を一時蓄える第２のメモリと、 前記第１および第２のメモリの出力を時間軸上で多重す
   る第２の多重回路と、 前記第１のＡＤ変換器によって得たディジタル信号の時
   間軸誤差を検出し時間軸誤差情報として出力する時間軸
   誤差検出手段と、 前記第２の多重回路の出力のディジタル信号から時間軸
   誤差情報に基づいて多重信号のままで信号振幅を補間し
   て基準の時間軸を有するディジタル信号を得る補間手段
   と、 前記補間手段の出力の時間軸多重されたディジタル信号
   からもとの時間軸信号を得る分離回路と、前記分離回路
   の３つの出力信号を一定の時間間隔でアナログ信号に変
   換する第１，第２，第３のＤＡ変換器とを備えた時間軸
   補正装置。
2. （２）補間手段は、この補間手段の時間軸多重された入
   力信号を遅延して多重前の連続する複数の標本点におけ
   る標本値を得る遅延手段と、前記複数の標本点における
   標本値から所定の数の標本値を時間軸誤差検出手段から
   の時間軸誤差情報とデータの構成に基づいて選択して出
   力する選択手段と、前記選択手段により選択された所定
   の数の標本値に前記時間軸誤差検出手段からの時間軸誤
   差情報に基づいた係数をそれぞれ乗する複数の乗算手段
   と、前記複数の乗算手段の出力を加算してこの補間手段
   の補間出力を得る加算手段とを備えた請求項１記載の時
   間軸補正装置。
3. （３）第２，第３のＡＤ変換器で入力信号をディジタル
   信号に変換する際に用いる標本化周波数は、第１のＡＤ
   変換器で用いる標本化周波数の４分の１の周波数とする
   請求項１記載の時間軸補正装置。