JPH0779414A - 時間軸誤差補正装置 - Google Patents
時間軸誤差補正装置Info
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- JPH0779414A JPH0779414A JP5160845A JP16084593A JPH0779414A JP H0779414 A JPH0779414 A JP H0779414A JP 5160845 A JP5160845 A JP 5160845A JP 16084593 A JP16084593 A JP 16084593A JP H0779414 A JPH0779414 A JP H0779414A
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Abstract
(57)【要約】
【目的】 時間軸誤差を含んだビデオ信号の補正を、ア
ナログビデオ信号を位相変調する事により行なう。 【構成】 再生ビデオ信号をデジタル化し、再生ビデオ
信号から抽出した基準信号を基に書込みクロックＷCK及
び位相誤差信号ＰERを発生し、ＷCKによりデジタルビデ
オ信号をメモリ(11)に書込み、メモリ(11)に記憶された
デジタルビデオ信号は、基準クロック発生器(18)からの
読み出しクロックＲCKによりメモリ(11)から読み出し
て、Ｄ／Ａ変換器(12)によりアナログビデオ信号に変換
する時間軸誤差補正装置に於て、位相変調器(4)をＤ／
Ａ変換器(12)の出力に接続し、該位相変調器(4)の変調
入力端子に、前記ＰERからベロシティエラー信号ＶERを
発生するベロシティエラー発生器(2)の出力を接続し
て、該ＶERによりＤ／Ａ変換器(12)からのアナログビデ
オ信号を位相変調してアナログビデオ信号の時間軸誤差
を補正する。
ナログビデオ信号を位相変調する事により行なう。 【構成】 再生ビデオ信号をデジタル化し、再生ビデオ
信号から抽出した基準信号を基に書込みクロックＷCK及
び位相誤差信号ＰERを発生し、ＷCKによりデジタルビデ
オ信号をメモリ(11)に書込み、メモリ(11)に記憶された
デジタルビデオ信号は、基準クロック発生器(18)からの
読み出しクロックＲCKによりメモリ(11)から読み出し
て、Ｄ／Ａ変換器(12)によりアナログビデオ信号に変換
する時間軸誤差補正装置に於て、位相変調器(4)をＤ／
Ａ変換器(12)の出力に接続し、該位相変調器(4)の変調
入力端子に、前記ＰERからベロシティエラー信号ＶERを
発生するベロシティエラー発生器(2)の出力を接続し
て、該ＶERによりＤ／Ａ変換器(12)からのアナログビデ
オ信号を位相変調してアナログビデオ信号の時間軸誤差
を補正する。
Description
【０００１】
【産業上の利用分野】本発明は、ビデオテープレコーダ
やビデオディスクプレーヤ等に於て、再生信号には時間
軸誤差が含まれている。本発明は、該時間軸誤差を補正
するタイムベースコレクタに関するものである。
やビデオディスクプレーヤ等に於て、再生信号には時間
軸誤差が含まれている。本発明は、該時間軸誤差を補正
するタイムベースコレクタに関するものである。
【０００２】
【従来の技術】従来より、アナログ信号出力の時間軸誤
差をする装置として、民生用レーザーディスクプレーヤ
に用いられている図５に示す装置と、その改良型である
図６に示す装置が知られている（特開昭５２−９３１
９）。入力ビデオ信号がビデオディスクプレーヤの再生
信号の場合、主に回転系に起因して再生信号に時間軸誤
差が生じるが、該時間軸誤差を先ず水平周期毎に補正
し、次に１水平周期内の開始及び終了時点間の速度差分
の誤差（ベロシティエラー）を補正する方法がとられて
いる。図５に示す、第１の従来の装置は、水平周期毎の
誤差のみ除去し、図６に示す第２の従来の装置は、更に
ベロシティエラーを補正するものである。
差をする装置として、民生用レーザーディスクプレーヤ
に用いられている図５に示す装置と、その改良型である
図６に示す装置が知られている（特開昭５２−９３１
９）。入力ビデオ信号がビデオディスクプレーヤの再生
信号の場合、主に回転系に起因して再生信号に時間軸誤
差が生じるが、該時間軸誤差を先ず水平周期毎に補正
し、次に１水平周期内の開始及び終了時点間の速度差分
の誤差（ベロシティエラー）を補正する方法がとられて
いる。図５に示す、第１の従来の装置は、水平周期毎の
誤差のみ除去し、図６に示す第２の従来の装置は、更に
ベロシティエラーを補正するものである。
【０００３】第１の従来の装置は、図５に示す様に、入
力ビデオ信号の各水平周期の先頭部分に含まれ、時間軸
誤差を含んだ基準信号であるバースト信号（ｆSC）に同
期した整数倍の周波数の書込み用クロック（ＷCK）を、
同期分離回路(15)、ＡＦＣ(16)、バースト分離回路(13)
及びＡＰＣ(14)により発生する。同じく時間軸誤差を含
んだビデオ信号を、Ａ／Ｄ変換器(10)によりデジタル信
号に変換して、ＷCKによりメモリ(11)に書込む。次に、
該メモリ(11)に書込まれたデータを、安定な基準クロッ
ク発生器(18)からの読み出しクロック（ＲCK）で読み出
し、Ｄ／Ａ変換器(12)によりアナログビデオ信号に変換
することにより、各水平周期毎の時間軸誤差を除去す
る。ＷCKの周波数として４XｆSC が使用されている。
力ビデオ信号の各水平周期の先頭部分に含まれ、時間軸
誤差を含んだ基準信号であるバースト信号（ｆSC）に同
期した整数倍の周波数の書込み用クロック（ＷCK）を、
同期分離回路(15)、ＡＦＣ(16)、バースト分離回路(13)
及びＡＰＣ(14)により発生する。同じく時間軸誤差を含
んだビデオ信号を、Ａ／Ｄ変換器(10)によりデジタル信
号に変換して、ＷCKによりメモリ(11)に書込む。次に、
該メモリ(11)に書込まれたデータを、安定な基準クロッ
ク発生器(18)からの読み出しクロック（ＲCK）で読み出
し、Ｄ／Ａ変換器(12)によりアナログビデオ信号に変換
することにより、各水平周期毎の時間軸誤差を除去す
る。ＷCKの周波数として４XｆSC が使用されている。
【０００４】従来の第２の装置は、第１の装置と同様に
水平周期毎の時間軸誤差を除去し、更に以下の様に、ベ
ロシティエラーを補正する。ベロシティエラーの補正
は、図６に示す様に、ＡＰＣ(14)より出力される各水平
周期毎の位相誤差信号（ＰER）を受け、ベロシティエラ
ー発生器(2)は前水平周期に於ける位相差との差分をと
り、差分間を直線近似したベロシティエラー信号ＶERを
生成し、基準クロック発生器(18)の出力に接続された位
相変調器(19)に加える。
水平周期毎の時間軸誤差を除去し、更に以下の様に、ベ
ロシティエラーを補正する。ベロシティエラーの補正
は、図６に示す様に、ＡＰＣ(14)より出力される各水平
周期毎の位相誤差信号（ＰER）を受け、ベロシティエラ
ー発生器(2)は前水平周期に於ける位相差との差分をと
り、差分間を直線近似したベロシティエラー信号ＶERを
生成し、基準クロック発生器(18)の出力に接続された位
相変調器(19)に加える。
【０００５】位相変調器(19)は、内蔵された安定な発信
器である基準クロック発生器(18)の出力(CLK)を、該Ｖ
ERにより、ベロシティエラーを打消すように位相変調し
てＲC Kを発生する。該位相変調されたＲCKにより、メモ
リ(11)からデータを読み出す事により、ベロシティエラ
ーが補正されたデジタルのビデオ信号得る。該ベロシテ
ィエラーが補正されたデジタルのビデオ信号を、Ｄ／Ａ
変換器(12)によりアナログ信号に変換して、ベロシティ
エラーが補正されたアナログビデオ信号を得る。
器である基準クロック発生器(18)の出力(CLK)を、該Ｖ
ERにより、ベロシティエラーを打消すように位相変調し
てＲC Kを発生する。該位相変調されたＲCKにより、メモ
リ(11)からデータを読み出す事により、ベロシティエラ
ーが補正されたデジタルのビデオ信号得る。該ベロシテ
ィエラーが補正されたデジタルのビデオ信号を、Ｄ／Ａ
変換器(12)によりアナログ信号に変換して、ベロシティ
エラーが補正されたアナログビデオ信号を得る。
【０００６】
【発明が解決しようとする課題】従来の第１の装置は、
水平周期毎の誤差は除去するが、ベロシティエラーは補
正しない為、時間軸誤差の除去には限界が有る。
水平周期毎の誤差は除去するが、ベロシティエラーは補
正しない為、時間軸誤差の除去には限界が有る。
【０００７】一方、従来の第２の装置は、ベロシティエ
ラーは除去するが、同一装置内に周波数が同じで位相の
異なる３種類のクロックＷCK、ＲCK及びCLKが存在する
事になり、公知の相互干渉の問題が生じやすい（特開昭
６３−２３４７８４を参照）。従って、各回路間にシー
ルドを施したり、基板の電源やグランド配線を強化し、
或いは各回路毎に電源やグランドの配線を分離する等の
措置をとらなければならない場合があり、装置の小形化
やコストの面で好ましくない。
ラーは除去するが、同一装置内に周波数が同じで位相の
異なる３種類のクロックＷCK、ＲCK及びCLKが存在する
事になり、公知の相互干渉の問題が生じやすい（特開昭
６３−２３４７８４を参照）。従って、各回路間にシー
ルドを施したり、基板の電源やグランド配線を強化し、
或いは各回路毎に電源やグランドの配線を分離する等の
措置をとらなければならない場合があり、装置の小形化
やコストの面で好ましくない。
【０００８】更に、従来の第２の装置は、メモリコント
ローラ(17)へ送るクロックを変化させる為、従来の第１
の装置が、時計など該クロックを他の用途に使用してい
る場合、従来の第１の装置にベロシティエラー補正用の
回路のみ付加して、第１の装置の改良を図る事はできな
かった。本発明は、上記課題を解決した時間軸誤差補正
装置を明らかにするものである。
ローラ(17)へ送るクロックを変化させる為、従来の第１
の装置が、時計など該クロックを他の用途に使用してい
る場合、従来の第１の装置にベロシティエラー補正用の
回路のみ付加して、第１の装置の改良を図る事はできな
かった。本発明は、上記課題を解決した時間軸誤差補正
装置を明らかにするものである。
【０００９】
【課題を解決する為の手段】時間軸誤差を含んだビデオ
信号を、Ａ／Ｄ変換器(10)によりデジタル化し、時間軸
誤差を含んだビデオ信号から抽出した基準信号を基に書
込みクロックＷCK及び位相誤差信号ＰERを発生し、書込
みクロックＷCKによりデジタル化したビデオ信号をメモ
リ(11)に書込み、メモリ(11)に記憶されたデジタル化し
たビデオ信号は、基準クロック発生器(18)からの読み出
しクロックＲCKによりメモリ(11)から読み出して、Ｄ／
Ａ変換器(12)によりアナログビデオ信号に変換する時間
軸誤差補正装置に於て、位相変調器(4)をＤ／Ａ変換器
(12)の出力に接続し、該位相変調器(4)の変調入力端子
に、前記位相誤差信号ＰERからベロシティエラー信号Ｖ
ERを発生するベロシティエラー発生器(2)の出力を接続
して、該ＶERによりＤ／Ａ変換器(12)からのアナログビ
デオ信号を位相変調してアナログビデオ信号の時間軸誤
差を補正する。
信号を、Ａ／Ｄ変換器(10)によりデジタル化し、時間軸
誤差を含んだビデオ信号から抽出した基準信号を基に書
込みクロックＷCK及び位相誤差信号ＰERを発生し、書込
みクロックＷCKによりデジタル化したビデオ信号をメモ
リ(11)に書込み、メモリ(11)に記憶されたデジタル化し
たビデオ信号は、基準クロック発生器(18)からの読み出
しクロックＲCKによりメモリ(11)から読み出して、Ｄ／
Ａ変換器(12)によりアナログビデオ信号に変換する時間
軸誤差補正装置に於て、位相変調器(4)をＤ／Ａ変換器
(12)の出力に接続し、該位相変調器(4)の変調入力端子
に、前記位相誤差信号ＰERからベロシティエラー信号Ｖ
ERを発生するベロシティエラー発生器(2)の出力を接続
して、該ＶERによりＤ／Ａ変換器(12)からのアナログビ
デオ信号を位相変調してアナログビデオ信号の時間軸誤
差を補正する。
【００１０】
【作用】ベロシティエラー発生器(2)からのベロシティ
エラー信号ＶERにより、位相変調器(4)は、Ｄ／Ａ変換
器(12)からのアナログのビデオ信号に含まれるベロシテ
ィエラーによる位相シフト量と同量で、逆位相となるよ
うにアナログのビデオ信号に位相変調をかける。従っ
て、位相変調器(4)の出力のアナログビデオ信号に含ま
れるベロシティエラーは大幅に軽減される。
エラー信号ＶERにより、位相変調器(4)は、Ｄ／Ａ変換
器(12)からのアナログのビデオ信号に含まれるベロシテ
ィエラーによる位相シフト量と同量で、逆位相となるよ
うにアナログのビデオ信号に位相変調をかける。従っ
て、位相変調器(4)の出力のアナログビデオ信号に含ま
れるベロシティエラーは大幅に軽減される。
【００１１】
【発明の効果】本発明の時間軸誤差補正装置は、ベロシ
ティエラー補正を行なうから、従来の第１の装置の補正
の限界を解消できる。
ティエラー補正を行なうから、従来の第１の装置の補正
の限界を解消できる。
【００１２】又、本発明の時間軸誤差補正装置は、使用
する周波数が同じで位相の異なるクロックは、ＷCK、Ｒ
CKの２種でよく、従来の第２の装置に於ける様な相互干
渉の問題が生じにくい。
する周波数が同じで位相の異なるクロックは、ＷCK、Ｒ
CKの２種でよく、従来の第２の装置に於ける様な相互干
渉の問題が生じにくい。
【００１３】又、従来のビデオディスクプレーヤに於て
は、従来の第１の装置を採用しているものが多いが、こ
れら従来のビデオディスクプレーヤをベロシティエラー
を補正する様改造するには、ベロシティエラー発生器
(2)及び位相変調器(4)の２種の回路を付加するのみで、
何等他の問題を引起こす懸念なく容易に改造出来る。
は、従来の第１の装置を採用しているものが多いが、こ
れら従来のビデオディスクプレーヤをベロシティエラー
を補正する様改造するには、ベロシティエラー発生器
(2)及び位相変調器(4)の２種の回路を付加するのみで、
何等他の問題を引起こす懸念なく容易に改造出来る。
【００１４】
【実施例】以下、本発明の一実施例につき、図面に沿っ
て詳述する。本発明の装置は、第２の従来の装置と同様
に、各水平周期毎の時間軸誤差の除去部とベロシティエ
ラーの補正部とに分けられる。
て詳述する。本発明の装置は、第２の従来の装置と同様
に、各水平周期毎の時間軸誤差の除去部とベロシティエ
ラーの補正部とに分けられる。
【００１５】各水平周期毎の時間軸誤差の除去部は、図
１に於いて、Ａ／Ｄ変換器(10)、メモリ(11)、メモリコ
ントローラ(17)、Ｄ／Ａ変換器(12)、バースト分離回路
(13)、ＡＰＣ(14)、同期分離回路(15)、ＡＦＣ(16)及び
基準クロック発生器(18)によって構成されている。以下
に詳述すると、先ず、同期分離回路(15)により、入力ビ
デオ信号に含まれる水平同期信号を分離し、周波数制御
回路（ＡＦＣ）(16)に送る。ＡＦＣ(16)は、該水平同期
信号を基準として、メモリ(11)への書込みクロックと周
波数が同一の信号を発生し、該信号を位相制御器（ＡＰ
Ｃ）(14)に送る。ＡＰＣ(14)は、入力のビデオ信号より
ｆSCを分離し、前記書込みクロックの周波数の信号の位
相を、ｆSCの位相と同相になる様に制御して、ＷCKを発
生する。つまり、入力のビデオ信号に含まれるｆSCに同
期したＷCKを得る。該ＷCKは、メモリ(11)及びＡ／Ｄ変
換器(10)に加えられ、入力ビデオ信号をＡ／Ｄ変換器(1
0)によりデジタル化する。該デジタルビデオ信号は、メ
モリ(11)のデータ入力へ加えられる。
１に於いて、Ａ／Ｄ変換器(10)、メモリ(11)、メモリコ
ントローラ(17)、Ｄ／Ａ変換器(12)、バースト分離回路
(13)、ＡＰＣ(14)、同期分離回路(15)、ＡＦＣ(16)及び
基準クロック発生器(18)によって構成されている。以下
に詳述すると、先ず、同期分離回路(15)により、入力ビ
デオ信号に含まれる水平同期信号を分離し、周波数制御
回路（ＡＦＣ）(16)に送る。ＡＦＣ(16)は、該水平同期
信号を基準として、メモリ(11)への書込みクロックと周
波数が同一の信号を発生し、該信号を位相制御器（ＡＰ
Ｃ）(14)に送る。ＡＰＣ(14)は、入力のビデオ信号より
ｆSCを分離し、前記書込みクロックの周波数の信号の位
相を、ｆSCの位相と同相になる様に制御して、ＷCKを発
生する。つまり、入力のビデオ信号に含まれるｆSCに同
期したＷCKを得る。該ＷCKは、メモリ(11)及びＡ／Ｄ変
換器(10)に加えられ、入力ビデオ信号をＡ／Ｄ変換器(1
0)によりデジタル化する。該デジタルビデオ信号は、メ
モリ(11)のデータ入力へ加えられる。
【００１６】一方、ＡＦＣ(16)は、入力のビデオ信号中
の水平同期信号に同期したスタート信号(ＷS)をメモリ
コントローラ(17)に送り、ＡＰＣ(14)はＷCKをメモリコ
ントローラ(17)に送る。該ＷSとＷCKを基に、メモリコ
ントローラ(17)は入力ビデオ信号に同期したメモリアド
レス（ADRS）を発生し、メモリ(11)に加えることによ
り、入力ビデオ信号を各水平周期毎にメモリ(11)に記録
する。該記録されたデータを、装置内蔵の基準クロック
発生器(18)からの安定したＲCKによりメモリ(11)から読
み出し、Ｄ／Ａ変換器(12)によりアナログ信号に戻すこ
とにより水平周期毎の時間軸誤差を除去する。この、水
平周期毎の時間軸誤差の除去は従来の第１の装置と同じ
である。
の水平同期信号に同期したスタート信号(ＷS)をメモリ
コントローラ(17)に送り、ＡＰＣ(14)はＷCKをメモリコ
ントローラ(17)に送る。該ＷSとＷCKを基に、メモリコ
ントローラ(17)は入力ビデオ信号に同期したメモリアド
レス（ADRS）を発生し、メモリ(11)に加えることによ
り、入力ビデオ信号を各水平周期毎にメモリ(11)に記録
する。該記録されたデータを、装置内蔵の基準クロック
発生器(18)からの安定したＲCKによりメモリ(11)から読
み出し、Ｄ／Ａ変換器(12)によりアナログ信号に戻すこ
とにより水平周期毎の時間軸誤差を除去する。この、水
平周期毎の時間軸誤差の除去は従来の第１の装置と同じ
である。
【００１７】ベロシティエラーの補正部は、ＡＰＣ(14)
のＰER出力と、位相変調器(4)の変調入力間に配置され
たベロシティエラー発生器(2)と、Ｄ／Ａ変換器(12)の
出力と時間軸誤差補正装置の出力(72)間に配置した位相
変調器(4)によって構成される。
のＰER出力と、位相変調器(4)の変調入力間に配置され
たベロシティエラー発生器(2)と、Ｄ／Ａ変換器(12)の
出力と時間軸誤差補正装置の出力(72)間に配置した位相
変調器(4)によって構成される。
【００１８】ベロシティエラーの補正は以下の様に行な
われる。図１及び図２に示す様に、ＡＰＣ(14)より出力
される各水平周期毎のＰERを受け、ベロシティエラー発
生器(2)は、後述する様に、前水平周期に於ける位相差
との差分をとり、差分間を直線近似したベロシティエラ
ー信号ＶERを生成し、Ｄ／Ａ変換器(88)の出力に接続さ
れた位相変調器(4)の変調入力に加える。該ベロシティ
エラー信号ＶERにより、位相変調器(4)は、Ｄ／Ａ変換
器(12)からのアナログのビデオ信号に含まれるベロシテ
ィエラーによる位相シフト量と同量で、逆位相となるよ
うにアナログのビデオ信号に位相変調をかける。従っ
て、位相変調器(4)の出力のアナログビデオ信号に含ま
れるベロシティエラーは大幅に軽減される。
われる。図１及び図２に示す様に、ＡＰＣ(14)より出力
される各水平周期毎のＰERを受け、ベロシティエラー発
生器(2)は、後述する様に、前水平周期に於ける位相差
との差分をとり、差分間を直線近似したベロシティエラ
ー信号ＶERを生成し、Ｄ／Ａ変換器(88)の出力に接続さ
れた位相変調器(4)の変調入力に加える。該ベロシティ
エラー信号ＶERにより、位相変調器(4)は、Ｄ／Ａ変換
器(12)からのアナログのビデオ信号に含まれるベロシテ
ィエラーによる位相シフト量と同量で、逆位相となるよ
うにアナログのビデオ信号に位相変調をかける。従っ
て、位相変調器(4)の出力のアナログビデオ信号に含ま
れるベロシティエラーは大幅に軽減される。
【００１９】ベロシティエラー発生器(2)は、図３に示
す様に、各水平周期の変化点毎に、現時点のＰERをサン
プルホールド回路(SH1)にホールドするのと同時に、１
水平周期の遅延器(1H遅延器）を経由した１水平周期前
のＰERをサンプルホールド回路(SH2)にホールドする。S
H1及びSH2の出力は、電圧入力−定電流出力であるＶ−
Ｉ増幅器(24)の非反転及び反転入力に夫々加えられ、該
Ｖ−Ｉ増幅器(24)は、両入力の電圧差に比例した定電流
を出力する。つまり、１水平周期前のＰERと現在のＰER
との差に比例した定電流を出力する。該定電流出力ＩO
は、コンデンサＣSに加えられる。該ＣSはスイッチSWに
より各水平周期の変化点毎にリセットされる。従って、
リセットされてから時間ｔが経過した時のＣSの両端の
電圧ＶSは ＶS＝ＩO x ｔ ／ ＣS となり、時間に対して直線的に変化した波形となる。Ｖ
Sはバッフア(25)を経て、ＶERとして出力される。この
様にして本実施例のベロシティエラー発生器(2)は、図
２に於ける、鋸状のＶERを発生する。
す様に、各水平周期の変化点毎に、現時点のＰERをサン
プルホールド回路(SH1)にホールドするのと同時に、１
水平周期の遅延器(1H遅延器）を経由した１水平周期前
のＰERをサンプルホールド回路(SH2)にホールドする。S
H1及びSH2の出力は、電圧入力−定電流出力であるＶ−
Ｉ増幅器(24)の非反転及び反転入力に夫々加えられ、該
Ｖ−Ｉ増幅器(24)は、両入力の電圧差に比例した定電流
を出力する。つまり、１水平周期前のＰERと現在のＰER
との差に比例した定電流を出力する。該定電流出力ＩO
は、コンデンサＣSに加えられる。該ＣSはスイッチSWに
より各水平周期の変化点毎にリセットされる。従って、
リセットされてから時間ｔが経過した時のＣSの両端の
電圧ＶSは ＶS＝ＩO x ｔ ／ ＣS となり、時間に対して直線的に変化した波形となる。Ｖ
Sはバッフア(25)を経て、ＶERとして出力される。この
様にして本実施例のベロシティエラー発生器(2)は、図
２に於ける、鋸状のＶERを発生する。
【００２０】位相変調器(4)は、図４に示す様に、Ｄ／
Ａ変換器(12)からのアナログビデオ信号を、1/2の減衰
器(41)を経て、ゲインが２倍の増幅器(42)の非反転入力
に加える。更に、アナログビデオ信号は、コンデンサＣ
0及びインダクタンスＬの直列回路を介して、可変容量
ダイオードＣVのカソードに加えられ、ＣVのアノード
は、抵抗Ｒによりグランドに落とされた増幅器(42)の反
転入力に加えられる。Ｃ0及びインダクタンスＬの接続
点には、抵抗ＲBを介して、ベロシティエラーＶERが加
えられる。上記、1/2の減衰器(41)を経るアナログビデ
オ信号は、ＶERにより何等位相変調は受けない。一方、
Ｃ0を経由するアナログビデオ信号は、ＬとＣVの直列回
路と抵抗Ｒによる分圧回路を通過する事になり、増幅器
(42)の反転入力に於けるアナログビデオ信号の位相は、
可変容量ダイオードＣVの関数となる。ＶERは、Ｌ及び
Ｒを通じてＣVの逆方向バイアス電圧（図示せず）を変
えてＣVの容量を変化させる事により、アナログビデオ
信号の位相を変調する。増幅器(42)の出力は、反転及び
非反転入力の合成波となるが、該増幅器(42)の出力に於
て、ベロシティエラーが最小になる様に、ＶERによる位
相変調度が設定される。本実施例の、時間軸誤差補正装
置(1)は、以上の様にしてアナログビデオ信号を位相変
調して、アナログビデオ信号に含まれているベロシティ
エラーを補正する。
Ａ変換器(12)からのアナログビデオ信号を、1/2の減衰
器(41)を経て、ゲインが２倍の増幅器(42)の非反転入力
に加える。更に、アナログビデオ信号は、コンデンサＣ
0及びインダクタンスＬの直列回路を介して、可変容量
ダイオードＣVのカソードに加えられ、ＣVのアノード
は、抵抗Ｒによりグランドに落とされた増幅器(42)の反
転入力に加えられる。Ｃ0及びインダクタンスＬの接続
点には、抵抗ＲBを介して、ベロシティエラーＶERが加
えられる。上記、1/2の減衰器(41)を経るアナログビデ
オ信号は、ＶERにより何等位相変調は受けない。一方、
Ｃ0を経由するアナログビデオ信号は、ＬとＣVの直列回
路と抵抗Ｒによる分圧回路を通過する事になり、増幅器
(42)の反転入力に於けるアナログビデオ信号の位相は、
可変容量ダイオードＣVの関数となる。ＶERは、Ｌ及び
Ｒを通じてＣVの逆方向バイアス電圧（図示せず）を変
えてＣVの容量を変化させる事により、アナログビデオ
信号の位相を変調する。増幅器(42)の出力は、反転及び
非反転入力の合成波となるが、該増幅器(42)の出力に於
て、ベロシティエラーが最小になる様に、ＶERによる位
相変調度が設定される。本実施例の、時間軸誤差補正装
置(1)は、以上の様にしてアナログビデオ信号を位相変
調して、アナログビデオ信号に含まれているベロシティ
エラーを補正する。
【００２１】以上の説明に於て、理解を容易にするため
に、各信号間のタイミングについて触れなかったが、実
際的には、遅延器等により、各信号間のタイミングを合
せる事は言うまでもない。
に、各信号間のタイミングについて触れなかったが、実
際的には、遅延器等により、各信号間のタイミングを合
せる事は言うまでもない。
【００２２】上記実施例の説明は、本発明を説明するた
めのものであって、特許請求の範囲に記載の発明を限定
し、或は範囲を減縮する様に解すべきではない。又、本
発明の各部構成は上記実施例に限らず、特許請求の範囲
に記載の技術的範囲内で種々の変形が可能であることは
勿論である。
めのものであって、特許請求の範囲に記載の発明を限定
し、或は範囲を減縮する様に解すべきではない。又、本
発明の各部構成は上記実施例に限らず、特許請求の範囲
に記載の技術的範囲内で種々の変形が可能であることは
勿論である。
【図１】本発明の時間軸誤差補正装置のブロック図であ
る。
る。
【図２】図１の各点に於ける信号波形である。
【図３】ベロシティエラー発生器のブロック図である。
【図４】位相変調器のブロック図である。
【図５】従来の第１の時間軸誤差補正装置のブロック図
である。
である。
【図６】従来の第２の時間軸誤差補正装置のブロック図
である。
である。
（ＷCK）書込みクロック （ＲCK）読み出しクロック （ＰER）位相誤差信号 （ＶER）ベロシティエラー （２）ベロシティエラー発生器 （４）位相変調器 （１０）Ａ／Ｄ変換器 （１１）メモリ （１２）Ｄ／Ａ変換器 （１４）ＡＰＣ （１８）基準クロック発生器 （７２）出力
Claims (1)
- 【請求項１】 時間軸誤差を含んだビデオ信号を、Ａ／
Ｄ変換器(10)によりデジタル化し、時間軸誤差を含んだ
ビデオ信号から抽出した基準信号を基に書込みクロック
ＷCK及び位相誤差信号ＰERを発生し、書込みクロックＷ
CKによりデジタル化したビデオ信号をメモリ(11)に書込
み、メモリ(11)に記憶されたデジタル化したビデオ信号
は、基準クロック発生器(18)からの読み出しクロックＲ
CKによりメモリ(11)から読み出して、Ｄ／Ａ変換器(12)
によりアナログビデオ信号に変換する時間軸誤差補正装
置に於て、 位相変調器(4)をＤ／Ａ変換器(12)の出力に接続し、該
位相変調器(4)の変調入力端子に、前記位相誤差信号Ｐ
ERからベロシティエラー信号ＶERを発生するベロシティ
エラー発生器(2)の出力を接続して、該ＶERによりＤ／
Ａ変換器(12)からのアナログビデオ信号を位相変調して
アナログビデオ信号の時間軸誤差を補正する時間軸誤差
補正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16084593A JP3238988B2 (ja) | 1993-06-30 | 1993-06-30 | 時間軸誤差補正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16084593A JP3238988B2 (ja) | 1993-06-30 | 1993-06-30 | 時間軸誤差補正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0779414A true JPH0779414A (ja) | 1995-03-20 |
| JP3238988B2 JP3238988B2 (ja) | 2001-12-17 |
Family
ID=15723655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16084593A Expired - Fee Related JP3238988B2 (ja) | 1993-06-30 | 1993-06-30 | 時間軸誤差補正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3238988B2 (ja) |
-
1993
- 1993-06-30 JP JP16084593A patent/JP3238988B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3238988B2 (ja) | 2001-12-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010911 |
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