JPH0281586A - 映像信号処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は映像信号処理回路に係り、特に奇数あるいは偶
数のいずれかのフィールドを常にＨ／２遅延させるフィ
ールドセットと時間軸補正が行なえる映像信号処理回路
に関するものである。

（従来の技術） 第４図は従来の映像信号処理回路を示すブロック図、第
５図、第６図は第４図におけるフィールドセット動作を
説明するための波形図であり、併せて説明する。

磁気ディスク等の回転記録媒体のヘッドよりの再生信号
等の時間慴変動を有する映像信号は、映像信号入力端子
１を介して、フィールドセット回路２へ供給され、フィ
ールド毎に反転する制御信号により、奇数あるいは偶数
のいずれかのフィルドを常にト（／２遅延させるフィー
ルドセットが行なわれ、インターレースした映像信号に
変換される。

前記フィールドセット回路２の出力信号は、時間軸補正
回路３へ供給され、基準信号に基づき時間軸変動を減少
され、映像信号出力端子４へ供給されている。

以下、フィールドセット回路２の動作を説明する。

第５図（Ａ＞に示す波形の映像信号を、磁気ディスク等
の回転記録媒体のヘッドへ供給して記録する場合に、記
録媒体上での水平同期信号の記録位置を一直線状に整列
（Ｈ並び）させており、１周１フイールドは２６２．５
１−１　（Ｈは水平走査周期）であるので、フィールド
の繋ぎ目でＨ／２（０，５日）のずれが生じるため、奇
数あるいは偶数フィールドのいずれか一方の信号を、常
にＨ，’２Ｎ延させる必要がある。

このため、第５図（Ｂ）に示す波形のフィールド毎に反
転する制御信号により、フィールドの繋ぎ目Ｐ点で、奇
数あるいは偶数フィールドのいずれか一方の信号を、常
にＨ／２遅延させて記録している。

よって、前記記録媒体より再生される再生映像信号は、
第５図（Ｃ）に示す波形の様に、フィルドの繋ぎ目Ｐ点
で、奇数あるい（よ偶数フィールドのいずれか一方の信
号の水平同期信号間隔が０．５Ｈ艮い１．５Ｈとなって
いる。

この信号を、インターレースした映像信号に戻すために
は、前記記録時と逆の偶数あるいは奇数フィールドのい
ずれか一方の信号を、常に）−１／　２Ｈ延させる必要
がある。

このため、再生時には、第５図（Ｄ）に示す波形のフィ
ールド毎に反転する制御信号により、フィールドセット
回路２において、記録時に映＠信号をト１／２遅延させ
た区間は、切り換え回路６の端子６ａを選択して遅延さ
せず、記録時に遅延させなかった区間においては、切り
換え回路６の端子６ｂを選択してＨ／２遅延させる。

この結果、Ｈ／２の時間的不連続点が除去され、第５図
（Ｅ）に示す波形の様に正常なインターレースした信号
に戻している。なお、水平同期信号は、１個位欠けても
水平同期には支障は無い。

なお、第６図は、もう一方のフィールドの繋ぎ目Ｑ点で
の波形を示しており、第５図とほぼ同様なので説明は省
略する。

第４図において、前記フィールドセット回路２は、遅延
回路５及び切り換え回ｍ６により構成されている。

映像信号入力端子１へ入来する映像入力信号は、バ延器
５へ供給されると共に、切り換え回路６の端子６ａにも
供給されている。

前記遅延器５は、Ｈ／２の遅延時間を有している。

前記遅延器５の出力信号は、切り換え回路６の端子６ｂ
へ供給されている。

一方、フィールド毎に反転する制御信号が、制ｔｌＩｌ
端子７を介して前記切り換え回路６へ供給され、フィー
ルド毎に反転する切り換え動作の制御に利用されていて
いる。

その結果、前記切り換え回路６は、端子６ａに供給され
ている非遅延信号と、端子６ｂに供給されているＨ／２
ｆ！延信号（遅延器５の出力信号）とを、フィールド毎
に切り換えて端子６ｃへ出力している。

よって、前記切り操え回路６の出力信号は、奇数あるい
は偶数のいずれかのフィールドを、常にト１／２遅延さ
れており、所謂フィールドセット動作が行なわれたこと
になる。

前記切り換え回路６の出力信号は、時間軸補正回路３中
のＡＤ変換器８へ供給されている。

以下、時間軸補正回路３の動作を説明する。

映像信号入力端子１より時間軸変動を有する映像信号が
入力し、前記フィールドセット回路２を介して、ＡＤ変
換器８．同期分離回路９．バースト分離回路１０へそれ
ぞれ供給されている。

前記同期分離回路９で得られた水平同期信号は、バース
ト分離回路１０及び潟き込みスタートパルス発生回路１
１へ供給されている。

バースト分離回路１０は、水平同期信号を基準として、
映像信号からバースト信号を扱き取り、渇き込みクロッ
ク発生回路１２へ供給している。

前記書き込みクロック発生回路１２は、再生バースト信
号に位相同期したバースト信号の周波数のｎ（ｎは自然
数）倍の周波数の書き込みクロツり信号を発生すると共
に、バースト信号から各水平ライン間の速度エラーを検
出して速度エラーメモリ１３へ供給している。

なお、前記磨き込みクロック信号は、メ七り副部回路１
４及び書き込みスタートパルス発生回路１１へ供給され
ると共に、サンプリングパルスとしてＡＤ変換器８へも
供給されて利用されている。

古き込みスタートパルス発生回路１１は、水平同期信号
を基準として、書き込みクロック信号に同期した水平周
期の書き込みスタートパルスを発生させ、メモリ制御回
路１４へ供給している。

なお、害き込みスタートパルスは、記録媒体上でのドロ
ップアウトやノイズにより水平同期信号が検出されない
場合にも、補間して出力される。

時間軸変動を有する映像信号（よ、前記ＡＤ変換器８で
時間軸変動に対応した書き込みクロック信号で、前記映
像信号の時間軸変動に対応したタイミングでサンプリン
グされてディジタル信号に変換され、メモリ１５へ供給
されて時間軸変動が減少した状態で書き込まれる。

前記メモリ制御回路１４は、メモリ１５への古き込み開
始アドレスを決定する書き込みスタートパルスと、書き
込みアドレスをインクリメントする出き込みクロック信
号により、メモリ１５への書き込みを行なう。

一方、基準信号入力端子１６より入力する基準信号は、
！ｌｔｌ！同期信号発生回路１７へ供給されている。

前記基準同期信号発生回路１７は、基準バースト信号を
読み出しクロック発生回路１８へ、基準水平同期信号Ｈ
Ｄを読み出しスタートパルス発生回路１つへ供給してい
る。

前記読み出しクロック発生回路１８は、基準バス１−信
号に位相同期したバースト信号の周波数のｎ倍の周波数
の信号を、前記速度エラーメモリ１３の出力信号で位相
変調した読み出しクロック信号を発生している。

なお、前記読み出しクロック信号は、メモリ制御回路１
４及び読み出しスタートパルス発生回路１９へ供給され
ると共に、サンプリングパルスとしてＤΔ変換各２０へ
ら供給されて利用されている。

読み出しスタートパルス発生回路１９は、基準水平同期
信号及び読み出しクロック信号を基準として、読み出し
スタートパルスを発生させ、メモリ制御回路１４へ供給
している。

前記メモリ制御回路１４は、メモリ１５からの読み出し
開始アドレスを決定する読み出しスタートパルスと、読
み出しアドレスをインクリメントする読み出しクロック
信号により、メモリ１５からの読み出しを行なう。

前記メモリ制御回路１４からの制御信号により、メモリ
１５から読み出された時間軸変動の減少したディジタル
映像信号は、ＯＡ変換ム２０へ供給され、読み出しクロ
ック信号によりＤＡ変換され、時間軸変動の減少したア
ナログ映像信号となり、映像信号出力端子４より出力さ
れる。

（発明が解決しようとする課題） しかし、前記第４図に示す従来の映像信号処理回路にお
いては、映像信号をアナログ信号のままで、フィールド
セット回路２における遅延回路５や切り換え回路６を通
すので、ＳＮ比が劣化してしまうという問題点があった
。

又、フィールドセット回路２と時間軸補正回路３を縦続
接続しているので、回路構成が複雑であるという問題点
もあった。

本発明は以上の点に着目してなされたもので、ディジタ
ル信号の状態でフィールドセット動作を行なうので、Ｓ
Ｎ比の劣化が無く、しかも回路構成が簡単な映像信号処
理回路を提供することを目的とするものである。

（課題を解決するための手段） 以上の目的を達成するためのに、映像入力信号を書き込
みクロック信号によりディジタル信号に変換するＡＤ変
換器と、前記ＡＤ変換器の出力信号を記憶するメモリと
、前記メモリの記憶情報を前記映像信号の時間軸変動に
対応したタイミングで書き込み、そして読み出すメモリ
制御回路と、前記メモリの出力信号をＨ／２だけ遅延さ
せる遅延回路と、前記メモリの出力信号と前記遅延回路
の出力信号を１フレーム毎に切り換えて出力する切り換
え回路と、前記切り換え回路の出力信号を読み出しクロ
ック信号によりアナログ信号に変換するＯＡ変換器とを
有して構成したことを特徴とする映像信号処理回路を提
供するものである。

（実施例） 第１図は本発明の映像信号処理回路の実施例を示すブロ
ック図、第２図、第３図は第１図の動作を説明するため
の波形図である。第４図と同一部分は同一符号を付して
示す。

第４図に示す従来例との相違は、主に、メモリ１５の出
力信号であるディジタル映像信号を遅延回路５及び切り
換え回路６でフィールドセットするようにしたものであ
り、以下第４図と同一部分の説明は省略し、相違する部
分の構成及び動作を説明する。

第１図において、映像信号入力端子１より入来する第２
図（Ａ）に示す波形の時間軸変動を有する映像信号は、
前記ＡＤ変換器８で時間軸変動に対応した書き込みクロ
ック信号で、前記映像信号の時間軸変動に対応したタイ
ミングでサンプリングされてディジタル信号に変換され
、メモリ１５へ供給されて時間軸変動が減少した状態で
書き込まれる。

なお、同期分離回路９より出力される水平同期信号は、
第２図（Ｂ）に示す波形の様に、その周期にＨ／２の不
連続点を有している。

書き込みスタートパルス発生回路１１は、バースト分離
回路１０で分離された再生バースト信号と所定の時間関
係を有する第２図（Ｃ）に示す波形の書き込みスタート
パルスを発生させ、メモリ制御回路１４へ供給している
。

ここで、記録媒体上でのドロップアウトや再生水平同期
信号の不連続点で１日を越え再生同期信号が検出不能で
再生バースト信号の分離、抽出が出来ない場合にも、直
前の書き込みスタートパルスから１日経過後に書き込み
スタートパルスを付加して、書き込みスタートパルスが
欠除しないように動作している。

前記メモリ制御回路１４は、メモリ１５への書き込み１
１１始アドレスを決定する書き込みスタートパルスと、
書き込みアドレスをインクリメントする書キ込みクロッ
ク信号により、メモリ１５への古き込みを行なう。

一方、制御端子７より入力するフィールド毎に反転する
制！１１仁号及び、基準信号入力端子１６より入力する
基準信号は、Ｖ準同期信号発生回路２１へ供給されてい
る。

基準同期信号発生回路２１は、基準信号に樋づき第２図
（Ｂ）に示す波形の再生同期信号の位置と所定の遅延時
間関係にあり、同期信号の間隔が１日を越える部分は、
前の同期信号との間隔が１１」になるように補正した、
第２図（Ｄ）に示す波形の遅延基準水平同期信号ＣＨＤ
を発生し、読み出しスタートパルス発生回路１９へ供給
している。

又、前記基準同期信号発生回路２１は、Ｍ準バースト信
号を読み出しクロック発生回路１８へ供給すると共に、
第２図（Ｆ）に示す波形の制御信号を所定時間遅延させ
た、第２図（Ｇ）に示す波形のフィールド毎に反転する
遅延制御ａ！信号ＤＦＳを切り換え回路６へ供給してい
る。

前記読み出しクロック発生回路１８は、基準バースト信
号に位相同期したバースト信号の周波数のｎ倍の周波数
の信号を、前記速度エラーメモリ１３の出力信号で位相
変調した読み出しクロック信号を発生している。

なお、前記読み出しクロック信号は、メモリ制御回路１
４及び読み出しスタートパルス発生回路１９へ供給され
ると共に、サンプリングパルスとしてＯＡ変換器２０へ
も供給されて利用されている。

読み出しスタートパルス発生回路１９は、第２図（Ｄ）
に示す波形の遅延基準水平同期信号ＤＨＤと所定の時間
関係にある第２図（Ｅ）に示す波形の読み出しスタート
パルスを発生させ、メモリー制御回路１４へ供給してい
る。

前記メモリ制御回路１４は、メモリ１５からの読み出し
開始アドレスを決定する読み出しスタートパルスと、読
み出しアドレスをインクリメントする読み出しクロック
信号により、メモリ１５からの読み出しを行なう。

前記メモリ制御回路１４からの制御信号により、メモリ
１５から読み出された時間軸変動の減少したディジタル
映像信号は、遅延器５へ供給されると共に、切り換え回
路６の端子６ａにも供給されている。

前記遅延器５は、ディジタル情報を１」／２のｄ延時間
だけ遅延させるものであり、シフトレジスタやａ延線用
メモリ等で構成されている。

前記遅延器５の出力信号は、切り換え回路６の端子６ｂ
へ供給されている。

一方、フィールド毎に反転する第２図（Ｇ）に示す波形
の遅延制御信号ＤＦＳが、基準同期信号発生回路２１よ
り前記切り換え回路６へ供給され、フィールド毎に反転
する切り換え動作の制御に利用されていている。

その結果、前記切り換え回路６は、端子６ａに供給され
ている非遅延信号と、端子６ｂに供給されているＨ／２
遅延信号（遅延器５の出力信号）とを、フィールド毎に
切り換えて端子６Ｃへ出力している。

よって、前記切り換え回路６の出力信号は、奇数あるい
は偶数のいずれかのフィールドを、常にＨ／２遅延され
ており、所謂フィールドセット動作が行なわれたことに
なる。

前記切り換え回路６の出力信号は、ＤＡ変換器２０へ供
給され、読み出しクロック信号によりＤＡ変換され、フ
ィールドセットと時間軸変動を減少された第２図（Ｈ）
に示す波形のアナログ映像信号となり、映像信号出力端
子４より出力される。

なお、第３図は、もう一方のフィールドの繋ぎ００点で
の波形を示しており、第２図とほぼ同様なので説明は省
略する。

第１図に示す本発明の映像信号処理回路は、前記説明の
如く動作して、メモリ１５の出力信号であるディジタル
映像信号をフィールドセットするので、ＳＮ比の劣化も
無く、しかも比較的簡単な回路構成で従来例における問
題点が解決できる。

（発明の効果） 本発明の映像信号処理回路は以上のような構成からなる
ものであり、ディジタル信号の状態でフィールドセット
動作を行なうので、ＳＮ比の劣化が無く、しかも回路構
成が簡単である等実用１優れた効果がある。

【図面の簡単な説明】

第１図は本発明の映像信号処理回路の実施例を示すブロ
ック図、第２図、第３図は第１図の動作を説明するため
の波形図、第４図は従来の映像信号処理回路を示すブロ
ック図、第５図、第６図は第４図におけるフィールドセ
ラ１〜動作を説明づ“るための波形図である。 １・・・映像信号入力端子、２・・・フィールドセット
回路、３・・・時間軸補正回路、４・・・映像信号出力
端子、５・・・遅延回路、６・・・切り換え回路、６ａ
〜６Ｃ・・・端子、７・・・制御ｌｌｌ端子、８・・・
ＡＤ変換器、９・・・同期分離回路、１０・・・バース
ト分離回路、１１・・・書き込みスタートパルス発生回
路、１２・・・書き込みクロック発生回路、１３・・・
速度エラーメエリ、１４・・・メモリ制御回路、１５・
・・メモリ、１６・・・基準信号入力端子、１７．２１
・・・基準同期信号発生回路、１８・・・読み出しクロ
ック発生回路、１９・・・読み出しスタートパルス発生
回路、２０・・・ＤＡ変換器。 特許出願人　日本ビクター株式会社 代表者　　塩水　川夫 手続補正書 １．事件の表示 昭和６３年特許願第２３２５５１号 ２、発明の名称 映像信号処理回路 ３、補正をする者 事件との関係　　特許出願人 住所　神奈川県横浜市神奈用区守屋町３丁目１２番地６
、補正の内容 （１）明細書の特許請求の範囲を別紙のとおり補正する
。 （２）明細書第１１頁第１行に記載された「フレーム」
をイールド」と補正する。 「フ 別紙 特許請求の範囲 「映像入力信号を書き込みタロツク信号によりディジタ
ル信号に変換するＡＤ変換器と、前記ＡＤ変換器の出力
信号を記憶するメモリと、前記メモリの記憶情報を前記
映像信号の時間軸変動に対応したタイミングで書き込み
、そして読み出すメモリ制御回路と、 前記メモリの出力信号をＨ／２だけ遅延させる遅延回路
と、 前記メモリの出力信号と前記遅延回路の出力信号を１フ
イールド毎に切り換えて出力する切り換え回路と、 前記切り換え回路の出力信号を読み出しクロック信号に
よりアナログ信号に変換するＤＡ変換器とを有して構成
したことを特徴とする映像信号処理回路、」

Claims (1)

1. 【特許請求の範囲】 映像入力信号を書き込みクロック信号によりディジタル
   信号に変換するＡＤ変換器と、 前記ＡＤ変換器の出力信号を記憶するメモリと、前記メ
   モリの記憶情報を前記映像信号の時間軸変動に対応した
   タイミングで書き込み、そして読み出すメモリ制御回路
   と、 前記メモリの出力信号をＨ／２だけ遅延させる遅延回路
   と、 前記メモリの出力信号と前記遅延回路の出力信号を１フ
   レーム毎に切り換えて出力する切り換え回路と、 前記切り換え回路の出力信号を読み出しクロック信号に
   よりアナログ信号に変換するＤＡ変換器とを有して構成
   したことを特徴とする映像信号処理回路。