JPH07170493A - データストリーム同期回路装置 - Google Patents

データストリーム同期回路装置

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JPH07170493A
JPH07170493A JP6172629A JP17262994A JPH07170493A JP H07170493 A JPH07170493 A JP H07170493A JP 6172629 A JP6172629 A JP 6172629A JP 17262994 A JP17262994 A JP 17262994A JP H07170493 A JPH07170493 A JP H07170493A
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JP
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signal
data stream
sampling rate
input
circuit
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Application number
JP6172629A
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Inventor
Achim Ibenthal
イベンタール アキム
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Koninklijke Philips NV
Original Assignee
Philips Electronics NV
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Publication date
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04N7/00—Television systems
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    • H04N7/0105—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level using a storage device with different write and read speed
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/24—Systems for the transmission of television signals using pulse code modulation
    • H04N7/52—Systems for transmission of a pulse code modulated video signal with one or more other pulse code modulated signals, e.g. an audio signal or a synchronizing signal
    • H04N7/54—Systems for transmission of a pulse code modulated video signal with one or more other pulse code modulated signals, e.g. an audio signal or a synchronizing signal the signals being synchronous
    • H04N7/56—Synchronising systems therefor

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  • Power Engineering (AREA)
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Abstract

(57)【要約】 【目的】 サンプリング速度変換の際に簡単に同期が可
能な多様性のあるデータストリーム同期回路装置を提供
する。 【構成】 リングメモリ１の入力２に情報信号成分DM
が、入力３に第１同期信号SMが印加され、入力８にアド
レスカウンタ５の出力９が、入力12に第１サンプリング
クロック信号CLKMの周期をカウントするカウンタ17の出
力19の値PHI からサンプルアンドホールド回路21及び割
り付け回路28を介して得た差アドレス信号DEL と前記出
力９とを結合する回路13の出力が入力され、リングメモ
リ１の出力10からは調整可能な周期だけ遅延された情報
信号DLが、出力11からは同期信号SLが同じ遅延をもって
出力される。これらの信号DL,SL は第２のサンプルアン
ドホールド回路30に入力され、カウンタ17の出力19を復
号する回路23の出力CLKNにより所望の信号DN,SN が得ら
れる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高サンプリング速度か
ら低サンプリング速度に変換され、かつ高サンプリング
速度データストリームに含まれた第１同期信号を持つ信
号の一連のサンプルとして表されたデータストリームの
連続低サンプリング速度サンプルの同期回路装置に関連
するものであり、それは高サンプリング速度を有する第
１サンプリングクロック信号の周期をカウントする書き
込みアドレスカウンタからの高サンプリング速度データ
ストリームのサンプルを書き込むための書き込みアドレ
ス信号と、読み取りアドレス信号を書き込みアドレス信
号と差アドレス信号との加法結合から発生できる結合回
路からの同等に高いサンプリング速度データストリーム
のサンプルを読み取るための読み取りアドレス信号とを
受信できる同方向アドレスシーケンスで繰り返して書き
込みかつ読み取り可能なメモリ、および差アドレス信号
を形成する配置を具備している。
【０００２】
【従来の技術】第１サンプリング周波数の一連のサンプ
ルとして現れるディジタルテレビジョン信号を第２サン
プリング周波数の一連のサンプルに変換できる回路装置
は欧州特許第EP-PS 0 080 712 号明細書から知られてい
る。この文献は入力信号のサンプルの補間処理により出
力信号のサンプルを得る方法を提案している。この文献
は所定の同期信号による出力信号のサンプルの同期につ
いては何らの示唆を与えていない。
【０００３】特に時間離散テレビジョン信号、すなわち
所定のサンプリング速度を有する一連のシーケンスとし
て表され、かつデータストリームを構成する信号を他の
サンプリング速度に変換する場合にサンプルの同期が必
要である。そのような同期は前記のようなテレビジョン
信号以外の信号にとっても重要である。特に重要な用途
は高サンプリング速度から低サンプリング速度への変換
である。例えば、水平的に連結されたテレビジョン系に
おいて、各ラインでの画像の開始の基準は、サンプリン
グ速度とは独立に所定の位置にあることが明確にされな
ければならない。
【０００４】水平同期信号とは独立に、サンプリングク
ロック、特に低サンプリング速度を有するクロックのア
ナログあるいはディジタル位相制御により所定の位置で
各ラインの画像の開始を整合することは実行可能であ
る。しかし、これは非常に手が込んでおり、多くの場合
に考察の対象とはならない。
【０００５】ビデオレコーダのビデオ記録の再生および
表示スクリーン上のこのビデオ記録の表示におけるタイ
ムベースエラーのディジタルなライン周波数粗補正用の
回路装置は、ベー・モルゲンステルン（B. Morgenster
n）の研究論文、「磁気ビデオ信号記録技術（Technik d
er magnetischen Videosignalaufzeichnung）」、トイ
ブナー出版（Teubner Verlag）、1985年、セクション
5.5.4.4、頁111 −113 から既知である。この装置はお
のおの３画素のデータから構成される連続データ語が書
き込まれるランダムアクセスメモリを具備している。こ
のメモリは、アドレスシーケンスを増やしつつ画素の値
がテープから繰り返して書き込まれるようになってい
る。時間エラー補正はタイムベースエラーがアドレス差
に変換されることで達成されている。
【０００６】１つの画素がメモリに書き込まれた後、他
の画素が直ちに読み取られ、そのアドレスがその画素か
ら得られ、そのアドレスは直ちにメモリに書き込まれ、
それはアドレス差に変更され、アドレス差あるいは差ア
ドレスは時間エラー検出器により決定される。書き込み
アドレスシーケンスは、３番目のサンプリング周波数に
より繰り返してクロックされる書き込みアドレスカウン
タにより発生される。テープからの水平同期信号と水平
同期基準を受信する時間エラー検出器は、書き込みアド
レスカウンタのクロック周波数の周期の数として時間エ
ラーを決定し、かつそれは書き込みの間に減算器段で処
理されてアドレス差に変換される。
【０００７】
【発明が解決しようとする課題】この回路装置の記述は
サンプリング速度変換における同期についての何らの示
唆を与えない。本発明の目的はデータストリームを同期
するような回路装置を与えることであり、それは多方面
に使用され、かつサンプリング速度変換において簡単な
同期の可能性を与える。
【０００８】
【課題を解決するための手段】本発明によると、この目
的は、第１サンプリングクロック信号の周期をカウント
するモジューロカウンタ、第１同期信号の生起に基づい
てモジューロカウンタのカウントを記憶する第１サンプ
ルアンドホールド回路、および第１サンプルアンドホー
ルド回路に記憶されたカウントを受信しかつこれらの各
カウントにおいて差アドレス信号の値を供給できる割り
付け回路を具えた差アドレス信号を形成する配置であっ
て、該差アドレス信号値において書き込みアドレスカウ
ンタはモジューロカウンタより大きいモジュラスを有
し、かつモジューロカウンタのモジュラスは高サンプリ
ング速度と低サンプリング速度との間の整数比に対応す
るように構成された差アドレス信号を形成する配置、モ
ジューロカウンタが基本状態を取る場合には何時でも低
サンプリング速度を有する第２サンプリングクロック信
号を供給するように構成された復号回路、および第２サ
ンプリングクロック信号の生起時点で読み取り信号入力
における読み取りアドレス信号によりメモリから読み取
られるサンプルを記憶し、かつこのように記憶したサン
プルを低サンプリング速度に変換されたデータストリー
ムとして供給するように構成された第２サンプルアンド
ホールド回路を具備することにより達成される。
【０００９】本発明は複雑な位相制御なしに低サンプリ
ング速度でサンプリングクロックの同期を可能にする。
それは、データストリームに不連続性を生起することな
しに低サンプリング速度データストリームが基準信号と
の固定された位相関係を回復するために、高サンプリン
グ速度データストリームの時間離散データのサブサンプ
リングに使用するのに特に適している。データストリー
ムが反復フィルタリング動作の対象になる場合には、こ
れは特に有利である。第２同期信号によりモジューロカ
ウンタを同期することは基本的に可能であり、すなわち
カウンタはこの第２同期信号により基本状態にリセット
可能である。しかし、このことはデータストリームの上
述の不連続性となり、この不連続性は反復的にフィルタ
された場合にはエラーとなる。
【００１０】特に、信号プロセッサが反復フィルタリン
グ動作の実行に使用される場合は、これらのエラーはプ
ログラム進行中に不連続性として顕在化し、その結果、
いずれの反復成分も同期に基づいてリセットされず、あ
るいは誤った反復成分が後続の信号処理動作で使用さ
れ、エラーの影響を持つことになる。後続の信号処理動
作における誤った信号成分のそのような反復遅延を回避
するためには、内部パイプライン構造をリセットするよ
うに非常に複雑な信号処理プログラムが遂行される必要
があり、それはさらに時間を消費する信号処理動作を必
要とする。本発明による回路装置が使用されると、その
ようなモジューロカウンタをリセットすることは不要で
あり、従って上記のエラーは反復フィルタリング動作で
生起しない。本発明による回路装置は、信号処理の反復
計算手順が遂行される信号処理系で有利に使用できる。
【００１１】データストリーム内のサンプルが情報信号
成分と第１同期信号に対応する同期信号成分を含むこと
は有利である。このことは、例えば制御の目的で利用で
きる低サンプリング速度データストリームと共に同期情
報を簡単に伝送することが可能になる。
【００１２】本発明による回路装置は、時間離散テレビ
ジョン信号に適用できる利点があり、そうするとデータ
ストリームはテレビジョン信号のサンプル列として表さ
れる。本発明の特別な目的は、入来テレビジョン信号の
サンプリング速度を変換することであり、さらに、その
水平位相位置を第２テレビジョン信号に適合させること
である。事実、入来テレビジョン信号（サブチャネル）
と第２テレビジョン信号（主チャネル）が多少でも水平
周波数差を有すると、ライン対ラインの位相シフトが生
起するが、それは本発明により補償される。本発明によ
る回路装置は高サンプリング速度データストリームの低
サンプリング速度サブサンプリングに使用できる利点が
ある。この使用は引く続くサブサンプリング動作が実行
される「オーバーサンプリング」法に対して特に推奨で
きる。
【００１３】本発明による回路装置は例えば「ピクチャ
インピクチャ」機能に使用されるような画像形式変換用
の装置に好適に使用できる。この機能においては、サブ
チャネルから主チャネルの画像に小さい画像が「挿入」
され、従ってシステムクロックもまた挿入画像の表示の
ために主チャネルから導出される。サブサンプリングの
後の垂直画像を適合させる目的で、縮小係数はサブチャ
ネルにバッファされる。挿入画像の縁の分裂を回避する
ために、サブチャネルからサブサンプルされた画像のラ
インの開始は、サブチャネルの水平同期信号と固定され
た位相関係にある必要がある。このことは本発明により
簡単に実現できる。次に、本発明を図面を用いて詳細に
説明する。
【００１４】
【実施例】本発明によるデータストリームを同期する回
路装置の実施例を図１に示す。これはリングメモリ１を
含み、該リングメモリは同方向アドレスシーケンスで繰
り返して書き込みおよび読み取りが可能である。データ
ストリームの情報信号成分ＤＭの連続した高サンプリン
グ速度サンプルは、リングメモリ１の第１データ入力２
に印加される。情報信号成分ＤＭは例えばテレビジョン
信号を表している。さらにデータストリームは同期信号
成分として第１同期信号ＳＭを有し、この第１同期信号
ＳＭは第２データ入力３を介して端子４からリングメモ
リ１に印加される。データストリームからの情報信号成
分ＤＭと第１同期信号ＳＭの時間割り付けサンプルはリ
ングメモリ１の共通データ語として記憶されることが好
ましい。
【００１５】図１の回路装置はさらに書き込みアドレス
カウンタ５を具え、それはデータストリームの高サンプ
リング速度と低サンプリング速度との間の整数比より大
きい書き込みアドレスカウンタ５のモジュラスＳでモジ
ューロＳをカウントする。それについては後で説明す
る。書き込みアドレスカウンタ５のクロック入力６は端
子７を介して第１サンプリングクロック信号ＣＬＫＭを
受信する。その周波数は、高サンプリング速度サンプル
を得るための信号がサンプルされる速度であるデータス
トリームの高サンプリング速度に対応する。リングメモ
リ１はデータストリームの少なくともＳ個のデータ語を
記憶するよう構成されている。データ入力２および３に
印加されたサンプルを書き込む個々のメモリ位置は、リ
ングメモリ１の書き込みアドレス信号入力８に印加され
る書き込みアドレス信号を介して選択される。書き込み
アドレス信号は書き込みアドレスカウンタ５により発生
され、かつその出力９から供給される。
【００１６】リングメモリ１に記憶されるサンプルは所
定の遅延をもってこのメモリから読み取ることができ
る。この目的で、第１データ出力10が使用され、そこで
はデータストリームの情報信号成分ＤＬが、第１データ
入力２におけると同様な第１サンプリングクロック信号
ＣＬＫＭの高サンプリング速度を持っているが、しか
し、第１サンプリングクロック信号ＣＬＫＭより調整可
能な数の周期だけ遅延して供給される。同じ遅延をもっ
て、第１同期信号ＳＭに対応する同期信号ＳＬが第２デ
ータ出力11に供給される。第１および第２データ出力1
0，11を介してデータストリームのサンプルを読み取る
ために、リングメモリ１の読み取りアドレス信号入力12
が対応する読み取りアドレス信号を受信する。
【００１７】サンプルの書き込み時点と読み取り時点の
間の遅延を調整するために、図１の回路装置は例えば減
算器の形をした結合回路13をさらに含んでいる。書き込
みアドレスカウンタ５の出力９からの書き込み信号がこ
の減算器の第１入力14に印加され、差アドレス信号が第
２入力15に印加される。書き込みアドレス信号と差アド
レス信号は結合回路13で加法的に結合される。この加法
結合は、概念的には、符号を含めて上記の信号の減算を
含んでいる。
【００１８】書き込みおよび読み取り動作を実現するた
めに、第１サンプリングクロック信号ＣＬＫＭは端子７
からリングメモリ１のクロック信号入力16に印加され
る。第１サンプリングクロック信号ＣＬＫＭの各周期の
間に書き込み動作と読み取り動作の双方が存在する。
【００１９】結合回路13の第２入力15に印加される差ア
ドレス信号を形成するために、図１の回路装置の実施例
は、さらにモジューロカウンタ17を含んでいる。このモ
ジューロカウンタ17は、データストリームの高サンプリ
ング速度と低サンプリング速度との間の整数比に対応す
るモジュラスＰを有している。このモジュラスＰは書き
込みアドレスカウンタ５のモジュラスＳより小さいの
で、従って、調整すべき最大遅延に対して、データスト
リームの十分なサンプルがリングメモリ１に記憶される
ことを確実にしている。モジューロカウンタ17は第１サ
ンプリングクロック信号ＣＬＫＭのクロック入力18を有
している。モジューロカウンタ17のカウントは出力19に
供給され、かつ第１同期信号ＳＭが生起するときにモジ
ューロカウンタ17のカウントを記憶するために第１サン
プルアンドホールド回路21のカウント入力20とに印加さ
れ、かつ、モジューロカウンタ17の基本状態を検出する
復号回路23のカウント入力22に印加される。この基本状
態において、復号回路23は出力24から高論理レベルを有
する信号を供給し、一方、時間間隔の間は低論理レベル
を有する信号が存在する。結局、低サンプリング速度を
有する第２サンプリングクロック信号ＣＬＫＮが出力24
から供給される。復号回路23と共に、モジューロカウン
タ17は、低サンプリング速度データストリームの位相の
基準として役立ち、一方、モジュラスＰは高サンプリン
グ速度と低サンプリング速度の間のサブサンプリング係
数を構成する。
【００２０】例えば情報信号成分ＤＭのサンプルに一致
し、情報信号成分ＤＭがテレビジョン信号を表す場合に
テレビジョンラインの開始を表している第１同期信号Ｓ
Ｍ中の同期パルスが、モジューロカウンタのカウント入
力20を介して印加されたカウントの現在値を第１サンプ
ルアンドホールド回路21に格納する。この目的で、第１
同期信号ＳＭが第１サンプルアンドホールド回路21のサ
ンプリング信号入力25を介して端子４から供給される。
第１同期信号ＳＭの次のパルスが生起する時点まで、第
１サンプルアンドホールド回路21は出力26から記憶した
カウントを供給する。このカウントはこの出力から割り
付け回路28の入力27に印加され、割り付け回路28はその
出力29からモジューロカウンタ17の可能な各カウントに
おける差アドレス信号の所定の値を供給し、かつＤＥＬ
により示されたこの差アドレス信号を結合回路13の第２
入力15に印加する。
【００２１】図２は例として値Ｐ＝４の場合の割り付け
回路28の動作を説明する表を示している。それはカウン
ト入力20におけるモジューロカウンタ17のＰＨＩにより
示されたカウントと差アドレス信号ＤＥＬの値との間の
表形式の割り付けを与えている。図２のこの表関係は関
係式、 ＤＥＬ＝Ｐ−ＰＨＩ＋Ｋ によっても表すことができる。ここでＫは整数定数であ
り、この場合は０に選ばれている。
【００２２】図１に示された回路装置の実施例は、第２
サンプルアンドホールド回路30を含み、その第１データ
入力31は、第１データ出力10からのデータストリームの
情報信号成分ＤＬを受信し、第２データ入力32は、リン
グメモリ１の第２データ出力11から同期信号ＳＬを受信
する。第２サンプルアンドホールド回路30のサンプリン
グ信号入力33に印加される第２サンプリングクロック信
号ＣＬＫＮに１つのパルスが生起すると、これらの信号
が記憶され、第２サンプリングクロック信号ＣＬＫＮに
次のパルスが生起するまでの間、データ出力34における
低サンプリング速度データストリームの情報信号成分Ｄ
Ｎに対して、そしてデータ出力35における対応する低サ
ンプリング速度同期信号ＳＮに対してこれらの信号が供
給される。
【００２３】図３は表および線図の混合形式で図１の回
路装置の動作の第１モードを実例として示している。図
３の表の上側の２つの線図ａ，ｂにおいて、高サンプリ
ング速度と低サンプリング速度に対するサンプリングク
ロック信号ＣＬＫＭとＣＬＫＮそれぞれが時間ｔについ
て示されている。第１サンプリングクロック信号ＣＬＫ
Ｍは第２サンプリングクロック信号ＣＬＫＮの４倍の周
波数を有し、従って、モジューロカウンタ17のモジュラ
スＰは値４に設定されている。図３の表部分ｃの第１行
において、モジューロカウンタ17のカウントＰＨＩの対
応する値は第１サンプリングクロック信号ＣＬＫＭの個
々の周期に値０，１，２，３を繰り返しているものとし
ている。図３はリングメモリ１のデータ入力２および３
それぞれのデータストリームＤＭおよびＳＭがカウント
ＰＨＩと同相である場合、すなわち第２サンプリングク
ロック信号ＣＬＫＮと同相である場合を示している。第
１同期信号ＳＭの同期パルスは対応する表部分で強調さ
れている。
【００２４】それ故、１から番号が付けられているデー
タストリームの情報信号成分ＤＭのサンプルが開始し、
かつモジューロカウンタ17のカウントＰＨＩが零である
時間間隔の第１同期信号ＳＭのパルスと時間的に一致す
る。従って、第１サンプルアンドホールド回路21のカウ
ントＰＨＩに値０が記憶され、割り付け回路28に印加さ
れる。この回路の出力29は、差アドレス信号ＤＥＬの値
４を結合回路13に供給し、第１サンプリングクロック信
号ＣＬＫＭの４周期の遅延がリングメモリ１により実行
される。それ故、情報信号成分ＤＬならびに同期信号Ｓ
Ｌのサンプルの系列の開始は第２サンプリングクロック
信号ＣＬＫＮに正確に１周期遅れ、それは図３の表の第
４行および第５行に示されている。第２サンプリングク
ロック信号ＣＬＫＮで同時に生起するパルスのために、
これらの値（情報信号成分ＤＬならびに同期信号ＳＬの
同期パルスの第１サンプル）は第２サンプルアンドホー
ルド回路30に記憶され、それにより、図３の表の最後の
２つの行で分かるように、それらは低サンプリング速度
データストリームＤＮ，ＳＮとして供給される。
【００２５】図４は同じシーケンスと配列の同じ信号を
再び示す図１の回路装置の動作モードの別の一例を示し
ている。しかし、図４による動作モードにおいて、リン
グメモリ１のデータ入力２，３におけるデータストリー
ムＤＭ，ＳＭはモジューロカウンタ17のカウントＰＨＩ
とは同相ではなく、それ故、第２サンプリングクロック
信号ＣＬＫＮとも同相ではないが、しかしカウントＰＨ
Ｉが値１を取るときに第１同期信号ＳＭならびに情報信
号成分ＤＭの第１サンプルでパルスが生起する。従っ
て、割り付け回路28は差アドレス信号ＤＥＬに対して値
３を固定し、かつリングメモリ１においてサンプルは第
１サンプリングクロック信号ＣＬＫＮの３周期だけ遅延
される。図４は、リングメモリ１のデータ出力10，11に
おけるデータストリームＤＬ，ＳＬが第２サンプリング
クロック信号ＣＬＫＮのパルスと再び同相であることを
示している。それ故、第２サンプリングクロック信号Ｃ
ＬＫＮのパルスと同様に同相である図３による動作モー
ドと同じシーケンスのサンプルが、データ出力34，35で
低サンプリング速度データストリームＤＮ，ＳＮに対し
て生成される。このように図１による回路装置はモジュ
ーロカウンタの非同期的なリセット無しに位相整合の可
能性を与え、従ってデータストリームのサンプルに対す
る反復計算実行を乱す危険性、すなわち例えば垂直制御
もしくはフィルタリング動作に影響する危険性が除外さ
れる。このように、第１サンプリングクロック信号ＣＬ
ＫＭと同相のサブサンプリングが第２サンプリングクロ
ック信号ＣＬＫＮの位相変化が要求されることなく確実
に行われる。これまで記載された実施例において、この
ことは情報信号成分と同時の同期信号の遅延から特に明
白である。
【図面の簡単な説明】
【図１】図１は、本発明による回路装置のブロック線図
である。
【図２】図２は、図１の装置の割り付け回路の動作を説
明する表を示す図である。
【図３】図３は、図１の回路装置の第１モードの動作の
信号線図である。
【図４】図４は、図１の回路装置の第２モードの動作の
信号線図である。
【符号の説明】
１ リングメモリ ２ 第１データ入力 ３ 第２データ入力 ４ 端子 ５ 書き込みアドレスカウンタ ６ クロック入力 ７ 端子 ８ 書き込みアドレス信号入力 ９ 出力 10 第１データ出力 11 第２データ出力 12 読み取り信号入力 13 結合回路 14 第１入力 15 第２入力 16 クロック信号入力 17 モジューロカウンタ 18 クロック入力 19 出力 20 カウント入力 21 第１サンプルアンドホールド回路 22 カウント入力 23 復号回路 24 出力 25 サンプリング信号入力 26 出力 27 入力 28 割り付け回路 29 出力 30 第２サンプルアンドホールド回路 31 第１データ入力 32 第２データ入力 33 サンプリング信号入力 34 データ出力 35 データ出力 ＣＬＫＭ 第１サンプリングクロック信号 ＣＬＫＮ 第２サンプリングクロック信号 ＤＥＬ 差アドレス信号 ＤＬ 情報信号成分 ＤＭ 情報信号成分 ＤＮ 低サンプリング速度情報信号成分 ＰＨＩ カウント ＳＬ 同期信号 ＳＭ 第１同期信号 ＳＮ 低サンプリング速度同期信号

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 高サンプリング速度（ＣＬＫＭ）から低
    サンプリング速度（ＣＬＫＮ）に変換され、かつ高サン
    プリング速度（ＣＬＫＭ）データストリームに含まれた
    第１同期信号（ＳＭ）を持つ信号の一連のサンプルとし
    て表されたデータストリームの連続低サンプリング速度
    （ＣＬＫＮ）サンプルの同期回路装置であって、 高サンプリング速度を有する第１サンプリングクロック
    信号（ＣＬＫＭ）の周期をカウントする書き込みアドレ
    スカウンタ（５）からの高サンプリング速度（ＣＬＫ
    Ｍ）データストリームのサンプルを入力（８）において
    書き込むための書き込みアドレス信号と、入力（12）に
    おける読み取りアドレス信号が入力（８）における書き
    込みアドレス信号と差アドレス信号（ＤＥＬ）との加法
    結合から発生できる結合回路（13）からの同等に高いサ
    ンプリング速度（ＣＬＫＭ）データストリームのサンプ
    ルを入力（12）において読み取るための読み取りアドレ
    ス信号とを受信できる同方向アドレスシーケンスで繰り
    返して書き込みかつ読み取り可能なメモリ（１）、およ
    び差アドレス信号（ＤＥＬ）を形成する配置（17, 21,
    28）を具備するデータストリーム同期回路装置におい
    て、 第１サンプリングクロック信号（ＣＬＫＭ）の周期をカ
    ウントするモジューロカウンタ（17）、第１同期信号
    （ＳＭ）の生起に基づいてモジューロカウンタ（17）の
    カウント（ＰＨＩ）を記憶する第１サンプルアンドホー
    ルド回路（21）、および第１サンプルアンドホールド回
    路（21）に記憶されたカウント（ＰＨＩ）を受信しかつ
    これらの各カウント（ＰＨＩ）における差アドレス信号
    （ＤＥＬ）の値を供給できる割り付け回路（28）を具え
    た差アドレス信号を形成する配置であって、該アドレス
    信号値において書き込みアドレスカウンタ（５）はモジ
    ューロカウンタ（17）より大きいモジュラス（Ｓ）を有
    し、かつモジューロカウンタ（17）のモジュラス（Ｐ）
    は高サンプリング速度（ＣＬＫＭ）と低サンプリング速
    度（ＣＬＫＮ）との間の整数比に対応するように構成さ
    れた差アドレス信号を形成する配置（17, 21, 28）、 モジューロカウンタ（17）が基本状態（ＰＨＩ＝０）を
    取る場合には何時でも低サンプリング速度を有する第２
    サンプリングクロック信号（ＣＬＫＮ）を供給するよう
    に構成された復号回路（23）、および第２サンプリング
    クロック信号（ＣＬＫＮ）の生起時点で入力（12）にお
    ける読み取りアドレス信号によりメモリ（１）から読み
    取られるサンプルを記憶し、かつ低サンプリング速度
    （ＣＬＫＮ）に変換されたデータストリーム（ＤＮ，Ｓ
    Ｎ）として記憶されたサンプルを供給するように構成さ
    れた第２サンプルアンドホールド回路（30）を具備する
    ことを特徴とするデータストリーム同期回路装置。
  2. 【請求項２】 データストリーム内のサンプルが情報信
    号成分（ＤＭ，ＤＬ，ＤＮ）と、第１同期信号に関連す
    る同期信号成分（ＳＭ，ＳＬ，ＳＮ）を具備することを
    特徴とする請求項１に記載のデータストリーム同期回路
    装置。
  3. 【請求項３】 データストリームがテレビジョン信号の
    一連のサンプルとして表されることを特徴とする請求項
    １または２に記載のデータストリーム同期回路装置。
  4. 【請求項４】 モジューロカウンタ（17）が第２同期信
    号と同期可能であることを特徴とする請求項１から３の
    いずれか１つに記載のデータストリーム同期回路装置。
  5. 【請求項５】 高サンプリング速度（ＣＬＫＭ）データ
    ストリームの低サンプリング速度（ＣＬＫＮ）サブサン
    プリングを使用することを特徴とする請求項１から４の
    いずれか１つに記載のデータストリーム同期回路装置。
  6. 【請求項６】 画像形式変換装置に使用されることを特
    徴とする請求項１から５のいずれか１つに記載のデータ
    ストリーム同期回路装置。
JP6172629A 1993-07-27 1994-07-25 データストリーム同期回路装置 Pending JPH07170493A (ja)

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