KR20050071664A - 디스플레이 패널을 구동하는 회로 - Google Patents

Abstract

본 발명은, 복수의 행(i)과 열(j)을 구비하는 픽셀(P_ij) 매트릭스를 포함하는 디스플레이 패널(3)을 구동하는 회로(1)에 관한 것으로, 상기 회로(1)는, a) 상기 픽셀(P_ij)의 적어도 일부에 의해 디스플레이될 프레임 내 복수의 행(i)에 대해 픽셀(P_ij)의 광 출력을 결정하는 각 픽셀 값(s_ij)을 포함하는 입력 신호(V₁)를 수신하는 입력과, b) 상기 수신된 픽셀 값(s_ij)을 저장하는 메모리(9)와, c) 행 시간(t_row2(i))의 거의 지속시간 동안 상기 복수의 행(i)의 서브세트를 어드레스지정하기 위해 상기 복수의 각 행(i)에 있는 상기 픽셀 값(s_ij)을 분석하며, 행 타이밍 신호(Hsync₂)를 생성하는 처리 회로(10)와, d) 어드레스지정되는 행(i)의 서브세트 내 픽셀(P_ij)에 출력 픽셀 값을 포함하는 출력 신호(V₂)를 공급하는 비디오 출력을 포함한다. 상기 처리 회로(10)는 그 행 시간(t_row2(i)) 동안 어드레스지정되는 행(i)의 서브세트 동안 상기 픽셀 값(s_ij) 중에서 적어도 하나의 픽셀 값(s_ij)에 따라 각 행 시간(t_row2(i))을 결정하도록 배열된다.

Description

디스플레이 패널을 구동하는 회로{CIRCUIT FOR DRIVING A DISPLAY PANEL}

본 발명은 복수의 행과 열을 구비하는 픽셀 매트릭스를 포함하는 디스플레이 패널을 구동하는 회로에 관한 것이다.

나아가 본 발명은 복수의 행과 열을 구비하는 픽셀 매트릭스를 포함하는 디스플레이 패널을 포함하며, 상기 디스플레이 패널을 구동하는 회로를 더 포함하는, 디스플레이 디바이스에 관한 것이다.

또한 본 발명은 복수의 행과 열을 구비하는 픽셀 매트릭스를 포함하는 디스플레이 패널을 구동하는 방법에 관한 것이다.

상기 회로, 방법, 디스플레이 패널의 실시예는 US 6 121 941에 알려져 있다. 이 알려진 매트릭스 디스플레이는 화상 정보에 대응하는 활성 부분과 비활성 부분을 포함하는 비디오 신호를 디스플레이 한다. 화상 요소의 구동, 그래서 또한 이 화상 요소의 트리거링과 제어는 라인마다 수행된다. 이 매트릭스 디스플레이를 제어하는 신호 처리 회로를 트리거하기 위한 클록 주파수는, 송신기로부터 송신된 비디오 신호나 저장 수단이 화상 정보를 포함하지 않는 시간 기간에 의해 신호 처리 알고리즘을 수행하는 시간 기간을 연장함으로써 저감된다.

이 알려진 회로 디바이스 및 방법에서, 특정 행에 있는 픽셀의 광 출력은, 그 행에 있는 픽셀의 발광 요소에 예를 들어 더 큰 전압을 제공하는 것에 의해 더 많은 구동을 제공하는 것에 의해서만 증가될 수 있으나, 이는, 예를 들어, 발광 다이오드 디스플레이에서 픽셀의 수명을 단축할 수 있다. 그래서 단축된 수명을 방지하기 위해서는 광 출력이 제한된다는 단점이 있다.

도 1은 본 발명에 따른 디스플레이 디바이스의 일부 성분을 예시하는 개략도.

도 2a는 본 발명에 따른 회로의 일 실시예에 공급되는 입력 신호의 신호도.

도 2b는 본 발명에 따른 회로의 일 실시예에서 생성되는 출력 신호의 신호도.

본 발명의 제 1 목적은 이미지를 디스플레이할 때 픽셀로부터 증가된 광 출력을 생성할 수 있는 개시 문단에서 서술된 종류의 회로를 제공하는 것이다.

본 목적은, 복수의 행과 열을 구비하는 픽셀 매트릭스를 포함하는 디스플레이 패널을 구동하는 회로에 있어서,

- 상기 픽셀의 적어도 일부에 의해 디스플레이될 프레임 내 복수의 행에 대해 픽셀의 광 출력을 결정하는 각 픽셀 값을 포함하는 입력 신호를 수신하는 입력과,

- 상기 수신된 픽셀 값을 저장하는 메모리와,

- 행을 어드레스지정하는 시간 기간인 행 시간의 거의 지속시간 동안 상기 복수의 행의 서브세트를 어드레스지정하기 위해 상기 복수의 각 행에 있는 픽셀 값을 분석하고 행 타이밍 신호를 생성하는 처리 회로와,

- 어드레스지정되는 행의 서브세트에 있는 픽셀에 출력 픽셀 값을 포함하는 출력 신호를 공급하는 비디오 출력을 포함하며,

여기서, 상기 처리 회로는 그 행 시간 동안 어드레스 지정되는 행의 서브세트에 대한 픽셀 값 중에서 적어도 하나의 픽셀 값에 따라 각 행 시간을 결정하도록 배열되는, 디스플레이 패널을 구동하는 회로를 제공하는 것에 의해 달성된다.

각 서브세트는, 하나의 행이나 복수의 행이 동시에 어드레스지정되고 그리하여 그 행에 있는 픽셀이 동시에 구동되는 하나의 행이나 복수의 행을 포함한다. 일반적으로, 프레임(frame)이라는 용어는 이미지의 시퀀스의 하나의 이미지를 나타내는데 사용된다. 그러나, 인터레이스되는(비월) 디스플레이 패널에 있어서, 본 발명은, 예를 들어, 홀수 필드나 짝수 필드에 또한 인가될 수도 있으며, 여기서 하나의 이미지는 홀수 필드와 짝수 필드를 연속적으로 디스플레이하는 것에 의해 디스플레이된다. 보다 일반적으로, 프레임이라는 용어는, 하나의 완전한 이미지를 나타내는데 사용되는 반면, 필드(field)라는 용어는 프레임의 일부를 언급한다.

각 서브세트 내 행이나 행들에 대한 행 시간을 그 서브세트에 대한 픽셀 값에 따라 다르게 하는 것에 의해, 이 회로는, 높은 픽셀 값이 디스플레이되어야 하는 경우 더 긴 행 시간이 서브세트에 대해 사용될 수 있게 한다. 이것은, 인식되는 광 출력이 픽셀이 광을 방출하는 시간에 따라 증가하기 때문에, 그 서브세트 내 픽셀에 대해 광 출력을 증가시킬 수 있게 한다.

US 6 057 809는, 음극선관(CRT) 포맷을, 평면 패널, 액정 디스플레이(LCD) 포맷으로 픽셀 값의 스트림을 변환하는 회로를 개시하는 것으로 주목된다. LCD 픽셀의 4개의 프레임이 각 CRT 프레임에 대해 생성된다. 프레임율 사이클링(FRC : frame rate cycling)은 하나의 CRT 프레임으로부터 생성되는 FRC 사이클에서 복수의 프레임에 걸쳐 픽셀을 턴온 및 턴오프하는 것에 의해 이들 복수의 프레임 내에 그레이 스케일(gray scale)을 생성하는데 사용된다. 변조된 라인 펄스 생성기는 라인 펄스 신호에 의해 평면 패널 디스플레이로 연결된다. 이 변조된 라인 펄스 생성기는 평면 패널 디스플레이로 송신되는 픽셀의 수평 라인의 종료시에 라인 펄스를 생성한다. 이 라인 펄스는 수평 라인마다 변화하는 변조된 시간 기간을 가진다. 변조된 패턴은 4개의 값을 포함하는 레지스터에 저장된다. 멀티플렉서는 그 사이클에 걸쳐 차례로 4개의 값 중 다른 값을 선택한다. 임의의 행은, 반복되는 변조 패턴으로 인해, 4개의 LCD 프레임의 매 사이클에 대해 동일한 전체 '온(on)' 시간을 가진다.

이 알려진 회로에서, 하나의 행에 대해 그 행 시간은 그 행 내 적어도 하나의 픽셀 값에 따라 좌우되지 않고 레지스터에 저장된 값에 따라 좌우된다. 나아가, 각 열에 제공되는 부 신호(sub-signal)는 그 열 내 픽셀을 턴온 또는 턴오프한다는 점에서 픽셀의 세기만을 결정한다. CRT 프레임 내 픽셀을 디스플레이하기 위한 최대 세기는, LCD 프레임의 매 사이클마다 최대 전체 '온' 시간이 고정되어 있고 구동 신호가 1 또는 0의 값, 즉 온 또는 오프만을 가질 수 있기 때문에, 그리하여 고정된다. 이 알려진 회로는, 진성 메모리 효과(intrinsic memory effect)가 픽셀 내에 존재한다는 사실에 의존하며, 이로 광이 만들어지고 있을 때 디스플레이 내에는 그 정보가 여전히 존재한다. 발광 다이오드 디스플레이와 전계 방출 디스플레이와 같은 다른 타입의 디스플레이는 그러한 진성 메모리 효과를 가지고 있지 않다.

본 발명의 일 실시예에서, 이 처리 회로는, 프레임 내 행의 모든 서브세트가 상기 프레임 내 복수의 행을 어드레스지정하는 시간 기간인 프레임 시간 내에 어드레스지정되며, 그리고 그 프레임 시간이 다수의 연속하는 프레임에 걸쳐 거의 일정하게 유지되도록 행 시간을 결정하도록 배열된다.

그리하여 이 광 출력은 프레임 율을 변화시키지 않고 증가된다. 이것은, 한번에 하나의 프레임만이 분석되고 그 결과 분석 동안 저장될 필요가 있기 때문에, 그 회로를 간단하게 한다.

유리하게도, 이 회로는, 그 행 시간 동안 어드레스지정되는 행의 서브세트에 대한 픽셀의 값 중에서 최대 값에 따라 각 행 시간의 값을 결정하도록 배열된다.

이 방식으로, 광 출력의 최고 가능한 증가가 달성된다. 프레임을 디스플레이하는데 이용가능한 시간은, 동시에 어드레스지정되는 행의 각 행이나 서브세트에서, 최대 픽셀 값을 갖는 픽셀이 그 행에 대해 전체 행 시간 동안 온이 되도록, 각 행에서 최대 픽셀 값에 따른 행에 걸쳐 분할될 수 있다.

바람직한 실시예에서, 이 회로는, 펄스폭 변조 신호의 형태로 출력 픽셀 값을 상기 비디오 출력을 통해 공급하도록 배열된다. 이 처리 회로는, 클록 기간을 가지는 클록 신호를 생성하는 부 회로(sub-circuit)를 포함할 수 있으며, 이 펄스폭 변조 신호에서 각 펄스 폭은 클록 기간의 수이며, 여기서 이 회로는 최대 픽셀 값의 합으로 그 프레임 시간을 나눈 것에 의해 각 프레임에 대한 클록 기간을 결정하도록 배열된다.

따라서, 입력 신호의 픽셀 값을 부 신호(sub-signal) 각각에 대한 출력 픽셀 값으로 변환하는 것이 회피된다. 이로 인해, 각 행을 연속적으로 어드레스지정하기 위해 각 행 시간에 관한 정보를 포함하는 부 신호를 생성하고 관련된 프레임에 대해 결정된 클록 기간을 가지는 클록 신호를 생성하는 것만으로도 충분하다. 각 픽셀이 온이 되는 클록 기간의 수는 출력 신호에 대해서와 같이 입력 신호에 대해서도 동일하다. 클록 기간 자체는, 픽셀 값이 초기 결정되는데 기초가 된 클록 기간과는 다르다. 행이 어드레스지정되는 클록 기간의 수는 또한 어드레스지정되는 행에 따라 달라지고 변화한다.

본 발명의 제 2 목적은 픽셀의 증가된 광 출력을 갖는 이미지를 디스플레이할 수 있는 개시 문단에서 서술된 종류의 디스플레이 디바이스를 제공하는 것이다.

본 제 2 목적은, 위 디스플레이 디바이스가 복수의 행과 열을 구비하는 픽셀 매트릭스를 포함하는 디스플레이 패널을 포함하며 본 발명에 따른 회로가 존재하는 것에 의해 실현된다.

이 디스플레이 디바이스는 더 높은 광 출력을 가지는 잇점을 제공한다. 나아가, 이것은 픽셀이 온이 되는 시간을 증가시켜서 그리고 구동 전압이나 전류를 증가시키지 않으면서 달성될 수 있다. 디스플레이 패널의 대부분의 타입에서, 이것은 디스플레이 패널의 수명의 증가를 유도한다.

본 발명의 제 3 목적은 이미지를 디스플레이할 때 픽셀로부터 증가된 광 출력을 생성할 수 있는 개시 문단에서 서술된 종류의 방법을 제공하는 것이다.

이 제 3 목적은, 복수의 행과 열을 구비하는 픽셀 매트릭스를 포함하는 디스플레이 패널을 구동하는 방법으로서,

- 상기 픽셀의 적어도 일부에 의해 디스플레이되는 프레임 내 복수의 행에 대해 픽셀의 광 출력을 결정하는 각 픽셀 값을 포함하는 입력 신호를 수신하는 단계와,

- 메모리에서 상기 수신된 픽셀 값을 저장하는 단계와,

- 상기 복수의 각 행에 있는 상기 픽셀 값을 분석하는 단계와,

- 행을 어드레스 지정하는 시간 기간인 행 시간의 거의 지속시간 동안 상기 복수의 행의 서브세트를 어드레스지정하기 위한 행 타이밍 신호를 생성하는 단계와,

- 어드레스지정되는 행의 서브세트에 있는 픽셀에 출력 픽셀 값을 포함하는 출력 신호를 공급하는 단계

를 포함하며,

여기서, 상기 복수의 각 행에 있는 상기 픽셀 값(들)을 분석하는 동안, 각 행 시간은 그 행 시간 동안 어드레스지정되는 행의 서브세트에 대한 상기 픽셀 값 중에서 적어도 하나의 픽셀 값에 따라 결정되는, 디스플레이 패널을 구동하는 방법에 의해 실현된다.

본 발명에 따른 방법은 프레임에서 광 출력을 증가시킬 수 있는 잇점을 구비한다. 높은 픽셀 값이 입력 신호와 함께 수신되는 행은 다른 행보다 더 긴 시간 동안 어드레스지정된다. 그리하여, 동시에 어드레스지정되지 않는 다른 행의 픽셀에서 방출되는 광 출력에 비해, 뷰어가 인식하는 행 내 대응하는 픽셀에서 방출되는 광 출력을 증가시킬 수 있다.

본 발명은 독립 청구항에 의해 한정된다. 종속항은 유리한 실시예를 한정한다.

본 발명의 이들 측면과 다른 측면은 도면을 참조하여 명백하며 명료하게 될 것이다.

본 발명은, 라인마다 구동되는 패널을 병합하는 디스플레이 디바이스를 구동하는데 사용하기 위한 회로를 제공한다. 그러한 디스플레이에서, 픽셀이라고도 불리는 화상 요소(한 라인을 행이라고도 부름)는 모두 동시에 구동되며, 각 행은 차례로 구동된다. 따라서, 디스플레이 패널의 열의 수, 즉 행 내 픽셀의 수와 동일한 복수의 부 신호(sub-signal)는 패널에 동시에 인가된다. 선택 신호는, 픽셀 행이 부 신호에 의해 구동되는 순서를 결정한다. 이 방식으로 구동될 수 있는 디스플레이 패널의 예는 폴리머 발광 다이오드(폴리LED) 디스플레이, 전자발광 디스플레이, 진공 형광 디스플레이, 전계 방출 디스플레이를 포함한다. 나아가, 이 회로는 동시에 한 라인씩 어드레스지정되고 픽셀이 어드레스지정되는 동안 광을 방출하는 직시형 또는 투사형 디스플레이를 위한 임의의 다른 디스플레이 패널에도 적용될 수 있다.

도 1은 본 발명에 따른 드라이버 회로(1)가 디스플레이 디바이스(2)에 연결되어 도시된 개략도이다. 본 발명의 많은 실시예에서, 이 드라이버 회로(1)는 실제로는 디스플레이 디바이스(2)의 일부일 수 있으나, 본 예는 이것이 반드시 그 경우일 필요가 없다는 것을 보이기 위해 의도된다. 예를 들어, 드라이버 회로(1)는 외부 디스플레이 디바이스(2)를 구동하는 그래픽 카드의 일부일 수 있다. 디스플레이 디바이스(2)는 디스플레이 패널(3)을 포함한다. 이 디스플레이 패널(3)은 광을 생성하는 픽셀의 행과 열을 갖는 매트릭스 디스플레이 패널이다. 픽셀(P_ij)은 하나의 열과 하나의 행의 부분이다. 여기서, i 는 행 번호를 나타내며, j 는 열 번호를 나타낸다. 이 상세한 설명에서는, n개의 열과 m개의 행이 있는 것으로 가정된다. 행과 열의 식별은 사용시에 디스플레이 패널(3)의 방향과는 아무런 연관 관계를 갖지 않는다는 것이 주목된다. 이 행은, 예를 들어, 사용시에 수평이나 수직일 수 있다.

디스플레이 패널(3)에 있는 화상은 행마다 형성된다. 디스플레이 디바이스(2)는 열이 존재하는 수, 즉 n 만큼 많은 출력 스테이지(5)를 구비하는 데이터 드라이버(4)를 포함한다. 이 예에서, 데이터 드라이버(4)는, 각 열마다 하나씩 n개의 부 신호를 구비하는 복합 출력 비디오 신호(V₂)를 수신한다. 직렬-병렬 변환기(6)는 각 열마다 하나씩 n개의 부 신호를 복구하도록 복합 출력 비디오 신호(V₂)를 디멀티플렉싱하며, 이 직렬-병렬 변환기(6)는 이 복합 출력 비디오 신호를 출력 스테이지(5)에 이용가능하게 한다. 복합 출력 비디오 신호(V₂)는 별개의 데이터 라인에 걸쳐 병렬로 디스플레이 디바이스(2)에 공급되는 n개의 부 신호를 실제 포함하는 실시예도 가능하다. 이때 직렬-병렬 변환기(6)는 필요치 않다. 선택 드라이버(7)는 타이밍 제어 회로(8)의 제어 하에 데이터 드라이버(4)에 의해 어느 행이 어드레스지정되는지를 결정한다. 타이밍 제어 회로(8)는, 드라이버 회로(1)로부터, 3개의 타이밍 신호, 즉 수직 동기화 신호(Vsync), 출력 수평 동기화 신호(Hsync₂)와, 출력 픽셀 클록 신호(pix_clk₂)를 수신한다. 이들 신호는 타이밍 제어 회로(8)가 어느 행을 언제 선택할지를 결정할 수 있게 한다.

이 실시예에서, 하나의 프레임에 대해 데이터는 m x n 픽셀 값을 포함한다. 간단하게 하기 위해, 본 상세한 설명은, 디스플레이 디바이스(2)와 복합 출력 비디오 신호(V₂)가 순차 스캐닝되는 것을 가정한다. 이것은, 프레임이 순차적으로 행마다 형성되는 것을 의미한다. 그러나, 인터레이싱(비월 방식)이 사용되는 실시예는 본 발명의 범위 내에 있다. 예를 들어, 그러한 실시예에서, 홀수 번째 행이 먼저 차례로 어드레스지정되고, 이후 짝수 번째 행이 차례로 어드레스지정된다.

본 상세한 설명은 하나의 데이터 드라이버(4)와 선택 드라이버(7)만이 존재하며 그 결과 복합 출력 비디오 신호(V₂)가 m x n 픽셀(P_ij)의 하나의 전체 프레임에 대한 픽셀 값을 포함하는 것으로 더 가정한다. 이 디스플레이는, 예를 들어, 적색, 녹색, 및 청색 컬러 서브픽셀을 포함하는 컬러 디스플레이일 수 있다. 이들 적색, 녹색, 및 청색 컬러 서브픽셀은 행 방향으로 반복 패턴으로 서로 인접해 위치할 수 있으며, 여기서 행 내 컬러 서브픽셀 각각은 데이터 드라이버(4)의 출력 스테이지(5)에 연결된다. 본 발명은 단색 디스플레이(monochrome display) 뿐만 아니라 컬러 서브픽셀을 포함하는 그러한 행을 갖는 디스플레이에도 또한 동일하게 적용된다. 그러므로, 설명을 간단하게 하기 위해 단색 디스플레이에 기초한 실시예가 설명된다. 프레임의 일부를 형성하는, 픽셀(P_ij)에 대한 픽셀 값을 각각 포함하는 수 개의 비디오 신호가 존재하며, 동시에 동작하는 다수의 선택 드라이버와 데이터 드라이버가 존재하는 본 발명의 다른 실시예도 가능하다.

그리고 행의 서브세트, 보통 2개가 동시에 스캐닝(멀티 스캔)될 수 있으며, 서브세트 내 모든 행이 동시에 어드레스지정되는, 연관된 실시예도 생각할 수 있는 것이 주목된다. 이 실시예의 일례로서, 듀얼 스캔 디스플레이 패널을 생각해본다. 그러한 패널은 행의 하나의 절반(one half)을 포함하는 부분과 다른 하나의 절반(the other half)을 포함하는 부분으로 분할된다. 복합 출력 비디오 신호(V₂)의 2개의 부 신호는, 패널의 제 1 부분에 있는 열(j)에 하나 그리고 패널의 다른 부분에 있는 열(j)에 하나의 2개의 대응하는 열 부분에 동시에 인가된다. 각 절반에서 하나씩인 행의 쌍은 동시에 어드레스지정된다. 출력 수평 동기화 신호(Hsync₂)는 두 행에 대한 행 시간(row time)을 결정하며, 즉 이 행은 단지 동시에 어드레스지정될 수 있다. 이 상세한 설명은, 이 기술 분야에 숙련된 자라면, 하나의 행이 한번에 어드레스지정되는 실시예에 대해 이후 서술되는 바와 같이 본 발명의 개념이 멀티 스캔 디스플레이 패널을 구동하는데에도 용이하게 적용할 수 있다는 것을 인식할 수 있으므로, 보다 상세하게 본 발명의 멀티 스캔 변형예를 더 기술하지 않는다.

출력 수평 동기화 신호(Hsync₂)는 각 행이 얼마나 길게 어드레스지정되는지를 결정한다. 이 출력 수평 동기화 신호는 일련의 펄스로 구성되며, 각 펄스는, 선택 드라이버(7)가 그 다음 행을 선택하도록 지시되어야 한다는 것을 타이밍 제어 회로(8)에 신호 송신한다. 일부 디스플레이 디바이스는, 출력 수평 동기화 신호(Hsync₂) 내 펄스들 사이의 구간 부분에 대해서만 각 행을 어드레스 지정하고, 그 나머지 부분은 수평 귀선소거 구간(horizontal blanking interval)으로 남겨둘 수 있는 것으로 관측된다. 2개의 연속하는 펄스 사이의 시간은 출력 행 시간(t_row2)으로 언급된다. 수직 동기화 신호(Vsync)는 또한 다수의 펄스를 포함한다. 여기서, 2개의 연속하는 펄스 사이의 시간은 프레임 시간(t_f)으로 언급된다. 본 발명의 바람직한 실시예에서, 프레임 내 모든 행에 대한 행 시간의 합은 프레임 시간(t_f)과 같다. 그러나, 이 합이 더 작은 실시예도 가능하다. 이 차이는 가상 귀선소거 구간을 구성한다. 수직 동기화 신호(Vsync)의 각 펄스는, 선택 드라이버(7)가, 새로운 프레임을 형성하기 시작하기 위하여, 디스플레이 패널(3)에서 첫 번째 행을 선택하도록 지시되어야 한다는 것을 타이밍 제어 회로(8)에 신호 송신한다.

복합 출력 비디오 신호(V₂) 내에 있는 부 신호는, 0과 최대 값, 예를 들어 256 사이의 이산 픽셀 값을 포함한다. 이 값은, 픽셀이 구동되는 즉 광을 방출하는 출력 픽셀 클록 신호(pix_clk₂) 내 클록 펄스의 수를 나타낸다. 그리하여, 출력 스테이지(5)에 의해 디스플레이 패널(3)에 공급되는 신호는 펄스 폭 변조되며, 이 복합 출력 비디오 신호(V₂)의 부 신호의 값은 펄스의 폭을 결정한다. 전류로 구동되는 디스플레이 패널(3), 예를 들어, 폴리LED 디스플레이 패널에 있어서, 출력 스테이지(5)는 펄스 폭 변조 전류를 공급하며, 전압으로 구동되는 디스플레이 패널(3)에서 출력 스테이지(5)는 펄스 폭 변조 전압을 공급한다. 본 발명은 어느 상황에서도 사용될 수 있다.

출력 스테이지(5)에 의해 디스플레이 패널(3)에 공급되는 신호가 또한 진폭 변조되는 본 발명의 일 실시예도 가능하다. 이 경우에, 복합 출력 비디오 신호(V₂)는, 각 픽셀이 구동되는 레벨을 결정하는 부 신호, 즉 각 열에 대해 이 레벨을 개별적으로 결정하는 다수의 부 신호를 포함할 수도 있다.

도 1에서, 드라이버 회로(1)는, 입력 신호로서, 복합 입력 비디오 신호(V₁)와, 입력 수평 동기화 신호(Hsync₁)와, 수직 동기화 신호(Vsync)와, 입력 픽셀 클록 신호(pix_clk₁)를 수신한다. 이 복합 입력 비디오 신호(V₁)는, 개별 픽셀에 대한 픽셀 값, 즉 세기 값을 포함한다. 이 복합 입력 비디오 신호는 특정 열에 대한 픽셀 값을 각각 결정하는 다수의 부 신호를 포함한다. 이 복합 입력 비디오 신호(V₁)는 부 신호의 멀티플렉스일 수 있으며, 또는 이 복합 입력 비디오 신호는 별개의 데이터 라인 상에 복수의 개별 신호의 형태로 제공될 수 있다. 복합 출력 비디오 신호(V₂)와, 출력 수평 동기화 신호(Hsync₂)와 출력 픽셀 클록 신호(pix_clk₂)에 대해 위에서 기술된 것은, 복합 입력 비디오 신호(V₁)와, 입력 수평 동기화 신호(Hsync₁)와 입력 픽셀 클록 신호(pix_clk₁)에도 동일하게 적용된다. 본 상세한 설명은, 드라이버 회로(1)가 한번에 한 프레임씩 복합 입력 비디오 신호(V₁)에 포함된 데이터를 처리한다는 것을 가정한다.

복합 입력 비디오 신호(V₁)에 대한 경우에서와 같이, 복합 출력 비디오 신호(V₂) 내 부 신호는, 0과 최대 값, 예를 들어 256 사이의 이산 값을 포함한다. 그러나, 출력 수평 동기화 신호(Hsync₂)와는 달리, 입력 행 시간(t_row1)이라고 언급되는 입력 수평 동기화 신호(Hsync₁)에 의해 결정된 행 시간은, 예를 들어 256개의 클록 펄스와 같이 일정하다. 그리하여, 드라이버 회로(1)로의 이 입력 신호들이 디스플레이 디바이스(2)에 직접 제공되는 경우, 출력 스테이지(5)가 픽셀을 구동하는 최대 시간이 고정될 수 있다. 그러나, 본 발명에 따른 드라이버 회로(1)는 최대 행 시간이 증가될 수 있게 하여, 입력 수평 동기화 신호(Hsync₁)에 의해 결정된 행 시간보다 더 긴 시간 동안 특정 픽셀이 구동될 수 있게 한다.

이 목적을 위해, 드라이버 회로(1)는 프레임 버퍼(9)와 처리 회로(10)를 포함한다. 복합 입력 비디오 신호(V₁)에 포함된 비디오 데이터의 입력 프레임은 프레임 버퍼(9)에 저장되며 처리 회로(10)에 의해 분석된다. 이 처리 회로(10)는 이때 새로운 행 시간과 새로운 픽셀 클록 시간을 계산하며, 이들은 출력 수평 동기화 신호(Hsync₂)와 출력 픽셀 클록 신호(pix_clk₂)를 생성하는데 사용된다.

비디오 데이터의 프레임이 픽셀 매트릭스에 있는 픽셀(P_ij)에 대해 방출된 광의 세기를 각각 결정하는 픽셀 값(s_ij)을 포함한다고 가정해보자. m x n 픽셀 값(s_ij)을 포함하는 매트릭스는 프레임 버퍼(9)에 저장된다. 이 회로(10)는, 각 행 내에 있는 최대 픽셀 값을 결정하며, 그리하여 각 요소(h_i)가

, i=1,...,m (1)

으로 정의되는 벡터(h)를 결정한다.

이후, 처리 회로(10)는 최대 픽셀 값의 합(S)

S= (2)

을 결정한다.

가상 귀선소거 구간이 남아있지 않아야 한다고 가정하면, 출력 픽셀 클록 신호(pix_clk₂)에 대한 클록 기간(t_clk₂)은

t_clk₂ = t_f/S (3)

으로 계산된다.

행 시간(t_row2(i))은 각 행(i)에 대해

t_row2(i)=t_clk₂ ·h_i, i=1,..,m (4)

으로 계산된다.

위 수식 (4)으로부터, 총 프레임 시간은 행 내 최대 픽셀 값에 비례하여 행에 걸쳐 나누어지는 것으로 볼 수 있다.

디스플레이 디바이스(2)가 멀티스캔 타입이라면, 벡터(h)는, 동시에 어드레스되는 행의 서브세트 내 모든 픽셀 값의 최대 픽셀 값을 포함할 수 있다는 것이 주목된다. 대안적으로, 멀티스캔 디스플레이의 각 부분에 대해 행 시간이 각 라인에 대해 결정될 수 있다. 이 경우에 출력 수평 동기화 신호(Hsync₂)의 세트가 각 부분에 대해 요구된다. 이 부분 각각은, 프레임 내 각 픽셀의 광 출력의 비가 입력 복합 비디오 신호(V₁)에 있는 비와 일치하게 유지하는 것을 보장하기 위해, 프레임에 대해 동일한 출력 픽셀 클록 신호(pix_clk₂)를 사용하는 것이 유리하다.

동일한 이유로, 디스플레이가, 예를 들어, 인터레이스 방식으로 구동되는 경우, 전체 프레임에 대한 클록 기간(t_clk₂)을 계산하고 그 프레임 내의 각 필드에 대해 그 클록 기간(t_clk₂)을 사용하는 것이 바람직하다.

그리하여, 가장 높은 최대 픽셀 값을 갖는 행은 가장 긴 행 시간을 갖는다. 물론, 다수의 연속하는 프레임을 분석하고 각 프레임에 대한 행 시간에 걸쳐 이들 프레임에 대해 총 프레임 시간을 분할하는 것도 가능할 수 있다. 그러나, 이것은 프레임 율(frame rate)을 변하게 하며, 뷰어에게 눈에 띌 수 있다. 부가적으로, 이것은 수 개의 프레임 버퍼(9)를 요구할 수 있다.

행 내 최대 픽셀 값을 갖는 픽셀은 그 행에 대해 행 시간의 완전한 지속시간 동안 또한 구동된다. 그리하여, 시간이 "낭비"되지 않는다. 입력 픽셀 클록 신호(pix_clk₁)보다는 다른 클록 기간을 갖는 출력 픽셀 클록 신호(pix_clk₂)를 제공하는 것에 의해, 프레임 버퍼 내 픽셀 값은 재계산될 필요가 없다. 이 픽셀 값은 여전히 픽셀이 구동되어야 하는 클록 펄스의 수를 나타내지만, 클록 펄스의 지속시간이 이제 증가되었기 때문에, 픽셀이 더 길게 구동되는 순수 효과가 나타난다.

지금까지 서술된 바와 같이, 본 발명은, 프레임의 디스플레이 동안 임의의 순간에, 어드레스지정되고 있는 행의 서브세트에 있는 픽셀의 적어도 하나가 광을 방출하도록, 프레임 시간(t_f)을 전부 사용한다. 그러나, 프레임 시간의 일부가 희생되어 그 결과 가상 귀선소거 구간을 생성하는 본 발명의 실시예도 생각할 수 있다.

예를 들어, 부동 소수점 수(floating point number)를 처리하여야 하는 것을 회피하도록 논리 회로(10)를 간단하게 하기 위해, 가능한 클록 기간의 룩업 테이블을 사용할 수 있다. 이 경우에, 논리 회로(10)는 수식 (3)에 따른 값에 가장 가까이 있으며 동시에 계산된 기간보다 더 낮은 테이블 내 값을 선택한다.

다른 실시예는 프레임 사이의 클록 주파수를 신속히 변화시키는 것을 회피하는 잇점을 제공한다. 이 실시예에서, 드라이버 회로(1)는, 출력 픽셀 클록 신호(pix_clk₂)의 새로운 클록 기간을, 다수의 연속 프레임에 걸쳐 계산된, 클록 기간(t_clk₂)의 값들의 이동 평균(moving average)으로 설정하도록 배열된다. 이것은, 드라이버 회로(1)가 수식 (3)을 사용하여 프레임 버퍼(9) 내 프레임에 대해 클록 기간을 결정한다는 것을 의미한다. 출력 픽셀 클록 신호(pix_clk₂)의 새로운 클록 기간은 수식 (3)에 따른 이전의 프레임에 대해 계산된 다수의 클록 기간과 이 클록 기간의 평균으로 설정된다. 그러한 평활 필터(smoothing filter)를 사용할 때, 하나의 프레임에 대한 행 시간의 합은 프레임 시간(t_f)을 초과할 수 있다. 이것은, 원하는 경우, 프레임 시간으로부터 가상 귀선소거 구간을 감산하고 그 결과를 수식 (3)에 있는 프레임 시간(t_f)과 대체하는 것에 의해 회피될 수 있다.

본 발명의 잇점은, 출력 스테이지(5)로부터 픽셀(P_ij)로 공급되는 신호의 진폭을 증가시킴이 없이 광 출력을 증가시킬 수 있게 한다는 것이다. 이 광 출력은 펄스폭 변조 신호의 펄스 폭을 증가시키는 것에 의해 증가한다. 펄스폭 변조 신호가 클록 기간(t_clk₂)의 미리결정된 정수배의 펄스 폭을 갖는 펄스로 결정되는 값을 갖는 신호라는 것을 주목해야 한다. 다른 실시예에서, 드라이버 회로(1)는, 픽셀에 공급되는 신호의 진폭의 값을 결정하는 하나 이상의 부 신호를 생성하도록 배열된다. 이 하나 이상의 부 신호는, 그 신호의 진폭, 즉 펄스 높이를 결정하며, 이에 의해 이 펄스 폭은 각 픽셀에 대해 일정하게 유지될 수 있다. 대안적으로, 펄스 폭 변조와 펄스 높이 변조를 조합하여 적용할 수 있다. 이 경우에, 허용가능한 펄스 폭의 증가는 최대 진폭을 낮추기 위해 사용될 수 있으며, 이에 의해 디스플레이 패널(3)의 수명을 연장시키면서 동일한 광 출력을 유지할 수 있다. 이 특징은 적응 알고리즘(adaptation algorithm)에 따라 전체 프레임에 대해 전체 브라이트니스를 설정하도록 더 사용될 수 있다. 바람직하게는, 복합 입력 비디오 신호(V₁)는 드라이버 회로(1)에 공급되기 전에, 그러한 적응 알고리즘에 따라 처리된다. 이 적응 알고리즘은 가능하게는 본 발명의 드라이버 회로(1)에 의해 이루어진 상대적 세기의 조정을 고려할 수 있다.

본 발명을 더 설명하기 위해 간단한 예를 이제 이용할 것이다. 테이블 1은 3개의 행(i=1,2,3)과 4개의 열(j=1,2,3,4)을 갖는 (가상) 프레임에 대한 픽셀 값을 보여준다. 모든 값은 0 내지 256의 범위에 있다. 도 2a는, 첫 행, 즉 i=1에 대해, 드라이버 회로(1)의 입력 신호, 즉 입력 픽셀 클록 신호(pix_clk₁)와, 입력 수평 동기화 신호(Hsync₁)와, 복합 입력 비디오 신호(V₁)에 포함된 4개의 부 신호(4개의 각 열에 대해 하나씩)의 값을 보여준다. 프레임 시간(t_f)은 15ms이며, 입력 행 시간(t_row1)은 5ms 인 것으로 가정된다. 입력 행 시간(t_rowl)은 입력 픽셀 클록 신호(pix_clk₁)의 256개의 기간과 같다. 이 클록 기간은 0.02ms이다. 이 예에서, 그 예를 간단히 하기 위해 행의 수가 크게 감소된 것으로 인해, 입력 행 시간(t_row1)에 대한 값은 실제 디스플레이 디바이스에서보다 훨씬 더 크다는 것을 주의하여야 한다.

테이블 1

	J=1	J=2	J=3	J=4
i=1	51	205	51	26
i=2	179	77	230	128
i=3	154	77	102	256

테이블 1에 있는 값은 프레임 버퍼(9)에 저장된다. 수식 (1)을 사용하면, 논리 회로(10)는 각 행에서 최대 픽셀 값, 즉 h = [205, 230, 256]을 결정한다. 이때, 총 최대 픽셀 값의 합, 즉 S = 205 + 230 + 256 = 691이 결정된다. 출력 클록 기간 시간은 15ms/691=0.022ms로 결정된다. 각각 4.45, 4.99, 및 5.56ms인 출력 행 시간(t_row2)의 값이 수식 (4)을 사용하여 계산된다.

도 2b는 첫 번째 행을 구동하기 위해 열 j=1,2,3,4에 존재하는 드라이버 회로(1)의 출력 신호, 즉 0.022ms의 기간 시간을 가지는 출력 픽셀 클록(pix_clk₂)과 출력 행 시간(t_row2)을 더 보여준다. 이제 출력 행 시간(t_row2)이 더 작은 수의 클록 기간으로 된 것을 주목해야 한다. 두 번째 열 j=2를 통해 구동되는 첫 번째 행(P₁₂)에 있는 두 번째 픽셀은 그 행에 대한 행 시간(t_row2(1))의 완전한 지속시간 동안 구동된다.

본 발명은 전술된 실시예로 제한되지 않으며 이는 첨부된 청구항의 범위 내에서 변경될 수 있다. 예를 들어, 드라이버 회로(1)는, PAL, NTSC, 또는 SECAM 포맷의 텔레비전 신호를 수신하는 더 큰 회로의 일체형 부분일 수 있다. 그러한 실시예에서, 입력 수평 동기화 신호(Hsync₁)와, 수직 동기화 신호(Vsync) 및 입력 비디오 신호(V₁)는, 전술된 방식으로 처리되기 전에 텔레비전 신호로부터 먼저 추출된다.

전술된 실시예는 본 발명을 제한하는 것이 아니라 예시하는 것이며 이 기술 분야에 숙련된 자라면 첨부된 청구항의 범위를 벗어남이 없이 많은 다른 실시예를 고안할 수 있을 것이라는 것을 주목해야 할 것이다. 청구항에서, 괄호 사이에 있는 임의의 참조 부호는, 청구항을 제한하는 것으로 해석하여서는 아니된다. "포함하는"이라는 단어는 청구항에 나열된 요소나 단계가 아닌 요소나 단계의 존재를 배제하지 않는다. 요소 앞에 있는 단수를 나타내는 단어는 그러한 요소의 복수개의 존재를 배제하지 않는다. 본 발명은 수 개의 별개의 요소를 포함하는 하드웨어에 의하여 그리고 적절히 프로그래밍된 컴퓨터에 의하여 구현될 수 있다. 수 개의 수단을 나열하는 디바이스 청구항에서, 이들 수단 중 일부는 하나의 동일한 하드웨어 물품으로 구현될 수 있다. 특정 조치가 서로 다른 종속항에 언급되어 있다는 사실이 이들 조치의 조합이 유리하게 사용될 수 없다는 것을 나타내는 것은 아니다.

전술된 바와 같이, 본 발명은 픽셀 매트릭스를 구비하는 디스플레이 패널을 포함하는 디스플레이 디바이스에서 픽셀의 수명을 연장시키면서 그 광 출력을 증가시키는 등에 이용가능하다.

Claims (10)

1. 복수의 행(i)과 열(j)을 구비하는 픽셀(P_ij) 매트릭스를 포함하는 디스플레이 패널(3)을 구동하는 회로(1)에 있어서,

   - 상기 픽셀(P_ij)의 적어도 일부에 의해 디스플레이될 프레임 내의 복수의 행(i)에 대해 픽셀(P_ij)의 광 출력을 결정하는 각 픽셀 값(s_ij)을 포함하는 입력 신호(V₁)를 수신하는 입력과,

   - 상기 수신된 픽셀 값(s_ij)을 저장하는 메모리(9)와,

   - 행을 어드레스지정하는 시간 기간인 행 시간(t_row2(i))의 거의 지속시간 동안 상기 복수의 행(i)의 서브세트를 어드레스지정하기 위해 상기 복수의 각 행(i)에 있는 상기 픽셀 값(s_ij)을 분석하며, 행 타이밍 신호(Hsync₂)를 생성하는 처리 회로(10)와,

   - 어드레스지정되는 행(i)의 서브세트 내 픽셀(P_ij)에 대한 출력 픽셀 값을 포함하는 출력 신호(V₂)를 공급하는 비디오 출력

   을 포함하며,

   상기 처리 회로(10)는 그 행 시간(t_row2(i)) 동안 어드레스지정되는 행(i)의 서브세트에 대한 상기 픽셀 값(s_ij) 중에서 적어도 하나의 픽셀 값(s_ij)에 따라 각 행 시간(t_row2(i))을 결정하도록 배열되는,

   디스플레이 패널 구동 회로.
2. 제 1 항에 있어서, 상기 회로(10)는, 프레임 내 행(i)의 서브세트의 모두가 상기 프레임 내 상기 복수의 행(i)을 어드레스지정하는 시간 기간인 프레임 시간(t_f) 내에 어드레스지정되며, 그리고 상기 프레임 시간(t_f)은 다수의 연속적인 프레임에 걸쳐 거의 일정하게 유지되도록 상기 행 시간(t_row2(i))을 결정하도록 배열되는, 디스플레이 패널 구동 회로.
3. 제 1 항에 있어서, 상기 회로(10)는, 그 행 시간(t_row2(i)) 동안 어드레스지정되는 행의 서브세트에 대한 상기 픽셀 값(s_ij) 중에서 최대 값(h_i)에 따라 각 행 시간(t_row2(i))의 값을 결정하도록 배열되는, 디스플레이 패널 구동 회로.
4. 제 3 항에 있어서, 상기 회로(10)는 펄스폭 변조 신호의 형태로 출력 픽셀 값을 상기 비디오 출력을 통해 공급하도록 배열되는, 디스플레이 패널 구동 회로.
5. 제 4 항에 있어서, 상기 처리 회로(10)는 클록 기간을 가지는 클록 신호(pix_clk₂)를 생성하는 부 회로(sub-circuit)를 포함하며, 상기 펄스폭 변조 신호에서 각 펄스폭은 상기 클록 기간의 수이며, 상기 처리 회로(10)는 상기 최대 픽셀 값(h_i)의 합(S)으로 상기 프레임 시간(t_f)을 나누는 것에 의해 각 프레임에 대해 상기 클록 기간을 결정하도록 배열되는, 디스플레이 패널 구동 회로.
6. 제 4 항에 있어서, 상기 처리 회로(10)는, 클록 기간을 가지는 클록 신호(pix_clk₂)를 생성하는 부 회로(10)와, 가능한 클록 기간의 룩업 테이블을 포함하며, 상기 펄스폭 변조 신호에서 각 펄스 폭은 상기 클록 기간의 수이며, 상기 처리 회로(10)는, 상기 최대 픽셀 값(h_i)의 합(S)을 결정하고 상기 계산된 합(S)에 기초하여 상기 룩업 테이블로부터 상기 클록 기간을 선택하도록 배열되는, 디스플레이 패널 구동 회로.
7. 제 4 항에 있어서, 상기 처리 회로(10)는 클록 기간을 가지는 클록 신호(pix_clk₂)를 생성하는 부 회로를 포함하며, 상기 펄스폭 변조 신호에서 각 펄스 폭은 상기 클록 기간의 수이며, 상기 처리 회로(10)는 다수의 연속하는 프레임에 대해 결정된 클록 기간을 평균내는 것에 의해 결정된 값으로 프레임의 상기 클록 기간을 설정하도록 배열되는, 디스플레이 패널 구동 회로.
8. 제 1 항에 있어서, 픽셀(P_ij)에 공급되는 신호의 진폭에 대응하는 출력 신호(V₂)를 상기 비디오 출력을 통해 생성하도록 배열되는, 디스플레이 패널 구동 회로.
9. 복수의 행(i)과 적어도 하나의 열(j)을 구비하는 픽셀(P_ij) 매트릭스를 포함하는 디스플레이 패널(3)을 포함하며, 제 1 항에 따른 회로(1)가 존재하는, 디스플레이 패널(3)을 포함하는 디스플레이 디바이스.
10. 복수의 행(i)과 열(j)을 구비하는 픽셀(P_ij) 매트릭스를 포함하는 디스플레이 패널(3)을 구동하는 방법으로서,

    - 상기 픽셀(P_ij)의 적어도 일부에 의해 디스플레이될 프레임 내 상기 복수의 행(i)에 대해 픽셀(P_ij)의 광 출력을 결정하는 각 픽셀 값(s_ij)을 포함하는 입력 신호(V₁)를 수신하는 단계와,

    - 메모리(9)에 상기 수신된 픽셀 값(s_ij)을 저장하는 단계와,

    - 상기 복수의 각 행(i)에 있는 상기 픽셀 값(s_ij)을 분석하는 단계와,

    - 행을 어드레스지정하는 시간 기간인 행 시간(t_row2(i))의 거의 지속시간 동안 상기 복수의 행(i)의 서브세트를 어드레스지정하는 행 타이밍 신호(Hsync₂)를 생성하는 단계와,

    - 어드레스지정되는 행(i)의 서브세트에 있는 픽셀(P_ij)에 출력 픽셀 값을 포함하는 출력 신호(V₂)를 공급하는 단계

    를 포함하며,

    여기서, 상기 복수의 각 행(i)에 있는 상기 픽셀 값(들)(s_ij)을 분석하는 동안, 각 행 시간(t_row2(i))은 그 행 시간(t_row2(i)) 동안 어드레스지정되는 행의 서브세트에 대한 상기 픽셀 값 중에서 적어도 하나의 픽셀 값에 따라 결정되는,

    디스플레이 패널을 구동하는 방법.