KR100845763B1 - 전기 광학 장치를 위한 구동 회로, 전기 광학 장치를구동시키는 방법, 전기 광학 장치, 및 전자 시스템 - Google Patents

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Abstract

스캐닝 라인 구동부 및 데이터 라인 구동부 중 하나 이상은: 순서대로 전달 신호들을 출력하기 위한 시프트 레지스터, 전달 신호의 펄스 폭보다 작은 제 1 펄스 폭을 가진 제 1 인에이블 신호들의 다수의 시리즈를 공급하기 위한 제 1 인에이블 공급 라인, 제 1 펄스 폭보다 작은 제 2 펄스 폭을 가진 제 2 인에이블 신호들의 하나의 시리즈를 공급하기 위한 제 2 인에이블 공급 라인, 및 전달 신호들, 제 1 및 제 2 인에이블 신호들을 수신하기 위한 펄스 폭 제한 회로를 포함한다. 펄스 폭 제한 회로는 개별적 제 1 인에이블 신호들에 기초해서 입력 전달 신호들의 각각의 펄스를 정형화하는 것에 의해서 제 1 펄스 폭으로 전달 신호들의 펄스 폭을 제한하며, 제 2 인에이블 신호에 기초해서 제 1 펄스 폭으로 제한된 후에 전달 신호들의 모든 펄스들을 정형화하는 것에 의해서 제 2 펄스 폭으로 전달 신호들의 펄스 폭을 제한한다.
인에이블 신호, 펄스 폭, 전달 신호

Description

전기 광학 장치를 위한 구동 회로, 전기 광학 장치를 구동시키는 방법, 전기 광학 장치, 및 전자 시스템{DRIVE CIRCUIT FOR ELECTRO-OPTICAL APPARATUS, METHOD OF DRIVING ELECTRO-OPTICAL APPARATUS, ELECTRO-OPTICAL APPARATUS, AND ELECTRONIC SYSTEM}
기술분야
본 발명은 예를 들어 액정 장치등의 전기 광학 장치상에 설치된 전기 광학 장치 구동 회로, 및 전기 광학 장치의 구동 방법, 전기 광학 장치, 및 전기 광학 장치를 포함한 전자 시스템의 기술 분야에 관한 것이다.
배경 기술
이러한 종류의 구동 회로는 데이터 라인을 구동시키는 데이터 라인 구동 회로 또는 스캐닝 라인을 구동시키는 스캐닝 라인 구동 회로로서 예를 들어 액정 장치등의 전기 광학 장치의 기판 상에서 만들어진다. 회로의 동작시, 데이터 라인 구동 회로는 이미지 신호를 데이터 라인에 공급하기 위해서 샘플링 펄스들의 타이밍에 이미지 신호 라인 상에 공급된 이미지 신호를 샘플링한다. 여기서, 구동의 주파수가 매우 높으면, 샘플링을 위해서 사용되는, 시간적으로 연속적인 샘플링 펄스들의 정면 에지 및 후면 에지는 미세하게 중첩된다. 따라서, 상이한 시간에 샘플링되는 이미지 신호는 부분적으로 중첩되며 데이터 라인들에 공급된다. 결과적으로, 해상도 (resolution) 의 저하 및 고스트 (ghost) 가 발생한다.
따라서, 지금까지, 높은 구동 주파수에 따른 고선명 (high-definition) 이미지 디스플레이를 달성하기 위해서 순서대로 선택된 인에이블 신호들의 다수의 시리즈에 의해서 샘플링 펄스의 각각의 펄스를 조절하는 기술이 존재했다. 하지만, 샘플링 펄스의 위상이 이동되면, 상이한 시간에 샘플링되는 이미지 신호들이 역시 중첩되며 따라서 해상도의 저하 및 고스트가 때때로 발생한다. 예를 들어, 특허 문헌 1 에서 개시된 기술들에 따르면, 시프트 레지스터의 출력 (제 1 클록 신호) 은 샘플링 스위치의 개폐를 위하여 클록 신호를 사용하기 위해서 샘플링 펄스를 생성하는 제 2 클록 신호에 의해서 정형화된다. 이러한 경우에, 샘플링 펄스의 변동은 제 2 클록 신호의 변동에 흡수된다.
[특허 문헌 1] 미심사된 일본 특허 출원 제 8-286640호
발명의 개시
하지만, 샘플링 펄스들의 형상 및 펄스 폭은 인에이블 신호들의 시리즈 사이의 차이 때문에 각각의 시리즈에 대해서 때때로 상이하다. 그러한 경우에, 시리즈에 상응한 줄무늬 형상의 조도 (luminance) 스팟이 디스플레이 상에서 발생할 수 있다. 하지만, 특허 문헌 1 에서 개시된 기술은 그러한 문제를 충분히 다루지 않는다. 인에이블 신호들의 시리즈 사이의 차이로 인한 영향은 구동 주파수의 상승에 따라서 상대적으로 상승하며, 따라서 이 문제는 더욱 심각해진다. 이것과 관련해서, 상술한 문제는 액정 장치에 국한되지 않는다. 동일한 문제가 원칙적으로 다른 전기 광학 장치에서 발생할 수 있다.
본 발명은 예를 들면 상술한 문제의 측면에서 만들어졌다. 본 발명의 목 적은 고품질 디스플레이가 가능한, 전기 광학 장치를 구동하는 방법 및 전기 광학 장치가 인가되는 전자 시스템 및 전기 광학 장치를 제공하는 것이다.
상술한 문제를 해결하기 위해서, 본 발명에 따르면, 서로 교차하면서 연장되는 다수의 스캐닝 라인들 및 다수의 데이터 라인들 및 개별적으로 데이터 라인들 및 스캐닝 라인들에 전기적으로 연결되는 픽셀부들을 포함하는 전기 광학 장치를 구동시키는데 사용되는 전기 광학 장치 구동 회로가 제공되며; 상기 전기 광학 장치 구동 회로는 다수의 스캐닝 라인들에 스캐닝 신호들을 공급하기 위한 스캐닝 라인 구동부, 및 다수의 데이터 라인들에 이미지 신호를 공급하기 위한 데이터 라인 구동부를 포함하며, 스캐닝 라인 구동부 및 데이터 라인 구동부 중 하나 이상은 소정의 사이클을 가진 클록 신호에 기초해서 순서대로 개별적으로 다수의 스테이지들로부터 전달 신호들을 출력하기 위한 시프트 레지스터, 다수의 스테이지들로부터 출력되는 전달 신호들의 펄스보다 작은 제 1 펄스 폭을 가진 제 1 인에이블 신호들의 다수의 시리즈들을 공급하기 위한 제 1 인에이블 공급 라인의 세트, 제 1 펄스 폭보다 작은 제 2 펄스 폭을 가진 제 2 인에이블 신호의 단일 시리즈를 공급하기 위한 제 2 인에이블 공급 라인, 및 전달 신호들, 제 1 및 제 2 인에이블 신호들의 입력을 수신하고 개별적 제 1 인에이블 신호들의 다수의 시리즈에 기초해서 입력 전달 신호들의 각각의 펄스를 정형하는 것에 의해서 제 1 펄스 폭으로 전달 신호들의 펄스 폭을 제한하고 제 2 인에이블 신호의 하나의 시리즈에 기초해서 제 1 펄스 폭으로 제한된 후 전달 신호들의 펄스를 정형하는 것에 의해서 제 2 펄스 폭에 전달 신호들의 펄스 폭을 제한하는 것을 위한 펄스 폭 제한 회로를 포함한다.
본 발명의 전기 광학 장치 구동 회로에 따르면, 이미지 신호는 구동시, 부분 라인에 데이터를 기록하기 위해서 데이터 라인을 통해서 데이터 라인 구동부로부터 스캐닝 라인 구동부에 의해서 수평 스캐닝에 의해서 선택된 픽셀부 라인으로 공급된다. 스캐닝 라인 구동부의 스캐닝 신호 및 데이터 라인 구동부의 샘플링 펄스의 둘다 또는 그중 하나는 인에이블 신호들의 펄스 폭으로 제한된 시프트 레지스터로부터 출력된 전달 신호의 펄스 폭에 의해서 일정한 펄스 폭을 가지도록 조정된다. 예를 들면, 조정 후의 전달 신호들은 스캐닝 라인 구동부에서 대응하는 스캐닝 라인 상으로 입력된다. 예를 들면, 조정 후의 전달 신호들은 이미지 신호를 샘플링 펄스로써 샘플링하고, 샘플링된 이미지 신호들은 대응하는 데이터 라인상으로 입력된다. 이것과 관련해서, 상술한 바와 같이, 샘플링 펄스는, 이미지 신호 라인 상으로 공급되는, 이미지 신호를 데이터 라인상으로 선택적으로 공급하기 위해서 샘플링 시간에 타이밍을 제어하기 위한 신호이다. 통상적으로, 샘플링 펄스는 이미지 신호 라인과 데이터 라인 사이에 배치된 샘플링 스위치의 개폐를 제어한다. 또한, 시프트 레지스터로부터의 전달 신호들은 각각의 스테이지로부터 "순서대로 (in sequence)" 출력된다. 이것은 신호들이 각각의 스테이지로부터 차례대로 출력되며, 그것은 시간 연속적으로 (in time series) 각각의 전달 신호들이 각각의 스테이지의 물리적 어레이에 대응하는 경우에 필연적으로 국한되지는 않는다는 것을 의미한다.
그러한 전달 신호들은 더 높은 주파수를 달성하기 위한 통상의 실행으로 펄스 폭 제한 회로에서의 인에이블 신호의 다수의 신호들에 의해서 정형화된다. 즉, 전달 신호의 펄스 폭은 더 좁은 펄스 폭을 가진 인에이블 신호들의 다수의 시리즈의 펄스 폭에 의해서 제한된다. 여기서, "다수의 시리즈"는 예를 들어 회로들은 동일하거나 상이한 구성을 가지며, 다수의 인에이블 신호 생성 회로 및 다수의 인에이블 신호 공급 경로와 같은, 신호의 생성 소스 또는 공급 경로들이 서로 상이하다는 것을 의미한다. 신호들이 신호의 하나의 시리즈로써 다루어지도록 마지막에 중첩되더라도, 이러한 경우가 이 개념내에 포함된다. 그러한 경우에서, 신호들이 의도적으로 시작부터 동일한 파형을 가진다면, 파형은 회로 소자의 특성, 및 소자들 및 배선 라인들의 전기적 영향에 의해서 미세하게 다를 것이다. 인에이블 신호들의 다수의 시리즈가 서로 독립적인 신호들로 다루어질 수 있기 때문에, 다수의 신호 라인들을 분할하여 공급하기 위해서 하나의 전달 신호를 시간 할당으로 나누는 것이 가능하다.
하지만, 오직 그러한 인에이블 신호들의 다수의 시리즈를 사용하는 파형 정형화가 수행되더라도 시리즈에서의 차이로 인한 디스플레이의 문제를 발생할 수 있다. 예를 들면, 데이터 라인 구동부에서, 인에이블 신호의 펄스 형상이 이미지 신호로 반영되기 때문에, 조도 차이는 시리즈 사이의 펄스 폭에서의 차이로 인해서 명확해지고, 따라서 디스플레이 품질은 때때로 저하된다. 상세하게는, 시리즈 사이클에 대응하는 수직 줄무늬-형상의 조도 스팟이 나타난다. 또한, 스캐닝 라인 구동부에서, 인에이블 신호의 펄스 형상이 스캐닝 신호상에서 반영되기 때문에, 시리즈 사이 펄스 폭의 차이는 때때로 측면적 (lateral) 줄무늬 형상의 조도 스팟이 된다.
따라서, 본 발명의 전기 광학 장치 구동 회로에서, 펄스 폭 제한 회로에서의 인에이블 신호들의 다수의 시리즈에 의한 정형화 후에, 더욱이 전달 신호들은 인에이블 신호의 하나의 시리즈에 의해서 정형화된다. 이러한 인에이블 신호는 제 2 인에이블 신호 라인으로부터 공급되며, 예를 들면 최종 출력 신호의 펄스 주파수 및 펄스 폭을 가진다. 여기에서, "하나의 시리즈"는 생성 소스 및 공급 경로는 동일하다는 것을 의미한다. 그러한 경우에, 각각의 펄스의 폭 및 신호의 간격 (즉, 주파수), 상승 시간 및 하강 시간에서의 왜곡등을 포함한 형상은 실질적으로 일정하게 된다. 적어도 인에이블 신호들의 다수의 시리즈와 비교할 때, 인에이블 신호의 동일한 시리즈들이 매우 높은 수준으로 균일한 펄스 폭등을 가진다. 따라서, 전달 신호의 각각의 펄스의 폭은 이러한 정형화에 의해서 균일해진다. 즉, 이러한 정형화 단계에서, 이전 정형화 단계에서 발생했던, 시리즈에서의 차이에 의해 초래된 전달 신호들의 펄스 폭의 차이를 제거하는 것이 가능해 진다. 이것과 관련하여, 인에이블 신호의 하나의 시리즈의 펄스 폭 (즉, "제 2 펄스 폭") 은 펄스 폭이 인에이블 신호들의 다수의 펄스 폭 (즉, "제 1 펄스 폭") 으로 제한되었던 전달 신호를 정형화하며, 따라서 펄스 폭은 인에이블 신호들의 다수의 시리즈의 펄스 폭보다 작다.
이러한 방법으로, 전달 신호들이 2 스테이지 이상의 정형화를 받게 될때 마지막으로 일정한 펄스 폭을 가지는 신호를 획득하는 것이 가능하다. 그것을 상이하게 하도록, 신호들이 상술하는 2 스테이지의 정형화를 받게 되면, 마지막으로 출력되는, 샘플링 펄스들 같은, 전달 신호들의 펄스 폭을, 인에이블 신호들의 제 1 단계만을 사용해서 파형 정형화를 수행하는 경우와 비교해서 매우 높은 수준으로 일정하게 만드는 것이 가능하게 된다. 즉, 상술한 두 스테이지 이상의 정형화가 본 발명에서 필요하다. 하지만, 또한 유사한 정형화 단계를 수행하는 것이 가능하다. 그러한 경우에, 하강없이 마지막 위치에서 인에이블 신호의 하나의 시리즈에 의해서 정형화 단계를 포함하는 것이 필요하다.
스캐닝 라인 구동부는 전달 신호들에 기초해서 스캐닝 신호들을 생성하며 출력하고, 데이터 라인 구동부는 전달 신호들에 기초해서 이미지 신호를 샘플링한다. 따라서, 하나 이상의 스캐닝 라인 구동부 및 데이터 라인 구동부가 상술한 2 스테이지의 정형화를 수행한다면, 하나 이상의 이미지 신호 및 스캐닝 신호는 정형화를 받은 후에 전달 신호들의 펄스 폭에 따라서 일정한 펄스 폭을 가지도록 만들어진다.
따라서, 본 발명의 전기 광학 장치 구동 회로에 따르면, 인에이블 신호의 시리즈에서의 차이로 인한 조도 스팟은 전달 신호들을 처리하는 시간에 인에이블 신호들의 다수의 시리즈를 사용하는 동안 거의 발생하지 않거나 현실적으로 발생하지 않는다.
본 발명의 전기 광학 장치 구동 회로의 일 태양에서, 펄스 폭 제한 회로는 제 2 인에이블 신호의 하나의 시리즈에 기초해서 제 1 펄스 폭으로 제한된 후에 전달 신호들의 모든 펄스들의 정형화를 수행한다.
이러한 태양에 따르면, 제 2 인에이블 신호의 하나의 시리즈의 제 2 스테이지에 기초한 정형화는 제 1 인에이블 신호들의 다수의 시리즈의 제 1 스테이지에 기초해서 형성화되는 모든 전달 신호들 상에서 수행된다. 따라서, 시공간의 관점에서 인에이블 신호들의 시리즈에서의 차이로 인한 조도 스팟을 신뢰도 높게 조도 스팟을 감소시키는 것이 가능하다.
본 발명의 전기 광학 장치 구동 회로의 다른 태양에서, 펄스 폭 제한 회로는 제 2 인에이블 신호에 기초해서 전달 신호들의 펄스들을 정형화하는 것에 의해서 펄스 폭 제한 회로의 출력에서 전달 신호들의 펄스 사이클을 조절한다.
이러한 태양에 따르면, 전달 신호의 펄스 폭 뿐만 아니라 펄스 사이클이 제 2 인에이블 신호에 의해서 정형화 시간에 조절되며, 따라서 적절한 형상 (펄스 폭 및 펄스 사이클) 을 가진 타이밍 신호를 생성하고 출력하는 것이 가능하다. 또한, 이러한 방법으로 오직 제 2 인에이블 신호만이 적절한 펄스 형상을 가지면, 제 1 인에이블 신호는 큰 오차를 포함하는 파형을 가지는 것이 허용된다.
본 발명의 전기 광학 장치 구동 회로의 다른 태양에서, 펄스 폭 제한 회로는 거친 (rough) 정형화를 위한 제 1 인에이블 신호들의 다수의 시리즈의 각각에 기초해서 전달 신호의 각각의 펄스상에서 제 1 정형화를 수행하며, 제 1 정형화보다 더 고 정밀도를 가진 정형화를 위한 제 2 인에이블 신호의 하나의 시리즈에 기초해서 제 1 펄스 폭으로 제한된 후에 전달 신호 펄스상에서 제 2 정형화를 수행한다.
이러한 태양에 따르면, 전달 신호들은 제 1 정형화에 의해서 거칠게 조절되며, 그 후 제 2 정형화에 의해서 보다 정밀하게 조절된다. 여기에서, "정형화 (shaping)" 는 펄스 신호의 펄스 폭이외에 소정의 형상 또는 소정의 값에 따라서 상승 시간 및 하강 시간에서의 왜곡 및 펄스 사이클을 포함한 펄스 형상을 조절하는 것을 의미한다.
제 1 정형화에서, 전달 신호들은 제 1 인에이블 신호의 시리즈에서의 차이로 인한 변동 이외에 펄스 형상에서의 남아있는 오차를 가지는 것이 허용된다. 이러한 오차들은 제 2 정형화에 의해서 제 2 인에이블 신호의 정밀도에 따라서 수정될 수 있다. 또한, 제 1 정형화에서, 제 2 인에이블 신호로부터의 펄스 형상 및 펄스 폭에서의 차이는 제 2 정형화에서의 여백 (margin) 으로 의도적으로 남겨질 수도 있다.
본 발명의 전기 광학 장치 구동 회로의 다른 태양에서, 펄스 폭 제한 회로는 전달 신호들과 제 1 인에이블 신호 사이에서 AND 동작을 수행하는 것에 의해서 제 1 펄스 폭으로 전달 신호의 펄스 폭을 제한하고, 제 1 펄스 폭으로 제한된 후의 전달 신호의 펄스 폭을 AND 동작의 동작 결과에 기초한 신호와 제 2 인에이블 신호 사이에서 AND 동작을 수행하는 것에 의해서 제 2 펄스 폭으로 제한하기 위한 논리 회로를 포함한다.
이러한 태양에 따르면, 전달 신호의 펄스 폭은 인에이블 신호에 의해서 논리 회로에서 AND 동작을 수행하는 것으로 제한된다. 이러한 경우에, 상술한 2 스테이지의 정형화는 2 스테이지의 AND 회로들을 제공하는 것에 의해서 달성될 수도 있으며, 두 스테이지 중 하나는 통상 논리적으로 제공된다. 예를 들면, 다른 신호들을 가진 논리 동작들이 동작들 사이에서 또는 회로 후/전등에서 수행될 때, 균등 동작 회로에 의해서 실제 회로 크기를 감소시키는 것이 가능하다. 또한, 매우 단순한 방법으로 정형화 단계를 달성하기 위해서, 전달 신호들이, TFT등과 같은, 트랜지스터의 소스와 드레인 사이에서 공급되며, 트랜지스터의 게이트가 인에이블 신호에 의해서 제어되는 방법이 고려된다. 하지만, 논리 회로에 의한 회로의 구성은 입력 신호에 대한 출력 신호의 훨씬 더 좋은 동작 안정성을 가진다.
본 발명의 전기 광학 장치 구동 회로의 다른 태양에서, 데이터 라인 구동부는 시프트 레지스터, 제 1 및 제 2 인에이블 공급 라인들, 및 펄스 폭 제한 회로들 이외에 제 2 펄스 폭으로 제한된 후의 전달 신호에 의해서 조절되는 타이밍에서 이미지 신호를 샘플링하기 위한 샘플링 회로를 더 포함한다.
이 태양에 따르면, 타이밍 신호는 데이터 라인 구동부에서 이미지 신호의 샘플링 타이밍을 조절한다. 따라서, 디스플레이상에서 수직 줄무늬 형상의 조도 스팟들은 구동 시간에 실질적으로 전혀 발생하지 않거나 거의 발생하지 않는다.
이러한 태양에서, 데이터 라인 구동부에서 펄스 폭 제한 회로는 이미지 신호가 샘플링되는 기간에 앞서는 사전 충전 (precharge) 기간 동안 전달 신호들을 대신해서 사전 충전 타이밍 신호의 입력을 수신할 수도 있다.
이러한 경우에, 사전 충전 기간 동안 데이터 라인 구동부에서, 펄스 폭 제한 회로는 전달 신호를 대신해서 사전 충전 타이밍 신호를 정형화하고 출력한다. 사전 충전 회로들은 데이터 라인 자체의 기생 커패시턴스등으로 인한 데이터 라인의 전위 상에서 발생하는, 전압 레벨로부터의 이미지 신호의 시간 지연을 수정하기 위해서 이미지 신호를 적용하기 이전에 소정의 전위로 데이터 라인을 충전 및 방전한다. 상세하게는, 이미지 신호 배선 라인으로부터 사전 충전 기간 동안 데이터 라인으로 사전 충전 신호를 공급하는, "비디오 사전 충전"은 공지되었다. 그러한 방법에 의해서 사전 충전을 수행하기 위해서, 본 발명의 타이밍 신호가 사전 충전 기간 동안 이미지 신호 라인을 데이터 라인으로 전기적으로 연결하기 위해서 샘플링 회로를 동작하도록 하는 것이 필요하다. 여기에서, 사전 충전 기간 동안의 타이밍 신호가 사전 충전 타이밍 신호에 따라서 출력되며, 따라서 "비디오 사전 충전" 타입의 사전 충전 동작을 달성하는 것이 가능하다. 우연히 사전 충전 타이밍 신호가 OR 회로로써 AND 회로를 포함하는 펄스 폭 제한 회로에 통합될 수도 있다.
상술한 문제를 해결하기 위해서, 본 발명에 따르면, 본 발명의 상술한 전기 광학 장치 구동 회로 (회로는 다양한 태양을 포함); 다수의 데이터 라인 및 다수의 스캐닝 라인; 및 다수의 픽셀부들을 포함하는 전기 광학 장치가 제공된다.
본 발명의 전기 광학 장치에 따르면, 장치는 본 발명의 상술한 전기 광학 장치 구동 회로를 포함하며, 따라서 고선명으로 디스플레이하는 것이 가능하다. 이 전기 광학 장치는 다양한 디스플레이 유닛, 예를 들면, 액정 장치, 유기 EL 장치, 전자 페이퍼 (electronic paper) 등과 같은 전기 영동 장치 (electronphorectic device), 전자 방출 소자등을 사용한 디스플레이 장치 (전계 방출 디스플레이 (Field Emission Display) 및 표면 전도 전자 방출 디스플레이 (Surface Conduction Electron-Emitter Display)) 를 달성하는 것이 가능하다.
상술한 문제를 해결하기 위해서, 본 발명에 따르면, 상술한 전기 광학 장치를 포함하는 전자 시스템이 제공된다 (회로는 다양한 태양을 포함).
본 발명의 전자 시스템에 따르면, 시스템은 본 발명의 상술한 전기 광학 장 치를 포함한다. 이 전기 광학 장치는 본 발명의 전기 광학 장치 구동 회로를 갖추고 있으며, 따라서 고선명으로 디스플레이하는 것이 가능하다. 이 전자 시스템은 다양한 전자 시스템, 예를 들면, 프로젝션 디스플레이 장치, 텔레비젼 세트, 휴대폰, 전자 다이어리, 워드 프로세서, 뷰 파인더 타입/모니터-직접-뷰 타입 비디오 테입 레코더, 워크스테이션, TV 전화, POS 터미널, 터치 패널등에 적용될 수 있다.
상술한 문제를 해결하기 위해서, 본 발명에 따르면, 서로 교차하면서 연장되는 다수의 스캐닝 라인들 및 다수의 데이터 라인들, 및 개별적으로 데이터 라인들 및 스캐닝 라인들에 전기적으로 연결된 다수의 픽셀부들을 포함하는 전기 광학 장치에 적용되는 전기 광학 장치를 구동시키는 방법이 제공되며, 방법은 전달 신호의 펄스 폭을 전달 신호의 펄스 폭보다 작은 제 1 펄스 폭을 가진 제 1 인에이블 신호의 다수의 시리즈에 기초한 소정의 사이클을 가진 클록 신호에 기초해서 순서대로 출력되는 전달 신호의 각각의 펄스를 정형화하는 것에 의해서 제 1 펄스로 제한하기 위한 제 1 정형화 단계; 및 제 1 펄스 폭보다 작은 제 2 펄스 폭을 가진 제 2 인에이블 신호의 하나의 시리즈에 기초해서, 제 1 정형화 단계 후의 제 1 펄스 폭으로 제한된 전달 신호들의 모든 펄스들을 정형화하는 것에 의해서 제 2 펄스 폭으로 전달 신호의 펄스 폭을 제한하기 위한 제 2 정형화 단계를 포함한다.
본 발명의 전기 광학 장치를 구동시키는 방법에 따르면, 본 발명의 전기 광학 장치 구동 회로상의 아이템에서 상술한 바와 같이, 제 1 정형화 단계는 인에이블 신호들의 다수의 시리즈들에 의해서 수행된다. 그때부터, 제 2 정형화 단계는 인에이블 신호의 하나의 시리즈에 의해서 수행되며, 따라서 전달 신호들은 2 스테이지 이상의 정형화를 받게 된다. 제 2 정형화 단계 후에 신호의 펄스 폭은 제 2 인에이블 신호의 하나의 시리즈의 펄스 폭에 의해서 제한되며, 따라서 마지막으로 일정한 펄스 폭을 가진 타이밍 신호를 획득하는 것이 가능하다.
따라서, 본 발명의 전기 광학 장치를 구동시키는 방법에 따르면, 인에이블 신호들의 시리즈들에서의 차이로 인한 조도 스팟들은 전달 신호들을 처리하는 시간에 인에이블 신호들의 다수의 시리즈를 사용하는 동안 실질적으로 발생하지 않거나 거의 발생하지 않는다.
본 발명의 그러한 동작들 및 다른 장점들은 다음에서 개시되는 실시형태들로부터 명확해질 것이다.
도면의 간단한 설명
도 1 은 제 1 실시형태에 따른 전기 광학 장치의 전체 구성을 도시하는 평면도이다.
도 2 는 도 1 의 H-H'에 따른 단면도이다.
도 3 은 제 1 실시형태에 따른 전기 광학 장치의 TFT-어레이 기판상의 회로 구성을 도시하는 평면도이다.
도 4 는 제 1 실시형태에 따른 전기 광학 장치의 주 구동 시스템의 구성을 도시하는 블록도이다.
도 5 는 도 4 의 회로 시스템에서 논리 회로의 구성을 도시하는 도면이며, (A) 는 논리 회로 도면이며, (B) 는 (A)의 등가 회로를 도시하는 논리 회로 도면이 며, (C) 는 회로 도면이다.
도 6 은 제 1 실시형태에 따른 전기 광학 장치의 구동 방법을 설명하는 타이밍 차트이다.
도 7 은 제 1 실시형태의 변동에 따른 전기 광학 장치의 주 구동 시스템의 구성을 도시하는 블록도이다.
도 8 은 도 7 의 회로 시스템에서 논리 회로의 구성을 도시하는 도면이며, (A) 는 논리 회로 도면이며, (B) 는 (A) 의 등가 회로를 도시하는 논리 회로 도면이며, (C) 는 회로 도면이다.
도 9 는 본 발명의 전기 광학 장치가 인가되는 전자 시스템의 일 실시형태로서 프로젝션 컬러 디스플레이의 예를 도시하는 개략적 단면도이다.
도 10 은 도 7 에서 도시된 회로 시스템에서 논리 회로의 다른 예를 도시하는 논리 회로 도면이다.
도 11 은 도 8 에서 도시된 논리 회로의 부분이 다른 회로로 대체될 때의 논리 회로 도면이다.
(참조 번호)
2... 스캐닝 라인, 3... 데이터 라인, 6... 이미지 신호 라인, 7... 샘플링 회로, 10... TFT-어레이 기판, 10a... 이미지 디스플레이 영역, 51... 시프트 레지스터, 52, 55...논리 회로, 52A, 52B... AND 회로, 52D... OR 회로, 54... 유닛 회로, 71... 샘플링 스위치, 81, 82... 인에이블 공급 라인, 101... 데이터 라인 구동 회로, 104... 스캐닝 라인 구동 회로, d1, d2... 펄스 폭, Pi... 전달 신호, ENB1 내지 ENB4... 인에이블 신호들, M-ENB... 마스터 인에이블 신호, Qi... 제1 정형화 신호들, Si... 샘플링 회로 구동 신호, NRG... 사전 충전 타이밍 신호
본 발명을 수행하기 위한 최적의 실시형태 모드
이하, 도면을 참조해서 본 발명을 수행하기 위한 최적의 실시형태에 대해서 이하 설명한다.
1. 제 1 실시형태
먼저, 본 발명의 실시형태는 도 1 내지 6 을 참조해서 설명될 것이다. 다음의 실시형태는 본 발명의 전기 광학 장치는 액정 장치에 적용되는 경우이다.
<액정 장치의 구성>
먼저, 도 1 내지 도 3 을 참조해서 본 실시형태에서의 액정 장치의 전체 구성에 대한 설명이 주어질 것이다. 도 1 은 대향 기판 측면으로부터 보여지는 액정 장치의 평면도이다. 도 2 는 도 1 의 H-H'에 따른 단면도이다.
도 1 및 도 2 에서, 액정은 서로 마주보는 TFT 어레이 기판 (10) 및 대향 기판 (20) 을 포함한다. 액정층 (50) 은 TFT 기판 (10) 과 대향 기판 (20) 사이에서 둘러싸여진다. TFT 어레이 기판 (10) 및 대향 기판 (20) 은 이미지 디스플레이 영역 (10a) 의 주변에 위치한 실링 (sealing) 영역에 배치된 실링 물질 (52) 에 의해서 볼링된다. 실링 물질 (52) 은 두 기판을 볼링하기 위해서, 예를 들면 자외선-경화 수지 (ultraviolet-curing resin), 열경화성 수지등으로 이루어진다. 제조 과정에서 TFT 어레이 기판 (10) 상에 물질을 도포한 후에, 이 물질이 자외선 방사, 가열등에 의해서 경화된다. 또한 유리 섬유, 유리 비즈등과 같은 갭 물질은 TFT 어레이 기판 (10) 과 대향 기판 (20) 사이의 갭 (기판들 사이의 갭) 을 소정의 값으로 유지하기 위해서 실링 물질 (52) 에 산포된다. 이미지 디스플레이 영역 (10a) 의 프레임 영역을 정의하고 광을 차폐하는, 프레임 광 차폐막 (53) 이 실링 물질 (52) 가 배치된 실링 영역의 내부와 병렬적으로 대향 기판 (20) 에 배치된다. 하지만, 이와 같은 프레임 광 차폐막 (53) 의 일부 또는 전부는 내부 차폐막으로서 TFT 어레이 기판 (10) 에 배치될 수도 있다.
데이터 라인 구동 회로 (101) 및 외부 연결 터미널 (102) 는 TFT 어레이 기판 (10) 상의 이미지 디스플레이 영역 (10a) 의 주변에 위치한 주변 영역에서의 TFT 어레이 기판 (10) 의 한쪽 단부를 따라서 제공된다. 스캐닝 라인 구동 회로 (104) 는 프레임 광 차폐막 (53) 에 의해서 커버되도록 및 한쪽 측면에 인접한 두 단부들을 따라서 제공된다. 또한, 다수의 배선 라인들 (105) 은 이러한 방식으로 이미지 디스플레이 영역 (10a) 의 양쪽 단부에 배치된 두개의 스캐닝 라인 구동 회로들 (104) 을 연결하기 위해서 프레임 광 차폐막 (53) 에 의해서 커버되도록 및 TFT-어레이 기판 (10) 의 남아있는 한쪽 측면을 따라서 제공된다. 또한, 상부 및 하부 도전성 터미널 (106) 이 두 기판들 사이에서의 전기적 연결을 확인하기 위해서 TFT 어레이 기판 (10) 과 반대쪽 기판 (20) 사이에 배치된다.
도 2 에서, 픽셀 전극들 (9a) 이 TFT 어레이 기판 (10) 상에서, 스위칭 TFT들 및 다양한 배선 라인들등 상에서 형성되며, 또한 배열층이 그 위에 형성된다. 한편, 다수의 픽셀 전극들 (9a) 에 마주보는, 대향 전극 (21) 이 액정층 (50) 을 통하여 대향 기판 (20) 상에서 이미지 디스플레이 영역 (10a) 내에 형성된다. 즉, 액정 커패시터들은 개별적 전극들 사이에서의 전압의 인가에 의해서 픽셀 전극들 (9a) 과 대향 전극들 (21) 사이에 형성된다. 그리드 정형화 또는 줄무늬 정형화 광 차폐막 (23) 은 이러한 대향 전극 (21) 상에 형성되며, 또한 배열층은 그 위를 커버한다. 액정층 (50) 은 예를 들면 한가지 종류 또는 여러가지 종류의 네마틱 (nematic) 액정의 액정을 혼합하는 것에 의해서 생성된 액정을 포함한다. 액정층 (50) 은 배열층들의 쌍 사이에서 소정의 배열 단계로 들어간다.
이것과 관련하여, 여기에서 도시되지 않았지만, 이하 설명되는 샘플링 회로 (7) 는 데이터 라인 구동 회로 (101), 스캐닝 라인 구동 회로 (104) 등 이외에 TFT 어레이 기판 (10) 상에 형성된다. 이것 이외에, 적재 (shipping) 시간에서 또는 생산 기간 동안 액정 장치의 품질, 흠결등을 체크하는 체크 회로등이 형성될 수도 있다. 또한, 편광막, 지연막, 편광기등이 통상의 백색 모드 (white mode) 및 통상의 흑색 모드 (black mode) 의 차이 및 TN (트위스트 네마틱) 모드, STN (슈퍼 TN) 모드, D-STN (더블-STN) 모드등과 같은 통상의 모드에 의존해서 TFT 어레이 기판 (10) 상의 방출광의 방출면 상에서 및 대향 기판 (20) 상의 프로젝션 광의 입사면 상의 소정의 방향으로 배치된다. 상기 것들은 이러한 액정 장치의 구성의 개관이다.
다음, 도 3 내지 도 5 를 참조해서 이러한 액정 장치의 주 구성의 설명이 주어질 것이다. 여기서, 도 3 은 액정 장치의 주 부분의 구성을 도시한다. 도 4 는 도 3 에서 도시된 구성 내의 전달 신호를 정형화하기 위한 회로 시스템을 도시한다. 도 5 는 도 4 에서의 회로 시스템에서 논리 회로의 회로 구성을 도시한다.
도 3 에서, 액정 장치는, 예를 들어, 석영 기판, 유리 기판, 또는 실리콘 기판으로 만들어진 TFT 어레이 기판 및 대향 기판 (20) (도면에 도시되지 않음) 이 액정층을 통과하여 서로 마주보도록 배치되며, 이미지 디스플레이 영역 (10a) 에 정렬되며 할당된 픽셀 전극들 (9a) 에 인가된 전압들이 제어되며, 액정층 상에 가해진 전계는 각각의 픽셀에 대해서 변조되는 구성을 가진다. 이것에 의해서, 두 기판 사이에서의 투과광의 양이 제어되며 따라서 이미지가 그레이 스케일로 디스플레이된다. 이러한 액정 장치는 TFT 활성-매트릭스 어드레스 방법을 사용한다. TFT 어레이 기판 (10) 의 이미지 디스플레이 영역 (10a) 에서, 매트릭스 스테이지로 배치된 다수의 픽셀 전극들 (9a) 및 서로 교차하면서 배열된 다수의 스캐닝 라인들 (2) 및 데이터 라인들 (3) 이 형성되며, 픽셀들에 대응한 픽셀부들이 구성된다. 이것과 관련하여, 도면에 도시되지 않지만, 스캐닝 라인 (2) 을 통해서 개별적으로 제공되는 스캐닝 신호에 따라서 도전적이거나 비도전적이 되도록 제어되는, 트랜지스터 또는 박막 트랜지스터 (TFT) 등과 같은 스위칭 소자 및 전극 (9a) 에 인가되는 전압을 유지하기 위한 저장 커패시터가 각각의 픽셀 전극 (9a) 과 데이터 라인 (3) 사이에서 형성된다. 또한, 데이터 라인 구동 회로 (101) 등과 같은, 구동 회로가 이미지 디스플레이 영역 (10a) 의 주변 영역에 형성된다.
데이터 라인 구동 회로 (101) 는 시프트 레지스터 (51), 논리 회로 (52) 및 샘플링 회로 (7) 를 포함한다. 시프트 레지스터 (51) 는 데이터 라인 구동 회로 (101) 로 입력되는, 시프트 레지스터 시작 신호 DX 및 소정의 사이클을 가진 X- 면 클록 신호 CLX (및 CLX의 반전 신호 CLX') 에 기초해서 각각의 스테이지로부터 순서대로 전달 신호들 Pi (i = 1,...,n) 을 출력한다.
논리 회로 (52) 는 본 발명의 "펄스 폭 제한 회로"의 특정예이며, 인에이블 신호에 기초한 전달 신호들 Pi (i = 1,...n) 을 정형화하며, 그것들에 기초하여 샘플링 회로 구동 신호들 Si (i = 1,...2n) 을 마지막으로 출력하는 기능을 가진다. 도 4 에서, 논리 회로 (52) 는 AND 회로 (51A) 및 AND 회로 (52B) 를 포함한다. AND 회로 (52A) 는, 개별적으로 4 개의 인에이블 공급 라인 (81) 으로부터 공급된, 인에이블 신호들 ENB1 내지 ENB4 중 하나와 시프트 레지스터 (51) 로부터 입력된 전달 신호들 Pi (i= 1,...,n) 사이의 AND 동작을 수행하며, 제 1 정형화 신호들 Qi (i =1,...,2n) 을 결과로 출력한다. AND 회로들 (52B) 은 이후 스테이지에서 배치되며, 인에이블 공급 라인 (82) 으로부터 공급된 마스터 인에이블 신호 M-ENB 와 제 1 정형화 신호들 Qi (i = 1,...,n) 사이에서의 AND 동작을 수행하며, 샘플링 회로 구동 신호 Si (i = 1,...,2n) 로써 결과를 출력한다. AND 동작을 수행하는 것에 의해서, 전달 신호들 Pi (i = 1,...,n) 및 제 1 정형화 신호들 Qi (i = 1,...,2n) 의 파형들이 더 좁은 펄스 폭을 가진, 마스터 인에이블 신호 M-ENB 와 인에이블 신호들 ENB1 내지 ENB4의 파형에 기초해서 손질되며, 펄스 폭들은 인에이블 신호들의 펄스 폭으로 제한된다. 여기서, 인에이블 신호들 ENB1 내지 ENB4 및 마스터 인에이블 신호 M-ENB 는 각각 "제 1 인에이블 신호들의 다수의 시리즈들" 및 "제 2 인에이블 신호들의 하나의 시리즈"의 예들이다.
또한, 전달 신호 Pi (i = 1,...,n) 은 신호들의 각각의 쌍에 대해서 시프트 레지스터 (51) 로부터 AND 회로 (52A) 로 입력된다. 즉, 배선 라인들의 개수가 이 부분에서 반으로 감소되기 때문에, 그러한 구성을 가진 데이터 라인 구동 회로 (101) 의 레이아웃은 공간 절약으로 설계될 수 있으며, 따라서 이것은 피치를 더욱 좁게 만드는 것을 돕는다. 또한, 전달 신호들 Pi (i = 1,...,n) 은 AND 회로 (52A) 의 쌍으로 동시에 입력되며 따라서 인에이블 신호들 ENB1 내지 ENB4 로부터 상이한 신호들이 제 1 정형화 신호들 Qi (i = 1,...,2n) 가 개별적으로 상이한 시간에서 출력되도록 쌍으로 입력된다.
논리 회로 (52) 는 도 5(a) 에서 도시된 AND 회로 (52A) 및 하나의 유닛으로서 AND 회로 (52B) 를 포함하는 유닛 회로 (54) 를 사용해서 구성된다. 각각의 유닛 회로 (54) 는 전달 신호들 Pi (i = 1,...,n) 의 브랜치 배선 라인의 각각에 대응하도록 배열된다. 유닛 회로 (54) 는 도 5(b) 의 논리 회로 (52C) 에 등가이며, 따라서 회로는 TFT들을 사용하는 도 5(c) 로 상세하게 구성될 수 있다.
샘플링 회로 (7) 는, 참조 클록 신호들인, 샘플링 회로 구동 신호들 Si (i = 1,...,2n) 에 따라서 이미지 신호 라인 (6) 상으로 공급된 이미지 신호 VID를 샘플링하며, 데이터 라인들 (3) 상으로 각각의 신호들을 개별적으로 데이터 신호로써 인가한다. 예를 들면, 도 4 에서 도시된 바와 같이, 샘플링 회로 (7) 는 P-채널 또는 N-채널 TFT, 또는 보충적 TFT 와 같은, 단일 채널 TFT를 포함하는 샘플링 스위치 (71) 를 포함한다. 이러한 샘플링 회로 구동 신호들은 본 발명의 "타이밍 신호"의 예이다.
이것과 관련해서, 설명의 간단함을 위해서, 이미지 신호 라인 (6) 은 하나의 라인으로 가정되며, 이미지 신호 VID 가 이 이미지 신호 라인 (6) 으로부터의 샘플링 스위치 (71) 의 임의의 하나에 제공되는 것으로 가정된다. 하지만, 이미지 신호는 직렬-병렬로 확장될 수도 있다 (즉, 위상 확장됨). 예를 들면, 이미지 신호가 6 개의 이미지 신호들 VID1 내지 VID6 의 위상으로 직렬-병렬 확장될 때, 이러한 이미지 신호들은 6 이미지 신호 라인들을 통하여 개별적으로 샘플링 회로 (7) 로 입력된다. 직렬 이미지 신호를 변환하는 것에 의해서 획득된 병렬 이미지 신호들이 동시에 다수의 이미지 신호 라인들로 공급될 때, 각각의 그룹에 대한 데이터 라인 (3) 상으로 이미지 신호를 입력하는 것이 가능하며, 따라서 구동 주파수가 억제될 수 있다.
스캐닝 라인 구동 회로 (104) 는, 스캐닝 신호들을 인가하기 위한 기준 클록인, Y 면 클록 신호 CLY (및 CLY의 반전 신호 CLY') 에 기초해서 생성된 스캐닝 신호들을, 스캐닝 라인들 (2) 의 배열 방향으로 데이터 신호들 및 스캐닝 신호들에 의해서 매트릭스 상태로 배치된 다수의 이미지 전극들 (9a) 을 스캔하기 위해서 순서대로 다수의 스캐닝 라인들 (2) 로 인가한다. 그 시간에, 전압이 양쪽 단부로부터 동시에 각각의 스캐닝 라인 (2) 으로 인가된다.
이것과 관련해서, 클록 신호들과 같은, 다양한 타이밍 신호들은 도시되지 않은 타이밍 발생기에 의해서 발생되며, TFT 어레이 기판 (10) 상의 개별적 회로로 공급된다. 또한, 각각의 구동 회로를 구동시키는데 필요한 전력 공급 전압등은 외부 회로로부터 공급된다. 또한, 대향 전극 전위 LCC는 외부 회로로부터의 상부 및 하부 도전성 터미널 (106) 에서 뽑아낸 신호 라인 상으로 공급된다. 대 향 전극 전위 LCC 는 상부 및 하부 도전성 터미널 (106) 을 통해서 대향 전극 (21) 로 공급된다. 대향 전극 전위 LCC는 적절한 값으로 픽셀 전극 (9a) 을 가지고 전위차를 유지하고 액정 홀딩 커패시턴스를 제공하기 위해서 대향 전극 (21) 의 기준 전위가 된다.
<액정 장치를 구동하는 방법>
다음으로, 이러한 액정 장치의 동작, 특히, 도 3 내지 6 을 참조하여 전달 신호들 Pi (i = 1,...,n) 을 샘플링 회로 구동 신호들 Si (i = 1,...,2n) 로 정형화하는 단계들에 대한 설명이 주어질 것이다. 도 6 은 도 4 에서 도시된 구동 시스템에서의 다양한 신호들의 타이밍 차트이다.
도 6 의 타이밍 차트에서 도시되는 바와 같이, 먼저, 전달 신호들 Pi (i = 1,...,n) 이 데이터 라인 구동 회로 (101) 에서 P1, P2,...,로서 순서대로 시프트 레지스터 (51) 로부터 출력된다. 그 시간에, 홀수 번호의 전달 신호들 P2k-1 및 짝수 번호의 전달 신호들 P2k (k = 1,...,n/2) 이 보충적 타이밍에서 출력된다. 개별적 전달 신호들 Pi (i = 1,...,n) 의 펄스 폭은 AND 회로 (52A) 에서 인에이블 신호들 ENB1 내지 ENB4 중 하나로 AND 동작을 받는 것에 의해서 (즉, 인에이블 신호들 ENB1 내지 ENB4 에 의해서 정형화하는 것에 의해서) 인에이블 신호들 ENB1 내지 ENB4 의 펄스 폭 (d1) 에 제한된다. 인에이블 신호들 ENB1 내지 ENB4 의 각각의 신호들은 각각의 펄스가 서로 중첩되지 않도록 이동된 위상을 가진다. 따라서, 동일한 전달 신호들 Pi (i = 1,...,n) 이 갈라지고 입력되는, AND 회로 (52A) 의 쌍에서, 상이한 타이밍을 가진 펄스 파형은 개별적으로 입력된 인에이블 신호들에 기초해서 출력된다. 전달 신호들 Pi (i = 1,...,n) 이 시프트 레지스터 (51) 에 입력된, 클록 신호 CLX 등에 따라서 출력되기 때문에, 클록 사이클의 제한에 의해서 주파수를 상승시키는 것에 일정한 제한이 있다. 하지만, 이러한 방식으로 논리 회로 (52) 에서 인에이블 신호로 AND 동작을 수행하는 것에 의해서 펄스 폭을 제한하는 것에 의해서 사이클을 좁게 만드는 것이 가능하다.
AND 회로 (52A) 의 각각의 출력은 여기서 제 1 정형화 신호 Qi (i = 1,...,2n) 로 사용된다. 여기서, 인에이블 신호들 ENB1 내지 ENB4 이 개별적으로 상이한 시리즈의 신호들이기 때문에, 파형이 모두 완벽하게는 동일하지는 않은 경우가 고려된다. 그러한 경우에, 다른 펄스로부터 상이한 펄스 폭을 가진 펄스가 제 1 정형화 신호 Qi (i = 1,...,2n) 에서 혼합된다. 예를 들면, 도 6 에서 도시된 바와 같이, 인에이블 신호 ENB3 이 기준이 되는 펄스 폭 d1 보다 더 넓은 펄스 폭 d1'을 가질 때, 대응하는 제 1 정형화 신호 Q3 의 펄스 폭은 또한 펄스 폭 d1'이 된다.
상술한 AND 회로 (52A) 에서 전달 신호 Pi (i = 1,...,n) 의 정형화 단계는 오직 제 1 정형화 단계이며, AND 회로 (52B) 에서의 제 2 정형화 단계는 이후에 수행된다.
개별적인 제 1 정형화 신호들 Qi (i = 1,...,2n) 은 AND 회로 (52B) 에서 마스터 인에이블 신호 M-ENB 로 AND 동작을 받는 것에 의해서 (즉, 마스터 인에이블 신호 M-ENB 에 의해서 정형화하는 것에 의해서) 마스터 인에이블 신호 M-ENB 의 펄스 폭 d2 로 제한된다. 마스터 인에이블 신호 M-ENB 의 펄스 폭 d2 는, 신호가 단일 시리즈로 만들어지기 때문에, 인에이블 신호들 ENB1 내지 ENB4 와 다르게 항상 일정한 것으로 고려된다. 또한, 펄스 폭 d2 는 펄스 폭 d1보다 훨씬 더 좁다. 따라서, 제 1 정형화 신호 Q3의 펄스 폭 d1' 은 또한 샘플링 회로 구동 신호 S3 를 생성하고 출력하기 위해서 펄스 폭 d2에 의해서 제한된다.
이러한 방식으로, 제 1 정형화 신호들 Qi (i = 1,...,2n) 의 각각의 펄스는 단일 마스터 인에이블 신호 M-ENB 의 파형에 기초해서 정형화되며, 따라서 생성되고 출력되는 샘플링 회로 구동 신호 Si (i = 1,...,2n) 가 균일한 펄스 폭 d2 를 가지기 위해서 만들어진다. 즉, 논리 회로 (52) 에서, 펄스 폭 d2 으로 조절되는 펄스 폭을 가진 샘플링 회로 구동 신호들 Si (i = 1,...,2n) 이 마지막으로 획득된다. 이것과 관련해서, 본 실시형태에서, 제 1 정형화 단계 및 제 2 정형화 단계로부터 개별적으로 출력되는 신호들의 펄스 폭이 통제될 뿐만 아니라, 상승 시간 및 하강 시간에서의 왜곡 및 펄스들의 간격을 포함하는 펄스 형상 또는 펄스 사이클도 역시 인에이블 신호의 파형에 의해서 통제된다. 즉, 샘플링 회로 구동 신호들 Si (i = 1,...,2n) 의 펄스들이 간격들 또는 펄스 사이클이 마스터 인에이블 신호 M-ENB에 의해서 소정의 값으로 조절되며, 펄스 형상이 또한 소정의 형상으로 조절된다.
샘플링 회로 구동 신호들 Si (i = 1,...,2n) 은 이미지 신호 라인 (6) 으로부터 샘플링 스위치 (71) 로 이미지 신호 VID 를 공급하기 위해서 샘플링 회로 (7) 의 샘플링 스위치 (71) 의 그룹을 구동시킨다. 이러한 방식으로, 이미지 신호 VID 가 샘플링된다. 여기서, 샘플링 회로 구동 신호들 Si (i = 1,...,2n) 의 펄스 폭이 펄스 폭 d2로 균일하게 만들어지기 때문에, 생성되는 데이터 신호들의 펄스 폭은 또한 펄스 폭 d2로 조절되며 균일하다. 또한, 샘플링 회로 구동 신호들 Si (i = 1,...,2n) 의 펄스 간격 또는 펄스 사이클은 소정의 값을 가지며, 생성되는 데이터 신호들의 펄스 간격 또는 펄스 사이클은 또한 소정의 값으로 조절된다. 또한, 샘플링 회로 구동 신호들 Si (i = 1,...,2n) 의 펄스 형상은 여기서 소정의 형상으로 조절되기 때문에, 생성되는 데이터 신호들의 펄스 형상은 또한 소정의 형상으로 조절된다. 따라서, 적절하게 제어된 펄스 폭, 펄스 형상등을 가진 데이터 신호를 획득하는 것이 가능하다.
데이터 신호는 각각의 데이터 라인 (3) 으로부터 선택된 픽셀 컬럼의 픽셀 전극 (9a) 에 인가되며, 데이터를 기록하기 위해서 미도시된 저장 커패시터를 충전 또는 방전시킨다. 그 시간에서, 데이터 신호의 펄스 폭, 펄스 형상등이 상술한 바와 같이 균일하기 때문에, 조도는 비교적 적절한 값으로 표현될 수 있으며, 따라서 펄스 폭에서의 차이에 기초해서 디스플레이 이미지의 조도 스팟의 발생을 감소 또는 방지시키는 것이 가능하다. 즉, 디스플레이의 조도는 픽셀 전극들 (9a) 에 공급된 데이터 신호의 상승 시간 및 하강 시간에서의 왜곡, 폭, 높이등에 의해서 제어된다.
이러한 방식으로, 본 실시형태에 따라서, 데이터 신호의 펄스 폭은 상술한 정형화 단계들의 두 개의 스테이지를 통해서 생성된 샘플링 회로 구동 신호들 Si 에 의해서 조절된다. 따라서, 인에이블 신호들 ENB1 내지 ENB4 의 시리즈에서의 차이로 인한 조도 스팟들은 제 1 정형화 단계에서 인에이블 신호들 ENB1 내지ENB4 의 다수의 시리즈를 사용하는 동안 실질적으로 발생하지 않거나 거의 발생하지 않는다. 또한, 데이터 신호의 펄스 형상 및 펄스 간격 또는 펄스 사이클은, 샘플링 회로 구동 신호들 Si 에 의해서, 각각, 소정의 값 및 소정의 형상으로 규제되며, 따라서 적절한 구동이 가능하다.
또한, 샘플링 회로 구동 신호들 Si (i = 1,...,2n) 의 펄스 폭은 마스터 인에이블 신호 M-ENB 의 펄스 폭 d2에 의해서 마지막으로 조절되며, 펄스 형상이 또한 소정의 형상으로 조절된다. 따라서, 제 1 정형화 단계의 출력 파형은 높은 정밀도를 가질 필요가 없다. 따라서, 전달 신호들 Pi (i = 1,...,n) 의 펄스 형상, 사이클, 펄스 폭등은 제 1 정형화에 의해서 거칠게 조절되며, 그 후 제 2 정형화에 의해서 보다 정밀하게 조절된다. 예를 들면, 제 1 정형화에서, 전달 신호들 Pi (i =1,...,n) 은 인에이블 신호들 ENB1 내지 ENB4 의 시리즈들에서의 차이로 인한 변동 이외에 펄스 정형화에서의 남아있는 오차를 가지는 것이 허용된다. 이러한 오차들은 제 2 정형화 단계에 의해서 마스터 인에이블 신호 M-ENB 의 정밀도에 따라서 수정될 수 있다. 이것과 관련하여, 제 1 정형화 단계에서, 마스터 인에이블 신호 M-ENB 로부터의 펄스 형상 및 펄스 폭에서의 차이는 제 2 정형화 단계에서의 여백으로 의도적으로 남겨질 수도 있다.
이것과 관련하여, 상술한 실시형태에서, 제 1 정형화 단계의 인에이블 신호들은 4 개의 인에이블 신호들 ENB1 내지 ENB4 의 시리즈가 되는 것이 고려된다. 인에이블 신호들의 시리즈들의 개수는 이것보다 더 낮아질 수도 있으며 (예를 들어, 2 개의 시리즈), 이것보다 더 높아질 수도 있다 (예를 들어, 8 개 이상의 시리즈). 구동 주파수가 고선명의 진전에 대응하여 더 높아진다면, 인에이블 신호들의 시리즈의 개수는 펄스 폭을 줄이기 위해서 증가된다. 그러한 경우에, 펄스 형상이 시리즈들 사이에서 상이해지는 상황이 더욱 자주 발생한다. 따라서, 이러한 방식으로 인에이블 신호들의 다수의 시리즈에 의해서 정형화된 이후에 인에이블 신호의 하나의 시리즈로 정형화하는 방법이 디스플레이 품질을 유지하는 데 효과적이다.
<2. 변동 1>
상술한 실시형태에서, 이미지 신호 VID 의 기록 기간 (즉, 샘플링 기간) 의 동작에 대한 설명이 주어졌다. 하지만, 그러한 액정 장치에서, 사전 충전 동작이 샘플링 기간 이전에 수행될 수도 있다. 그러한 경우에서, 액정 장치는 예를 들어, 다음과 같이 구성될 수도 있다. 여기서, 도 7 은 본 실시형태의 변동에 따라서 액정 장치의 전달 신호의 정형화에 대한 회로 시스템을 도시한다. 도 8 은 도 7 의 회로 시스템에서의 논리 회로의 회로 구성을 도시한다.
현재의 변동에 따라서 액정 장치는 실질적으로 본 실시형태와 동일한 기초 구성을 가진다. 하지만, 액정 장치는 데이터 라인 구동 회로 (101) 가 논리 회로 (55) 로 대신되고 사전 충전은 구동 시간에 수행되는 점에서 상이하다. 따라서, 본 실시형태에서의 구성 부품들과 동일한 구성 부품들이 동일한 참조 번호로 표시되고, 이러한 설명들은 적절하게 생략된다.
도 7 에서, 논리 회로 (55) 는 3 개의 스테이지, 즉 AND 회로 (52A), OR 회 로 (52D), 및 AND 회로 (52B) 를 포함한다. OR 회로 (52D) 는 AND 회로 (52A) 의 이후 스테이지 및 AND 회로 (52B) 의 이전 스테이지에 배치된다. OR 회로 (52D) 는 AND 회로 (52A) 의 출력 및 사전 충전 타이밍 신호 NRG (잡음 감소 게이트 : Noise Reduction Gate) 로부터 입력을 수신하며, 하나 이상의 이러한 신호들이 입력될 때 "High"를 출력한다. 사전 충전 타이밍 신호 NRG 는 TFT 어레이 기판 (10) 의 외부로부터 공급된다.
그러한 데이터 라인 구동 회로는 예를 들면 다음과 같이 구동된다.
이미지 신호 VID의 샘플링 기간 이전의 사전 충전 기간을 정의하며, OR 회로들 (52D) 에 즉시 공급된다. 그러한 기간 동안, 사전 충전 타이밍 신호 NRG 와 동일한 신호가 인에이블 공급 라인 (82) 을 통하여 AND 회로 (52B) 로 입력된다. 따라서, 사전 충전 타이밍 신호 NRG 의 입력 기간 동안에, 모든 샘플링 스위치들 (71) 은 동시에 도전적이 되고 모든 데이터 라인들 (3) 은 픽셀 신호 라인 (6) 에 연결되는 도전적 스테이트로 즉시 간다. 논리 회로 (55) 는 모든 샘플링 스위치들 (71) 이 동시에 도전적이 되고 모든 데이터 라인들 (3) 이 사전 충전 타이밍 신호 NRG 의 입력 기간 동안에 픽셀 신호 라인 (6) 에 연결된 도전적 스테이트로 즉시 간다. 이 시간에서, 사전 충전 기간 동안, 데이터 라인 (3) 은 이미지 신호 라인 (6) 으로부터 이미지 신호의 공급을 수신할 수도 있거나, 이미지 신호의 전위와는 다른 소정의 전위로 연결될 수도 있다. 선택적으로, 데이터 라인 (3) 은 이미지 신호 (6) 에 의해서 도전적 스테이트에 오직 있을 수도 있으며, 이미지 신호 라인 (6) 으로부터의 신호의 공급을 수신하지 않을 수도 있다.
샘플링 기간 동안에, 논리 회로 (55) 는 논리 회로 (52) 와 동일한 방법으로 마스터 인에이블 신호 M-ENB 및 인에이블 신호들 ENB1 내지 ENB4 에 따라서 샘플링 회로 구동 신호들 Si (i = 1,...,2n) 을 생성하고 출력한다. 즉, 사전 충전 타이밍 신호 NRG 는 이 기간의 OR 회로들 (52D) 로 입력되지 않으며, 따라서 OR 회로 (52D) 는 AND 회로 (52A) 에 의해서 출력된 제 1 정형화 신호들 Qi (i = 1,...,2n) 에 대응하여 "High"를 출력한다.
사전 충전 기간 동안, 데이터 라인 (3) 과 대향 전극 (21) 사이에서 발생하는 커패시턴스, 샘플링 스위치 (71) 의 트랜지스터 커패시턴스, 및 이미지 신호 라인 (6) 의 배선 커패시턴스는 이미지 신호 라인 (6) 을 통하여 충전되거나 방전된다. 따라서, 사전 충전 이후에 서로에 대해서 데이터 라인들 (3) 사이의 전위의 변동는 거의 또는 실질적으로 어떠한 문제도 되지 않는다. 결과적으로, 이후 샘플링 기간 동안 데이터 신호를 기록할 때의 변동들이 억제되며, 따라서 감소된 디스플레이 스팟들을 가진 고선명 이미지를 디스플레이하는 것이 가능하게 된다.
본 발명의 실시형태 및 본 발명의 변동들에 대한 특정한 설명이 주어졌다. 하지만, 본 발명은 이러한 것에 국한되지 않으며, 다양한 변동들이 만들어질 수 있다. 예를 들면, 상술한 실시형태에서, 시프트 레지스터 (51) 로부터의 각각의 출력은 갈라지고 AND 회로 (52A) 의 각각의 쌍으로 입력된다. 하지만, 그러한 브랜치 입력이 필연적으로 요구되지는 않는다. 예를 들면 전체 데이터 라인 구동 회로가 개별적 데이터 라인들에 상응하는 유닛 회로의 세트로써 구성된다면, 다양한 신호들이 다수의 회로들 사이에서 공유되지 않으며, 각각의 유닛 회로로 입력되며, 각각의 유닛 회로로부터 출력된다.
또한, 전달 신호의, AND 회로 (52A) 및 AND 회로 (52B) 에 의해서, 오직 2 개의 스테이지의 정형화 단계가 본 실시형태들에서 수행된다. 하지만, 본 실시형태에서, 상술한 2 개 이상의 스테이지가 수행되어야하고, 예를 들면, 유사한 정형화 단계가 또한 수행될 수도 있다. 하지만, 그러한 경우에서, 하강 없이 마지막 위치에서 인에이블 신호의 하나의 시리즈들에 의해서 정형화 단계를 포함하는 것이 필요하다.
또한, 데이터 라인 구동 회로 (101) 에서의 전달 신호들의 정형화에 대한 설명이 주어졌다. 하지만, 스캐닝 라인 구동 회로 (104) 에서의 전달 신호들은 동일한 방식으로 정형화될 수 있다.
<3. 변동 2>
다음, 도 10 을 참조할 때, 도 8(a) 에서 도시된, 전달 신호들의 정형화시의 회로 시스템으로, 실제적 회로 구성에 대한 설명이 주어질 것이다. 도 10 은 도 8 에서 도시된, 전달 신호들의 정형화시, 회로 시스템의 다른 예를 도시하는 논리 회로도이다.
즉, 도 4, 5, 7 및 8 에서 도시된 각각의 논리 회로 (52) (AND 회로 및 OR 회로) 는 네거티브 논리 회로 (NAND 회로 및 NOR 회로) 에 의해서 구성될 수 있다. 도 10 에서 도시된 회로는 이러한 사실을 상세하게 도시하는 예이며, 도 7 에서의 논리 회로 (55) 의 실제적 회로 구성의 예이다.
이것과 관련하여, 사전 충전을 위한 구성 (OR 회로 (62D), 인버터 회로 (64), 및 사전 충전 타이밍 신호 NRG 의 입력) 이 도 10 에서의 논리 회로로부터 제거되며, 결과는 도 4 에서의 논리 회로 (52) 의 실제적 회로 구성이 된다.
도 10 에서, 논리 회로 (66) 는 4 개의 스테이지들, 즉, NAND 회로 (62A), OR 회로 (62D), NAND (62B), 및 인버터 회로 (63) 를 포함한다. OR 회로 (62D) 는 NAND 회로 (62A) 의 이후 스테이지 및 NAND 회로 (62B) 의 이전 스테이지에 배치된다. OR 회로 (62D) 는 NAND 회로 (62A) 의 출력으로부터의 입력 및 인버터 회로 (64) 를 통한 사전 충전 타이밍 신호 NRG (잡음 감소 게이트) 를 수신하고, 하나 이상의 이러한 신호들이 입력될 때 "High"로 출력한다. 사전 충전 타이밍 신호 NRG 는 TFT 어레이 기판 (10) 의 외부로부터 공급된다. 인버터 회로 (63) 은 순서대로 NAND 회로의 이후 스테이지에 연결되는 3 개의 인버터 회로들 (63A, 63B, 및 63C) 을 포함한다. 인버터 회로들 (63A, 63B 및 63C) 은 신호의 출력이 이러한 순서로 증가되도록 증가하는 채널 대역폭을 이러한 순서로 가진 트랜지스터들에 의해서 형성된다. 보다 상세하게는, 인버터 회로 (63B) 에 포함된 트랜지스터의 채널 대역폭은 인버터 회로 (63A) 에 포함된 트랜지스터의 채널 폭보다 더 크다. 인버터 회로 (63C) 에 포함된 트랜지스터의 채널 대역폭은 인버터 회로 (63B) 에 포함된 트랜지스터의 채널 폭보다 더 크다. 논리 회로 (66) 에 따라서, 논리 회로 (66) 의 이후 스테이지에 전기적으로 연결되는 샘플링 스위치 (71) 는 논리 회로 (55) 를 사용하는 경우와 비교할 때 큰 출력을 가지는 샘플링 회로 구동 신호들 Si 에 의해서 구동될 수 있다.
다음으로, 도 11 을 참조할 때, AND 회로 (52B) 및 NAND 회로 (62B) 를 대신할 수 있는 논리 회로의 예의 설명이 주어질 것이다. 도 11 은 AND 회로 (52B) 및 NAND 회로 (62B) 를 대신할 수 있는 등가 회로의 예를 도시하는 논리 회로도이다.
도 11 에서, 등가 회로 (72B) 는 n-채널 트랜지스터 (74n) 의 쌍 및 p-채널 트랜지스터 (74p) 의 쌍을 가진 전송 게이트 (74), 및 전송 게이트 (74) 를 구성하는 트랜지스터들의 게이트들에 전기적으로 연결하는 인버터 회로 (73) 를 포함한다. 마스터 인에이블 신호 M-ENB 는 트랜지스터 (74n) 의 게이트로 입력된다. 등가 회로 (72B) 에 따라서, 펄스 폭은 AND 회로 (52B) 및 NAND 회로 (62B) 를통하여 샘플링 회로 구동 신호들 Si를 출력하는 경우와 비교할 때 더 좁게 정형화될 수 있다. 따라서 바람직한 샘플링 회로 구동 신호들 Si 는 샘플링 스위치들 (71) 이 높은 주파수로 구동될 때 출력될 수 있다. 또한, 회로 크기는 크게 감소될 수 있으며, 따라서 구성은 픽셀 피치가 좁아질 때 더욱 유리하다.
<4. 전자 시스템>
상술한 액정 장치는 예를 들면 프로젝터에 적용된다. 여기서, 상술한 실시형태의 액정 장치가 광 밸브로서 사용되는 프로젝터에 대한 설명이 주어질 것이다.
도 9 는 프로젝터의 구성의 예를 도시하는 평면도이다. 도면에서 도시된 바와 같이, 할로겐 램프등과 같은 백광 소스를 포함하는 램프 유닛 (1102) 이 프로젝터 (1100) 에 배치된다. 램프 유닛 (1102) 으로부터 방출된 프로젝션 광이 광 가이드의 내부에 배치된 2 개의 다이크로익 미러들 (1108) 및 4 개의 미러들 (1106) 에 의해서 3 개의 기본 컬러들 RGB 로 나뉘어지며, 각각이 기본 컬로의 각각에 대응하는, 광 밸브들로서 액정 장치 (100R, 100B, 및 100G) 로 입력된다. 액정 장치 (100R, 100B, 및 100G) 의 구성은 상술한 액정 디스플레이 장치와 동일하다. 이미지 신호 프로세싱 회로로부터 공급된 R, G, B 기본 컬러 신호들은 액정 장치에서 개별적으로 변조된다. 이러한 액정 장치에 의해서 변조된 각각의 광은 3 가지 방향으로부터 2색성 프리즘 (1112) 으로 입력된다. 각각의 컬러 이미지들은 2색성 프리즘 (1112) 에 의해서 구성되며 컬러 이미지로서 방출된다. 컬러 이미지는 프로젝션 렌즈 (1114) 를 통하여 스크린 (1120) 등 상으로 프로젝트된다.
이러한 프로젝션 컬러 디스플레이 장치에서, 상기 실시형태의 액정 장치를 이용하는 것에 의해서, 생성된 적거나 거의 존재하지 않는 조도 스팟으로 고선명 이미지들을 디스플레이하는 것이 가능하다.
이것과 관련해서, 상기 실시형태의 액정 장치는 프로젝터와 다른 반사 타입 또는 다이렉트-뷰 타입 (direct-view type) 의 컬러 디스플레이 장치에 인가될 수 있다. 그러한 경우에서, RGB 컬러 필터는 대향 기판 (20) 상에서 이미지 전극 (9a) 에 마주보는 영역에 보호막과 함께 형성되어야 한다. 선택적으로, 컬러 필터층은 컬러 레지스트등에 의해서 TFT 어레이 기판 (10) 상에서 RGB 에 마주보는 이미지 전극들 (9a) 하부에 형성될 수 있다. 또한, 상기 각각의 경우에서, 일대일 관계를 가진 픽셀들에 대응하는 마이크로 렌즈들이 대향 기판 (20) 상에 배치 된다면, 입사광의 콘덴서 효율을 개선하고 디스플레이 조도를 개선하는 것이 가능하다. 또한, 다른 굴절 인자를 가진 많은 간섭층들을 축적하는 것에 의해서 광의 간섭을 사용하는 RGB를 생성하는, 2색성 필터가 대향 기판 (20) 상에 형성될 수도 있다. 이러한 2색성 필터를 가진 대향 기판에 의해서 더 밝은 디스플레이를 생성하는 것이 가능하다.
본 발명은 예로써 액정 프로젝터 및 액정 장치를 취하는 것에 의해서 상술되었다. 하지만, 본 발명은 또한 액정 장치이외에 매트릭스 어드레스가 가능한 전기 광학 장치에 적용된다. 그러한 전기 광학 장치들은 예를 들면 전기 발광 장치, 전기 영동 장치, 전자 방출 소자등을 사용한 디스플레이 장치 (전계 방출 디스플레이 및 표면 전도 전자 방출 디스플레이) 를 포함한다. 또한 본 발명의 전자 시스템은 상술한 본 발명의 전기 광학 장치를 포함하는 것에 의해서 달성된다. 상술한 프로젝터이외에, 텔레비젼 세트, 뷰 파인더-타입/모니터-다이렉트-뷰-타입 비디오 테이프 레코더, 자동차 네비게이션 시스템, 페이퍼, 전자 다이어리, 계산기, 워드 프로세서, 워크스테이션, TV 전화, POS 터미널 및 터치 패널을 가진 장치등과 같은 다양한 전자 시스템처럼 달성될 수 있다.
본 발명은 상술한 실시형태에 국한되지 않는다. 본 발명은 본 발명의 범위 및 한계로부터 벗어나지 않고 적절하게 변화될 수 있으며, 그러한 변화는 전체 명세서 및 첨부된 청구항들로부터 이해될 수 있다. 따라서, 그러한 변화를 가진 전기 광학 장치 구동 회로, 전기 광학 장치를 구동시키는 방법, 전기 광학 장치, 및 장치를 포함하는 전자 시스템이 본 발명의 기술적 범위내에 포함될 수 있 다.

Claims (10)

  1. 서로 교차하면서 연장되는 다수의 스캐닝 라인들 및 다수의 데이터 라인들, 및 개별적으로 상기 데이터 라인들 및 상기 스캐닝 라인들에 전기적으로 연결되는 다수의 픽셀부들을 포함하는 전기 광학 장치를 구동시키는데 사용되는 전기 광학 장치 구동 회로로서,
    스캐닝 신호들을 상기 다수의 스캐닝 라인들에 공급하는 스캐닝 라인 구동부, 및 이미지 신호를 상기 다수의 데이터 라인들에 공급하는 데이터 라인 구동부를 포함하며;
    상기 스캐닝 라인 구동부 및 상기 데이터 라인 구동부 중 하나 이상은,
    클록 신호에 기초해서 순서대로 개별적으로 다수의 스테이지들로부터 전달 신호를 출력하는 시프트 레지스터,
    상기 다수의 스테이지들로부터 출력되는 상기 전달 신호의 펄스보다는 작은 제 1 펄스 폭을 가진 제 1 인에이블 신호의 다수의 시리즈들을 공급하는 제 1 인에이블 공급 라인의 세트,
    상기 제 1 펄스 폭보다 작은 제 2 펄스 폭을 가진 제 2 인에이블 신호의 단일 시리즈를 공급하는 제 2 인에이블 공급 라인, 및
    상기 전달 신호, 상기 제 1 및 상기 제 2 인에이블 신호의 입력을 수신하고, 상기 개별적 제 1 인에이블 신호들의 다수의 시리즈들에 기초해서 상기 전달 신호들의 각각의 펄스를 정형하는 것에 의해서 상기 전달 신호의 펄스 폭을 상기 제 1 펄스 폭으로 제한하고, 상기 제 2 인에이블 신호의 하나의 시리즈에 기초해서 상기 제 1 펄스 폭으로 제한된 후에 상기 전달 신호들의 펄스를 정형하는 것에 의해서 상기 전달 신호의 상기 펄스 폭을 상기 제 2 펄스 폭으로 제한하기 위한 펄스 폭 제한 회로를 포함하는, 전기 광학 장치 구동 회로.
  2. 제 1 항에 있어서,
    상기 펄스 폭 제한 회로는 상기 제 2 인에이블 신호의 상기 하나의 시리즈에 기초해서 상기 제 1 펄스 폭으로 제한된 후에 상기 전달 신호들의 모든 펄스들을 정형(整形)하는 것을 수행하는, 전기 광학 장치 구동 회로.
  3. 제 1 항에 있어서,
    상기 펄스 폭 제한 회로는 상기 제 2 인에이블 신호에 기초해서 상기 전달 신호의 펄스들을 정형하는 것에 의해서 상기 펄스 폭 제한 회로의 상기 출력에서 상기 전달 신호들의 상기 펄스 사이클을 조절하는, 전기 광학 장치 구동 회로.
  4. 제 1 항에 있어서,
    상기 펄스 폭 제한 회로는 제 1 인에이블 신호들의 상기 다수의 시리즈의 각각에 기초해서 상기 전달 신호들의 각각의 펄스의 제 1 정형화를 수행하며, 상기 제 1 정형화보다 높은 정밀도를 가진 정형화를 위하여 상기 제 2 인에이블 신호의 상기 하나의 시리즈에 기초해서 상기 제 1 펄스 폭에 제한된 후에 상기 전달 신호 펄스 상에서 제 2 정형화를 수행하는, 전기 광학 장치 구동 회로.
  5. 제 1 항에 있어서,
    상기 펄스 폭 제한 회로는, 상기 전달 신호와 상기 제 1 인에이블 신호 사이에서 AND 동작을 수행하는 것에 의해서 상기 전달 신호들의 상기 펄스 폭을 상기 제 1 펄스 폭으로 제한하고, 상기 AND 동작의 상기 동작 결과에 기초한 신호 및 상기 제 2 인에이블 신호 사이에서 AND 동작을 수행하는 것에 의해서 상기 제 1 펄스로 제한된 후의 상기 전달 신호의 상기 펄스 폭을 상기 제 2 펄스 폭으로 제한하기 위한 논리 회로를 포함하는, 전기 광학 장치 구동 회로.
  6. 제 1 항에 있어서,
    상기 데이터 라인 구동부는 상기 시프트 레지스터, 상기 제 1 및 상기 제 2 인에이블 공급 라인, 및 상기 펄스 폭 제한 회로들 이외에, 상기 제 2 펄스 폭으로 제한된 후의 전달 신호에 의해서 조절되는 시간에 상기 이미지 신호를 샘플링하는 샘플링 회로를 더 포함하는, 전기 광학 장치 구동 회로.
  7. 제 6 항에 있어서,
    상기 데이터 라인 구동부에서의 상기 펄스 폭 제한 회로는 상기 이미지가 샘플링되는 기간에 이전의 사전 충전 기간에서 상기 전달 신호들 대신에 사전 충전 타이밍 신호의 입력을 수신하는, 전기 광학 장치 구동 회로.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 기재된 전기 광학 장치 구동 회로, 다수의 데이터 라인들 및 다수의 스캐닝 라인들, 및 다수의 픽셀부들을 포함하는, 전기 광학 장치.
  9. 제 8 항에서 기재된 전기 광학 장치를 포함하는, 전자 기기.
  10. 서로 교차하면서 연장되는 다수의 스캐닝 라인 및 다수의 데이터 라인들, 및 개별적으로 상기 데이터 라인 및 상기 스캐닝 라인들에 전기적으로 연결되는 다수의 픽셀부들을 포함하는 전기 광학 장치에 적용되는 전기 광학 장치를 구동시키는 방법으로서,
    전달 신호들의 펄스 폭보다 작은 제 1 펄스 폭을 갖는 제 1 인에이블 신호들의 다수의 시리즈에 기초한 클록 신호에 기초해서 순서대로 전달 신호 출력의 각각의 펄스를 정형하는 것에 의해서 상기 전달 신호들의 상기 펄스 폭을 상기 제 1 펄스로 제한하기 위한 제 1 정형화 단계, 및
    상기 제 1 펄스 폭보다 작은 제 2 펄스 폭을 가진 제 2 인에이블 신호의 하나의 시리즈에 기초해서, 상기 제 1 정형화 단계 후의 상기 제 1 펄스 폭으로 제한된 상기 전달 신호들의 모든 펄스들을 정형하는 것에 의해서 상기 전달 신호의 상기 펄스 폭을 상기 제 2 펄스 폭으로 제한하기 위한 제 2 정형화 단계를 포함하는, 전기 광학 장치 구동 방법.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0678849A1 (en) * 1994-04-22 1995-10-25 Sony Corporation Active matrix display device with precharging circuit and its driving method
US20030151713A1 (en) * 2001-08-23 2003-08-14 Seiko Epson Corporation Circuit and method for driving electro-optical panel, electro-optical device, and electronic equipment
US6670943B1 (en) * 1998-07-29 2003-12-30 Seiko Epson Corporation Driving circuit system for use in electro-optical device and electro-optical device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0678849A1 (en) * 1994-04-22 1995-10-25 Sony Corporation Active matrix display device with precharging circuit and its driving method
US6670943B1 (en) * 1998-07-29 2003-12-30 Seiko Epson Corporation Driving circuit system for use in electro-optical device and electro-optical device
US20030151713A1 (en) * 2001-08-23 2003-08-14 Seiko Epson Corporation Circuit and method for driving electro-optical panel, electro-optical device, and electronic equipment

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