JP4408723B2

JP4408723B2 - 電源回路及び表示装置

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Publication number: JP4408723B2
Application number: JP2004049888A
Authority: JP
Inventors: 貴史田畑
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2004-02-25
Filing date: 2004-02-25
Publication date: 2010-02-03
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Description

本発明は、電源回路及び表示装置に関し、特に、液晶パネルを駆動する駆動回路の電源に用いて好適な電源回路及び、該電源回路を備えた表示装置に関する。

図９に、典型的な液晶表示システムの構成を示す。なお、図９では、ＬＣＤ（ＬｉｑｕｉｄＣｒｙｓｔａｌＤｅｖｉｃｅ）パネルは省略されており、ＬＣＤパネルのゲート・ライン（走査線）を駆動するドライバ回路とその電源回路、駆動クロック系が図示されている。

表示システムの基準クロックＣＬＫ（ｏｓｃ）を生成する発振回路１１と、ゲート・ライン選択の基準クロックＣＬＫ（ｄｒｖ）を生成する表示用カウンタ回路１２と、液晶パネルのゲート・ライン（走査線）を駆動するドライバ回路１３と、昇圧回路１５の動作クロックＣＬＫ（ｄｃｄｃ）を生成する分周回路１４と、表示用ドライバ用電源を供給する昇圧回路１５を備えている。基準クロックＣＬＫ（ｏｓｃ）の周波数はＦｏｓｃ、ライン選択基準クロックＣＬＫ（ｄｒｖ）の周波数はＦｄｒｖ、昇圧動作クロックＣＬＫ（ｄｃｄｃ）の周波数は、Ｆｄｃｄｃである。液晶パネルにおいて、ゲート・ラインは、１ラインの複数の画素トランジスタ（ＴＦＴ）のゲートに共通に接続されている。

図９に示した液晶表示システムの動作は、以下のようなものとされる。

発振回路１１は、所定の周波数Ｆｏｓｃの基準クロック信号ＣＬＫ（ｏｓｃ）を生成し、基準クロック信号ＣＬＫ（ｏｓｃ）を表示用カウンタ回路１２及び分周回路１４に供給する。

表示用カウンタ回路１２は、入力された基準クロック信号ＣＬＫ（ｏｓｃ）をｎ分周（ただし、ｎは所定の正整数）して、ライン選択基準クロック信号ＣＬＫ（ｄｒｖ）を生成し、ドライバ回路１３に供給する。ライン選択基準クロックＣＬＫ（ｄｒｖ）の周波数ＦｄｒｖはＦｏｓｃ／ｎである。

分周回路１４は、基準クロック信号ＣＬＫ（ｏｓｃ）をｍ分周（ただし、ｍは所定の正整数）したクロック信号ＣＬＫ（ｄｃｄｃ）を昇圧動作を制御する昇圧動作クロックＣＬＫ（ｄｃｄｃ）として昇圧回路１５に供給する。昇圧動作クロックＣＬＫ（ｄｃｄｃ）の周波数ＦｄｃｄｃはＦｏｓｃ／ｍである。

昇圧回路１５は、クロック信号ＣＬＫ（ｄｃｄｃ）に同期して昇圧動作し、ドライバ回路１３の電源電圧として供給する。

図１２は、昇圧回路１５（ＤＣ／ＤＣコンバータ）の動作原理を説明するための図である。図１２に示す昇圧回路は、基準電源（ＶＤＤ）を２倍に昇圧した電圧（２×ＶＤＤ）を、出力端子ＤＣＤＣｏｕｔから出力するものであり、電源ＶＤＤに一端が接続されたスイッチＳ１と、スイッチＳ１の他端に一端が接続された充電用コンデンサＣ１と、電源ＶＤＤに一端が接続され他端が充電用コンデンサＣ１の他端に接続されたスイッチＳ３と、充電用コンデンサＣ１の他端とグランドＧＮＤ間に接続されたスイッチＳ２と、一端が充電用コンデンサＣ１の一端に接続され他端が出力端子ＤＣＤＣｏｕｔに接続されたスイッチ４と、出力端子ＤＣＤＣｏｕｔとグランドＧＮＤ間に接続された平滑コンデンサＣ２と、を備えている。

図１３は、図１２のスイッチＳ１〜Ｓ４のＯＮ（導通）、ＯＦＦ（非導通）動作の一例を示すタイミング図である。図１３に示すように、スイッチＳ１〜Ｓ４を、図１２の昇圧動作クロックＣＬＫ（ｄｃｄｃ）に同期して、ＯＮとＯＦＦを繰り返すことで、昇圧回路１５は、充電期間と放電期間を繰り返し、昇圧電圧を生成する。スイッチＳ１、Ｓ２がＯＮ、スイッチＳ３、Ｓ４がＯＦＦのとき、充電用コンデンサＣ１が充電され、出力端子ＤＣＤＣｏｕｔの電圧は、平滑コンデンサＣ２の放電（所定の時定数）で下降する。スイッチＳ１、Ｓ２がＯＦＦ、スイッチＳ３、Ｓ４がＯＮのとき、充電用コンデンサＣ１の一端が出力端子ＤＣＤＣｏｕｔに接続され、充電用コンデンサＣ１の他端は電源電圧ＶＤＤに接続されるため、出力端子ＤＣＤＣｏｕｔには、電源電圧ＶＤＤに充電用コンデンサＣ１の端子間電圧を上乗せした分の昇圧電圧が出力される。昇圧回路１５の出力電圧ＤＣＤＣｏｕｔは、図１３に示すように、充電、放電期間に同期したリプルを生じる。ただし、このリプルは、以下の２条件に従う。

・スイッチＳ１〜４の抵抗値が０である。

・昇圧回路の負荷電流は一定である。

なお、スイッチＳ１〜Ｓ４を薄膜トランジスタ（ＴＦＴ）で構成し、ＬＣＤパネルのゲート電極駆動回路の電源を供給するＤＣ／ＤＣコンバータとして、水平シフトクロック又はゲート電極を走査する垂直シフトクロックを分周回路に入力する構成が知られている（後記特許文献１参照）。

特開２００１−１８３７０２号公報（第５頁、第４図、第５図）

ところで、図９に示した従来の表示システムでは、図１０あるいは図１１に示すような動作波形が生じる。図１０、図１１は、それぞれ、図９に示した表示システムの動作の例として、１フレーム期間（１０ライン）に対応する基準クロックＣＬＫ（ｏｓｃ）とライン選択基準クロックＣＬＫ（ｄｒｖ）と、連続する複数フレーム（フレームｘからｘ＋２）にわたる昇圧動作基準クロックＣＬＫ（ｄｃｄｃ）と昇圧電圧波形の組を示すタイミング波形図である。

図１０では、分周比ｍ、ｎの関係が、ｍ＜ｎの場合、すなわち、ライン選択基準クロックＣＬＫ（ｄｒｖ）の周波数（Ｆｄｒｖ＝Ｆｏｓｃ／ｎ）よりも昇圧動作クロックＣＬＫ（ｄｃｄｃ）の周波数（Ｆｄｃｄｃ＝Ｆｏｓｃ／ｍ）の方が高い場合の動作を示すタイミング波形図であり、１ライン選択期間の間に、昇圧動作の充放電が１回以上行われる。この場合、ライン選択基準クロックＣＬＫ（ｄｒｖ）に、昇圧動作基準クロックＣＬＫ（ｄｃｄｃ）が同期していなければ、各ラインのデータ選択時の昇圧電圧の値は、フレームによって異なる。

例えば、図１０の２ライン目の選択時における昇圧電圧は、
ａ［Ｖ］→ｂ［Ｖ］→ｃ［Ｖ］→ａ［Ｖ］→…
のようにフレーム毎に異なる。この状態で、ＬＣＤ画面に表示すると、画面に、波が流れるように見える。

一方、図１１に示すように、ｍ、ｎの関係が、ｍ＞ｎの時、言い換えると、ライン選択基準クロックＣＬＫ（ｄｒｖ）の周波数（Ｆｄｒｖ＝Ｆｏｓｃ／ｎ）よりも昇圧動作基準クロックＣＬＫ（ｄｃｄｃ）の周波数（Ｆｄｃｄｃ＝Ｆｏｓｃ／ｍ）の方が低い場合（１回の昇圧動作（充電及び放電）が数ライン周期で行われる場合）のタイミング波形を示す図である。図１１に示すように、この場合も、各ラインのデータ選択時の昇圧電圧の値は、フレームによって異なる。例えば、図１１の２ライン目の選択時における昇圧電圧は、
ａ［Ｖ］→ｃ［Ｖ］→ａ［Ｖ］→ｃ［Ｖ］→…
のように、フレーム毎に異なる。この状態で、ＬＣＤ画面に表示すると、画面に波が流れるように見える。

フレームに同期することなく、ＬＣＤ画面の波が流れるようにみえる現象を回避するには、
ｎを１ラインのクロック数（ＣＬＫ（ｄｒｖ）の分周比ｎ）、
ｍを昇圧回路の分周比（昇圧動作基準クロックＣＬＫ（ｄｃｄｃ）の分周比ｍ）、
Ｌを１フレームのライン数、
ｋを所定の正整数として、
ｎ、ｍ、Ｌを以下の関係式（１）又は（２）が成り立つように、調整する必要があり、利用に、制限を持たせることになる。

（１）ｎ＝２ｋ・ｍ,
（２）ｎ・Ｌ＝２ｋ・ｍ

上記（１）の条件は、１ラインの間に昇圧動作（充放電）を完了させることに対応し、上記（２）の条件は、１フレームの間に昇圧動作（充放電）を完了させることに対応する。

近時、低消費電力化が要請される液晶表示装置において、液晶のドライバ回路に供給する電源回路は、
・電源電圧が安定していること、
・負荷変動に対して耐性を有すること、
に加えて、さらに、
・低消費電流であること
が求められている。

ところで、電源回路を低消費電流とするには、回路の動作周波数を落とすことで実現することができる。しかしながら、動作周波数を落とすと、表示画質の品位（表示品位）が低下する、という問題が生じる。

したがって、本発明の目的は、各ラインのデータ選択時の昇圧電圧値がフレームによって異なり画面の波が流れるようにみえる現象を回避し、表示品位を向上する装置を提供することにある。

本発明の他の目的は、低消費電力化と表示画質の高品位の両立を達成する装置を提供することにある。

本願で開示される発明は、上記目的を達成するため、概略以下のように構成される。

本発明の１つの側面（アスペクト）に係る電源回路は、表示ラインを選択するライン選択基準クロック信号を入力し、走査線を駆動するドライバ回路に電源を供給する電源回路において、入力される基準クロック信号から、フレーム同期信号、前記ライン選択基準クロック信号、前記ライン選択基準クロック信号を逓倍又は分周した昇圧動作基準クロック信号を生成する回路と、前記フレーム同期信号により同期して動作し、前記昇圧動作基準クロック信号を分周した昇圧動作クロック信号を出力する回路と、前記昇圧動作クロック信号に従い充電と放電を行い出力電圧を前記ドライバ回路の電源電圧として供給する昇圧回路と、を備えている。

本発明の他の側面（アスペクト）に係る表示装置は、入力される基準クロックから生成されるフレーム同期信号に同期して、且つ、表示ラインの選択を行うライン選択基準クロック信号に同期した、昇圧動作クロック信号を生成する回路と、充放電動作が前記昇圧動作クロック信号により制御される昇圧回路と、前記ライン選択基準クロック信号を入力し、前記昇圧回路の出力電圧を電源電圧として受け、走査線を駆動するドライバ回路と、を備えている。

本発明に係る表示装置は、好ましくは、基準クロック信号を生成する発振回路と、前記基準クロック信号を入力し、前記基準クロック信号から、フレーム同期信号と、ライン選択基準クロック信号と、ライン選択基準クロック信号を逓倍又は分周した昇圧動作基準クロック信号を生成するカウンタ回路と、前記フレーム同期信号をリセット信号として入力し、前記昇圧動作基準クロック信号を分周した昇圧動作クロック信号を出力する分周回路と、前記昇圧動作クロック信号に従い充放電を行う昇圧回路と、前記ライン選択基準クロック信号を入力し、前記昇圧回路からの出力電圧を電源電圧として受け、前記ライン選択基準クロック信号で選択される走査線を駆動するドライバ回路と、を備えている。

本発明において、前記昇圧回路に供給される前記昇圧動作クロック信号は、ライン選択基準クロック信号の所定の遷移エッジ、及び、前記フレーム同期信号の所定のエッジに同期している。

本発明において、前記昇圧動作クロック信号は、１ライン期間に、ｋ回（ただし、ｋは１以上の所定の正整数）のクロックサイクルを有する構成としてもよい。あるいは、本発明において、前記昇圧動作クロック信号の１クロックサイクルが、前記ライン選択基準クロック信号のｋサイクル（ただし、ｋは２以上の所定の正整数）を含む構成としてもよい。本発明において、前記ライン選択基準クロック信号は、前記カウンタ回路で、前記基準クロック信号を所定の分周比で分周したものである。

本発明において、前記フレーム同期信号は、バックポーチ期間に挿入される。１フレームが複数の表示期間を有し、各表示期間の前後にあるバックポーチ期間に、前記フレーム同期信号が挿入される構成としてもよい。あるいは、１フレームが複数の表示期間を有し、ある表示期間前のバックポーチ期間に、前記フレーム同期信号が挿入される構成としてもよい。

本発明によれば、表示のフレーム信号を電源回路の動作を同期させることにより、消費電流を削減するために動作周波数を落とした場合にも、表示画質の品位を高くすることができる。

このため、本発明によれば、従来、著しく困難とされていた、低消費電力と高品位の両立を達成することができる。

本発明についてさらに詳細に説述すべく、添付図面を参照して実施の形態について説明する。図１は、本発明を実施するための最良の一実施の形態の構成を示す図である。

図１を参照すると、本実施の形態に係る表示装置は、所定周波数Ｆｏｓｃの基準クロックＣＬＫ（ｏｓｃ）を生成する発振回路１と、基準クロックＣＬＫ（ｏｓｃ）から、フレーム同期信号ＣＬＫ（ｆｒｍ）、ライン選択基準クロックＣＬＫ（ｄｒｖ）、及び昇圧動作基準クロックＣＬＫ（ｄｒｖ）／ｎを生成する表示用カウンタ回路２と、フレーム同期信号ＣＬＫ（ｆｒｍ）をリセット端子に入力し、昇圧動作基準クロックＣＬＫ（ｄｒｖ）／ｎを分周して昇圧動作クロックＣＬＫ（ｄｃｄｃ）を出力する分周回路４と、昇圧動作クロック信号ＣＬＫ（ｄｃｄｃ）に従い充電と放電を行う昇圧回路５と、昇圧回路５の昇圧電圧を電源電圧として受け、ライン選択基準クロックＣＬＫ（ｄｒｖ）にしたがって、ゲート・ライン（走査線）を駆動するドライバ回路３と、を備えている。なお、昇圧回路５は、図１２に示した構成とされ、昇圧動作クロック信号ＣＬＫ（ｄｃｄｃ）がハイレベル期間に充電動作を行い、昇圧動作クロック信号ＣＬＫ（ｄｃｄｃ）がロウレベル期間に放電動作を行うものとする。

表示用カウンタ回路２は、基準クロックＣＬＫ（ｏｓｃ）をＮ分周（ただし、Ｎは所定の正整数）してライン選択基準クロックＣＬＫ（ｄｒｖ）を生成し、ドライバ回路３に供給する。表示用カウンタ回路２は、ライン選択基準クロックＣＬＫ（ｄｒｖ）の遷移に同期して、昇圧動作基準クロックＣＬＫ（ｄｒｖ）／ｎを生成する。昇圧動作基準クロックＣＬＫ（ｄｒｖ）／ｎは、ライン選択基準クロックＣＬＫ（ｄｒｖ）を、ｎ逓倍（ただし、ｎは所定の正整数）したクロックからなる。この場合、昇圧動作基準クロックＣＬＫ（ｄｒｖ）／ｎの周波数Ｆｄｒｖ／ｎは、ライン選択基準クロックＣＬＫ（ｄｒｖ）の周波数Ｆｄｒｖのｎ倍（クロックサイクルは１／ｎ）である。あるいは、昇圧動作基準クロックＣＬＫ（ｄｒｖ）／ｎは、ライン選択基準クロックＣＬＫ（ｄｒｖ）を、ｎ分周して生成してもよい。この場合、昇圧動作基準クロックＣＬＫ（ｄｒｖ）／ｎの周波数Ｆｄｒｖ／ｎは、ライン選択基準クロックＣＬＫ（ｄｒｖ）の周波数Ｆｄｒｖの１／ｎである。昇圧動作クロック信号ＣＬＫ（ｄｃｄｃ）が、ライン選択基準クロックＣＬＫ（ｄｒｖ）を逓倍（後述する図２参照）、又は分周（後述する図３）して生成されたものであることから、いずれの場合も、ライン選択基準クロックＣＬＫ（ｄｒｖ）に同期している。

図２は、本発明の一実施の形態において、１ライン選択時間内に、昇圧動作（充電及び放電）が１回以上行われる場合の動作の一具体例（実施例）を示すタイミング波形図である。

図２に示した例では、１ライン期間に、昇圧回路５の充電動作と放電動作が１回行われている。昇圧回路５は、昇圧動作クロックＣＬＫ（ｄｃｄｃ）のハイレベル、ロウレベル期間にそれぞれ充電、放電を行い、１ライン期間は、昇圧動作クロックＣＬＫ（ｄｃｄｃ）の１サイクル分とされている。

図２に示した例では、昇圧回路５に入力される昇圧動作クロックＣＬＫ（ｄｃｄｃ）の周波数Ｆｄｃｄｃは、ライン選択基準クロックＣＬＫ（ｄｒｖ）の周波数Ｆｄｒｖの２倍とされている。また、昇圧動作基準クロックＣＬＫ（ｄｒｖ）／ｎの周波数Ｆｄｒｖ／ｎは、ドライバ回路３に入力されるライン選択基準クロックＣＬＫ（ｄｒｖ）の周波数Ｆｄｒｖの４逓倍相当のものであり、昇圧動作クロックＣＬＫ（ｄｃｄｃ）は、昇圧動作基準クロックＣＬＫ（ｄｒｖ）／ｎを２分周したものである。

なお、図２には、図１に示した表示装置の動作の例として、１フレーム期間（１０ライン）に対応する基準クロックＣＬＫ（ｏｓｃ）とライン選択基準クロックＣＬＫ（ｄｒｖ）と、連続する複数フレーム（フレームｘからｘ＋２）にわたる、昇圧動作基準クロックＣＬＫ（ｄｃｄｃ）と昇圧電圧波形の組を示すタイミング波形が示されている。

本実施例において、１ライン選択期間の間に、昇圧動作の充放電が１回以上行われる場合は、次のような理由から、高い表示品位を得ることができる。

本実施例において、分周回路４から昇圧回路５に供給される昇圧動作クロックＣＬＫ（ｄｃｄｃ）は、ライン選択基準クロックＣＬＫ（ｄｒｖ）を、４逓倍した昇圧動作基準クロックＣＬＫ（ｄｒｖ）／ｎを２分周して生成されたものである。

このため、昇圧回路５は、ライン選択基準クロック信号ＣＬＫ（ｄｒｖ）に同期して、昇圧動作（充電、放電）を行う。すなわち、各ラインの表示データの選択のタイミング時における昇圧電圧は、ラインにも、フレームにも関係なく、常に一定になる。このことから、色むらのない均一な画像を表示出来る。

図３は、本発明の一実施の形態において、１回の昇圧動作（充電及び放電）が数ライン周期で行われる場合を示す図である。図３に示す例では、昇圧回路５は、昇圧動作クロックＣＬＫ（ｄｃｄｃ）のハイレベル、ロウレベル期間にそれぞれ充電、放電を行い、昇圧動作クロックＣＬＫ（ｄｃｄｃ）の１サイクルに、２クロックサイクルのライン選択基準クロック信号ＣＬＫ（ｄｒｖ）が設けられている。昇圧動作クロックＣＬＫ（ｄｃｄｃ）は、ライン選択基準クロック信号ＣＬＫ（ｄｒｖ）を２分周したクロックに相当している。

ところで、１ライン選択時間内に、昇圧動作（充電及び放電）が１回以上行われる場合では、昇圧回路の動作周波数を大きくする必要がある。しかしながら、前述したように、携帯電話機を始めとした、モバイル用のＬＣＤモジュールは、出来るかぎり、消費電流を削減しなければならない。

昇圧回路５の消費電流の削減のため、その動作周波数を落とす場合、図９に示した従来の回路構成では、上式（２）等に示したように、１フレームのライン数Ｌ、昇圧動作クロックの分周比（分周数）ｍ、１ラインのクロック数の関係を考慮しなければならず、利用に制約が課せられる。

これに対して、本実施形態によれば、フレーム同期信号ＣＬＫ（ｆｒｍ）を用いて、昇圧回路５の昇圧動作基準クロックＣＬＫ（ｄｃｄｃ）を、フレームのある箇所（図３では、１ラインの頭の部分）で同期をとることで、常に、各ラインの表示データ選択時の昇圧電圧は、フレームによらず一定になる。

このように、本実施形態によれば、フレーム間で、フレームによらず、各ラインのデータの基準電位が一定であるため、ＬＣＤの表示品位は向上する。つまり、表示品位を落とさず、低消費電流のシステムが実現される。

図４は、図１の分周回路４の構成の一具体例（実施例）を示す図である。図４を参照すると、この分周回路４は、Ｄ型フリップフロップのデータ出力端子（反転端子）ＱＢをデータ入力端子Ｄに帰還入力し、クロック入力端子ＣＫに、表示カウンタ回路２で生成された昇圧動作基準クロックＣＬＫ（ｄｒｖ）／ｎを入力し、リセット端子ＲＥＳＥＴにフレーム同期信号ＣＬＫ（ｆｒｍ）を入力し、データ出力端子（正転端子）Ｑから、クロックＣＬＫ（ｄｒｖ）／ｎを２分周したクロックＣＬＫ（ｄｃｄｃ）を出力する。分周回路１１のリセット端子に、フレーム同期信号ＣＬＫ（ｆｒｍ）を用いることにより、昇圧回路５の充放電動作と、表示ラインとが、完全に同期がとれることになる。

なお、図２に示すタイミング波形図において、分周回路４から出力される昇圧動作基準クロックＣＬＫ（ｄｃｄｃ）は、クロックＣＬＫ（ｄｒｖ）／ｎの立ち下りエッジに同期してクロックＣＬＫ（ｄｒｖ）／ｎを２分周されており、この場合、図４の分周回路４は、クロック端子ＣＫに入力されるクロック信号の立ち下りエッジでデータ入力端子Ｄの値をサンプリングしてデータ出力端子Ｑから出力する。なお、図３に示すタイミング波形図では、図４の分周回路を３段備え、分周比を８（＝２^３）としている。

本実施形態によれば、昇圧回路５の充放電動作と、表示ラインとが完全に同期がとれることになるので、波が流れるような表示の低下は発生しない。

本実施の形態で用いられるフレーム同期信号の設定の仕方の具体例について、図５乃至図７を参照して以下に説明する。

図５に示す例では、フレーム同期信号が、バックポーチ期間に挿入されている。表示フレーム信号の前後では、放電時間が短くなることや、充電時間が長くなり、一時的に出力が不安定となることも考えられる。従って、フレーム同期信号は、表示に関与しない期間であるバックポーチ期間に挿入される。これにより、一時的に出力が不安定となることを解決する。

図６、図７は、１画面の表示エリアが複数ある場合の例である。図６に示す例では、各表示期間の前後にあるバックポーチ期間に同期信号が挿入されている。

図７に示す例では、ある１つの表示期間前のバックポーチ期間に、フレーム信号を入れる場合である。

図８は、本発明の一実施例の昇圧動作基準クロックＣＬＫ（ｄｒｖ）／ｎの生成の一例を示す図であり、図２に対応している。すなわち、１ライン期間を４分割し、基準クロックＣＬＫ（ｏｓｃ）に基づき、昇圧動作基準クロックＣＬＫ（ｄｒｖ）／ｎを生成している。昇圧動作基準クロックＣＬＫ（ｄｒｖ）／ｎは、ライン選択基準信号ＣＬＫ（ｄｒｖ）を４逓倍したものと等価である。昇圧動作基準クロックＣＬＫ（ｄｒｖ）／ｎは、基準クロックＣＬＫ（ｏｓｃ）は、ライン選択基準信号ＣＬＫ（ｄｒｖ）の遷移エッジに同期し、フレーム同期信号ＣＬＫ（ｆｒｍ）にも同期している。

本発明の電源回路システムによれば、表示のフレーム信号を、電源回路の動作を同期させることにより、消費電流を削減するために動作周波数を落としたとしても、表示画質の品位を高くすることができる。このため、低消費電力と高品位の両立が達成できる。

以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成に限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の一実施の形態の構成を示す図である。本発明の一実施の形態の動作を説明するためのタイミング波形図である。本発明の一実施の形態の動作を説明するためのタイミング波形図である。本発明の一実施の形態における分周回路の構成の一例を示す図である。本発明の一実施の形態におけるフレーム同期信号のとり方の一例を示す図である。本発明の一実施の形態におけるフレーム同期信号のとり方の他の例を示す図である。本発明の一実施の形態におけるフレーム同期信号のとり方のさらに他の例を示す図である。本発明の一実施の形態における昇圧動作基準クロックの生成を示す図である。従来の典型的な表示装置の構成を説明するための図である。従来の表示装置の動作を説明するためのタイミング波形図である。従来の表示装置の動作を説明するためのタイミング波形図である。典型的な昇圧回路の概略構成の一例を示す図である。図１２の昇圧回路の動作を説明するためのタイミング波形図である。

符号の説明

１、１１発振回路
２、１２表示用カウンタ回路
３、１３ドライバ回路
４、１４分周回路
５、１５昇圧回路

Claims

表示ラインを選択するライン選択基準クロック信号を入力し、走査線を駆動するドライバ回路に電源を供給する電源回路において、
入力される基準クロック信号から、フレーム同期信号、前記ライン選択基準クロック信号、前記ライン選択基準クロック信号を逓倍又は分周した昇圧動作基準クロック信号を生成する回路と、
前記フレーム同期信号により同期して動作し、前記昇圧動作基準クロック信号を分周した昇圧動作クロック信号を出力する回路と、
前記昇圧動作クロック信号に従い昇圧動作を行い出力電圧を前記ドライバ回路の電源電圧として供給する昇圧回路と、
を備えている、ことを特徴とする電源回路。
基準クロック信号を生成する発振回路と、
前記基準クロック信号を入力し、前記基準クロック信号から、フレーム同期信号と、ライン選択基準クロック信号と、ライン選択基準クロック信号を逓倍又は分周した昇圧動作基準クロック信号を生成するカウンタ回路と、
前記フレーム同期信号をリセット信号として入力し、前記昇圧動作基準クロック信号を分周した昇圧動作クロック信号を出力する分周回路と、
前記昇圧動作クロック信号に従い昇圧動作を行う昇圧回路と、
前記ライン選択基準クロック信号を入力し、前記昇圧回路からの出力電圧を電源電圧として受け、前記ライン選択基準クロック信号で選択される走査線を駆動するドライバ回路と、
を備えている、ことを特徴とする表示装置。
前記昇圧回路は、入力される前記昇圧動作クロック信号の論理値に応じて、充電／放電を行う、ことを特徴とする請求項２記載の表示装置。
前記昇圧回路に供給される前記昇圧動作クロック信号は、前記ライン選択基準クロック信号の所定の遷移エッジ、及び、前記フレーム同期信号の所定のエッジに同期している、ことを特徴とする請求項２記載の表示装置。
前記昇圧動作クロック信号は、１ライン期間に、ｋ回（ただし、ｋは１以上の所定の正整数）のクロックサイクルを有する、ことを特徴とする請求項２記載の表示装置。
前記昇圧動作クロック信号の１クロックサイクルが、前記ライン選択基準クロック信号のｋサイクル（ただし、ｋは２以上の所定の正整数）を含む、ことを特徴とする請求項２記載の表示装置。
前記ライン選択基準クロック信号は、前記基準クロック信号を所定の分周比で分周したものである、ことを特徴とする請求項２記載の表示装置。
前記フレーム同期信号は、バックポーチ期間に挿入される、ことを特徴とする請求項２記載の表示装置。
１フレームが複数の表示期間を有し、各表示期間の前後にあるバックポーチ期間に、前記フレーム同期信号が挿入される、ことを特徴とする請求項２記載の表示装置。
１フレームが複数の表示期間を有し、ある表示期間前のバックポーチ期間に、前記フレーム同期信号が挿入される、ことを特徴とする請求項２記載の表示装置。