KR100200345B1 - 수직 동기 신호의 극성 판별 및 정극성 신호 발생 장치 - Google Patents

수직 동기 신호의 극성 판별 및 정극성 신호 발생 장치 Download PDF

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Abstract

이 발명은 수직 동기 신호의 극성 판별 및 정극성 신호 발생장치에 관한 것으로서, 외부 클럭과 리셋(power-on-reset)신호 입력을 가지고, 수직 동기 신호를 공급받아 입력되는 수직 동기 신호의 극성을 판별하는 수직 동기 신호 극성 판별부와, 상기 수직 동기 신호 극성 판별부의 출력과 수직 동기 신호와 수직 동기 신호 유무 선택 신호를 입력으로 하여 입력된 수직 동기 신호를 정극성 수직 동기 신호로 발생시키는 정극성 수직 동기 신호 발생부로 구성되어, 모니터에 입력되는 수직 동기 신호의 정극성, 부극성을 판별한 후 정극성 입력 신호일시 출력되는 신호는 그대로 정극성으로, 부극성 입력 신호일시 출력되는 신호는 부극성 신호의 반전된 신호인 정극성 신호로 하여 출력되는 신호의 형태를 항상 정극성 동기 신호로 발생시키고, 또한 출력되는 신호를 원하는 시간에 출력할 수 있게 하는 수직 동기 신호의 극성 판별 및 정극성 신호 발생장치에 관한 것이다.

Description

수직 동기 신호의 극성 판별 및 정극성 신호 발생 장치
제1도는 이 발명의 실시예에 따른 수직 동기 신호의 극성 판별 및 정극성 신호 발생장치의 블럭도이고,
제2도는 이 발명의 실시예에 따른 수직 동기 신호의 극성 판별 및 정극성 신호 발생장치의 상세 회로도이고,
제3도는 정극성 입력시의 입출력 파형도이고,
제4도는 부극성 입력시의 입출력 파형도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 수직 동기 신호 극성 판별부
20 : 정극성 수직 동기 신호 발생부
이 발명은 수직 동기 신호의 극성 판별 및 정극성 신호 발생장치에 관한 것으로서, 더욱 상세하게 말하자면 모니터에 입력되는 수직 동기 신호의 정극성, 부극성을 판별한 후 정극성 입력 신호일시 출력되는 신호는 그대로 정극성으로, 부극성 입력 신호일시 출력되는 신호는 부극성 신호의 반전된 신호인 정극성 신호로 하여 출력되는 신호의 형태를 항상 정극성 동기 신호로 발생시키고, 또한 출력되는 신호를 원하는 시간에 출력할 수 있게 하는 수직 동기 신호의 극성 판별 및 정극성 신호 발생장치에 관한 것이다.
모니터에 입력되는 수직/수평 주파수는 해상도를 결정해주는 그래픽 보드에 따라 신호 주파수가 다를 뿐만 아니라, 그 극성 또한 다른 형태의 신호를 갖는다.
신호의 극성이 정극성, 부극성의 두가지 극성을 갖는 경우, 동기 신호의 처리시 정극성, 부극성 신호를 그대로 받아 처리하여 회로가 복잡해지는 문제점이 있다.
따라서 이 발명의 목적은 상기한 바와 같이 종래의 문제점을 해결하기 위한 것으로서, 모니터에 입력되는 수직 동기 신호의 정극성, 부극성을 판별하여 그 출력되는 신호와 외부에서의 동기 신호의 유무를 결정하여 주는 선택 신호와 조합에 의하여 동기 신호의 처리시 출력되는 신호가 항상 정극성 형태로 될뿐만 아니라, 간단한 회로로 원하는 시간에 출력 신호를 얻을 수 있는 회로 동작을 구현하는 수직 동기 신호의 극성 판별 및 정극성 신호 발생장치를 제공하기 위한 것이다.
상기한 목적을 달성하기 위한 수단으로써 이 발명의 구성은,
외부 클럭과 리셋(power-on-reset)신호 입력을 가지고, 수직 동기 신호를 공급받아 입력되는 수직 동기 신호의 극성을 판별하는 수직 동기 신호 극성 판별부와,
상기 수직 동기 신호 극성 판별부의 출력과 수직 동기 신호와 수직 동기 신호 유무 선택 신호를 입력으로 하여 입력된 수직 동기 신호를 정극성 수직 동기 신호로 발생시키는 정극성 수직 동기 신호 발생부로 이루어진다.
상기한 수직 동기 신호 극성 판별부의 구성은,
외부 클럭에서 클럭(clock)을 공급받고, 파워 온 리셋(power-on-r eset) 신호를 리셋 신호로 하여, 수직 동기 신호를 데이타로 입력 받아 제1 부정 논리곱 수단과 제2 기억소자와 제3 부정 논리곱 수단으로 공급하는 제1 기억소자와,
외부 클럭에서 클럭(clock)을 공급받고, 파워 온 리셋(power-on-r eset) 신호를 리셋 신호로 하여, 제1 기억소자로부터 수직 동기 신호를 데이타로 입력 받아 제1 부정 논리곱 수단과 제2 부정 논리곱 수단과 제3 기억소자로 공급하는 제2 기억소자와,
외부 클럭에서 클럭(clock)을 공급받고, 파워 온 리셋(power-on-r eset) 신호를 리셋 신호로 하여, 제 2 기억소자로부터 수직 동기 신호를 데이타로 입력 받아 제2 부정 논리곱 수단과 제3 부정 논리곱 수단으로 공급하는 제3 기억소자와,
상기 제1 기억소자와 제2 기억소자의 출력을 입력받아 결과를 제4 부정 논리곱 수단으로 출력하는 제1 부정 논리곱 수단과,
상기 제2 기억소자와 제3 기억소자의 출력을 입력받아 결과를 제4 부정 논리곱 수단으로 출력하는 제2 부정 논리곱 수단과,
상기 제1 기억소자와 제3 기억소자의 출력을 입력받아 결과를 제4 부정 논리곱 수단으로 출력하는 제3 부정 논리곱 수단과,
상기 제1~제3 부정 논리곱 수단의 출력을 입력받아 결과를 정극성 수직 동기 신호 발생부의 배타 논리합 수단에 출력하는 제4 부정 논리곱 수단으로 이루어진다.
상기한 정극성 수직 동기 신호 발생부의 구성은,
수직 동기 신호와 상기 수직 동기 신호 극성 판별부의 제4 부정 논리곱 수단의 출력을 입력받아 결과를 논리곱 수단에 출력하는 배타 논리합 수단과,
수직 동기 신호 유무 선택 신호와 상기 배타 논리합 수단의 출력을 입력받아 항상 정극성 동기 신호를 발생하는 논리곱 수단으로 이루어진다.
상기한 구성에 의하여, 이 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 이 발명을 용이하게 실시할 수 있는 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명한다.
제1도는 이 발명의 실시예에 따른 수직 동기 신호의 극성 판별 및 정극성 신호 발생장치의 블럭도이고,
제2도는 이 발명의 실시예에 따른 수직 동기 신호의 극성 판별 및 정극성 신호 발생장치의 상세 회로도이고,
제3도는 정극성 입력시의 입출력 파형도이고,
제4도는 부극성 입력시의 입출력 파형도이다.
첨부한 제1도와 제2도에 도시되어 있듯이 이 발명의 실시예에 따른 수직 동기 신호의 극성 판별 및 정극성 신호 발생 장치의 구성은,
외부 클럭과 리셋(power-on-reset)신호 입력을 가지고, 수직 동기 신호를 공급받아 입력되는 수직 동기 신호의 극성을 판별하는 수직 동기 신호 극성 판별부(10)와,
상기 수직 동기 신호 극성 판별부(10)의 출력과 수직 동기 신호와 수직 동기 신호 유무 선택 신호를 입력으로 하여 수직 동기 신호의 극성을 판별한 후, 입력된 수직 동기 신호를 정극성 수직 동기 신호로 발생시키는 정극성 수직 동기 신호 발생부(20)로 이루어진다.
상기한 수직 동기 신호 극성 판별부(10)의 구성은,
외부 클럭에서 클럭(CK)을 공급받고, 파워 온 리셋(power-on-re set) 신호를 리셋 신호로 하여, 수직 동기 신호를 데이타(D)로 입력 받아 제1 NAND 게이트(14)와 제2 D-플립플롭(12)과 제3 NAND 게이트(16)로 공급하는 제1 D-플립플롭(11)과,
외부 클럭에서 클럭(CK)을 공급받고, 파워 온 리셋(power-on-re set) 신호를 리셋 신호로 하여, 상기 제1 D-플립플롭(11)으로부터 수직 동기 신호를 데이타(D)로 입력 받아 제1 NAND 게이트(14)와 제2 NAND 게이트(15)와 제3 D-플립플롭(13)으로 공급하는 제2 D-플립플롭(12)과,
외부 클럭에서 클럭(CK)을 공급받고, 파워 온 리셋(power-on-re set) 신호를 리셋 신호로 하여, 상기 제2 D-플립플롭(12)으로부터 수직 동기 신호를 데이타(D)로 입력 받아 제2 NAND 게이트(15)와 제3 NAND 게이트(16)로 공급하는 제3 D-플립플롭(13)과,
상기 제1 D-플립플롭(11)과 제2 D-플립플롭(12)의 출력을 입력받아 결과를 제4 NAND 게이트(17)로 출력하는 제1 NAND 게이트(14)와,
상기 제2 D-플립플롭(12)과 제3 D-플립플롭(13)의 출력을 입력받아 결과를 제4 NAND 게이트(17)로 출력하는 제2 NAND 게이트(15)와,
상기 제1 D-플립플롭(11)과 제3 D-플립플롭(13)의 출력을 입력받아 결과를 제4 NAND 게이트(17)로 출력하는 제3 NAND 게이트(16)와,
상기 제1~제3 NAND 게이트(14)(15)(16)의 출력을 입력받아 결과를 정극성 수직 동기 신호 발생부(20)의 XOR 게이트(21)에 출력하는 제4 NAND 게이트(17)로 이루어진다.
상기한 정극성 수직 동기 신호 발생부의 구성(20)은,
수직 동기 신호와 상기 수직 동기 신호 극성 판별부(10)의 제4 NAND 게이트(17)의 출력을 입력받아 결과를 AND 게이트(22)에 출력하는 XOR 게이트(21)와,
수직 동기 신호 유무 선택 신호와 상기 XOR 게이트(21)의 출력을 입력받아 항상 정극성 동기 신호를 발생하는 AND 게이트(22)로 이루어진다.
상기한 구성에 의한, 이 발명의 실시예에 따른 수직 동기 신호의 그성 판별 및 정극성 신호 발생 장치의 작용은 다음과 같다.
모니터에 입력되는 수직/수평 주파수는 해상도를 결정해주는 그래픽 보드에 따라 신호 주파수가 다를뿐 아니라 그 극성 또한 다른 형태의 신호를 갖는다.
이 발명은 모니터에 입력되는 수직 동기 신호의 정극성, 부극성을 판별하여, 그 출력되는 신호와 외부에서의 동기 신호의 유무를 결정하여 주는 선택 신호와의 조합에 의하여 출력되는 신호는 입력 신호의 형태가 정극성 신호이면 정극성 신호 그대로 출력을 하며, 입력 동기 신호의 극성이 부극성이면 입력을 반전시켜 출력시킨다.
또한 출력되는 신호을 원하는 시간에 ON/OFF 할 수 있으며, 이는 외부에서 동기 신호 유무를 결정하는 신호의 조정으로 가능하게 한다.
수직 동기 신호가 정극성일 때 제1 D-플립플롭(11), 제2 D-플립플롭(12), 제3 D-플립플롭(13)의 출력이 인접해서 2개가 동시에 상위 레벨 상태가 되는 경우가 없기 때문에 제1 NAND 게이트(14), 제2 NAND 게이트(15), 제3 NAND 게이트(16)의 출력은 언제나 상위 레벨 상태이므로 수직 동기의 극성은 하위 레벨 상태가 된다.
한편, 수직 동기 신호가 부극성일 때, 제1 D-플립플롭(11), 제2 D-플립플롭(12), 제3 D-플립플롭(13)의 출력이 인접해서 2개가 동시에 하위 레벨 상태가 되는 경우가 없기 때문에 제1 NAND 게이트(14), 제2 NAND 게이트(15), 제3 NAND 게이트(16)의 출력은 하위 레벨이 되므로 제4 NAND 게이트(17)의 수직 동기 신호는 극성은 상위 레벨이 된다.
출력된 수직 동기 극성 신호와 입력 수직 동기 신호와의 출력이 조합에 의해 수직 동기 극성 판별 신호를 발생하게 한다.
또한 수직 동기 신호 유무 선택 신호의 입력이 하위 레벨일 때, 정극성 수직 동기 신호가 출력되지 않고 하위 레벨 상태를 유지한다.
반대로 수직 동기 신호 유무 선택 신호의 입력이 상위 레벨일 때 정극성 수직 동기 신호는 정상 출력을 하게 되며, 수직 동기 신호 유무 선택 입력이 상위 레벨/하위 레벨의 시간을 조정함으로써 최종 출력되는 신호의 ON/OFF 동작을 할 수 있게 한다.
이때 출력되는 신호는 EXOR 입력이 서로 다른 경우에만 상위 레벨이 출력되므로 수직 동기 신호의 입력과 극성 판별에 따른 출력에 의해서 항상 정극성 동기 신호만이 출력된다.
이상에서와 같이 이 발명의 실시예에서, 동기 신호의 처리시 출력되는 신호가 항상 정극성 형태로 될 뿐 아니라 간단한 회로로 원하는 시간에 출력 신호를 얻을 수 있는 효과를 가진 수직 동기 신호의 극성 판별 및 정극성 신호 발생 장치를 제공할 수 있다.
이 발명의 이러한 효과는 텔레비젼 및 모니터등에서 입력 동기 신호의 극성을 판별하여 항상 정극성 신호 형태로 만들어 간단한 회로를 이용하여 신호처리를 하는 분야에 이용될 수 있다.

Claims (5)

  1. 외부 클럭에서 클럭을 공급받고, 파워 온 리셋 신호를 리셋 신호로 하여, 수직 동기 신호를 출력하는 제1 기억소자와, 외부 클럭에서 클럭을 공급 받고, 파워 온 리셋 신호를 리셋 신호로 하여 상기 제1 기억소자로부터 수직 동기 신호를 데이타로 입력받는 제2 기억소자와, 외부 클럭에서 클럭을 공급받고, 파워 온 리셋 신호를 리셋 신호로 하여 상기 제2 기억수조로부터 수직 동기 신호를 데이타로 입력받는 제3 기억소자와, 상기 제1 및 제2 기억소자의 출력을 입력받아 부정 논리곱하는 제1 부정 논리곱과, 상기 제2 및 제3 기억소자의 출력을 입력받아 부정 논리곱하는 제2 부정 논리곱과, 상기 제1 및 제3 기억소자의 출력을 입력받아 부정 논리곱하는 제3 부정 논리곱과, 상기 제1 내지 제3 부정 논리곱의 출력을 입력받아 결과를 부정 논리합하는 제4 부정 논리곱으로 이루어져, 수직 동기 신호의 극성을 판별하는 수직 동기 신호 극성 판별부와 :
    수직 동기 신호와 상기 제4 부정 논리곱의 출력을 입력받아 배타적 논리곱하는 배타 논리합과, 외부로부터 입력되는 수직 동기 신호 유무 선택 신호와 상기 배타 논리합의 출력을 입력받아 논리곱하여 항상 정극성 동기 신호를 발생하는 논리곱으로 이루어진 정극성 수직 동기 신호 발생부로 이루어지는 것을 특징으로 하는 수직 동기 신호의 극성 판별 및 정극성 신호 발생 장치.
  2. 제1항에 있어서, 상기한 제1 내지 제3 기억 소자는, D-플립플롭으로 이루어지는 것을 특징으로 하는 수직 동기 신호의 극성 판별 및 정극성 신호 발생 장치.
  3. 제1항에 있어서, 상기한 제1 내지 제4 부정 논리곱은, NAND 게이트로 이루어지는 것을 특징으로 하는 수직 동기 신호의 극성 판별 및 정극성 신호 발생 장치.
  4. 제1항에 있어서, 상기한 배타 논리합은, XOR 게이트로 이루어지는 것을 특징으로 하는 수직 동기 신호의 극성 판별 및 정극성 신호 발생 장치.
  5. 제1항에 있어서, 상기한 논리곱은, AND 게이트로 이루어지는 것을 특징으로 하는 수직 동기 신호의 극성 판별 및 정극성 신호 발생 장치.
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