KR100602369B1 - 패리티 신호 생성장치 - Google Patents

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Abstract

본 발명은 수평 동기신호를 지속적으로 감지하여 패리티 신호를 생성하는 패리티 신호 생성장치를 제공하기 위한 것으로, 이를 위한 본 발명으로 수직 동기신호의 활성화 동안 인가된 수평 동기신호가 홀수개인지, 짝수개인지를 감지하여 제1 감지신호로 출력하기 위한 제1 감지수단; 상기 수직 동기신호의 비활성화 동안 인가된 상기 수평 동기신호가 홀수개인지, 짝수개인지를 감지하여 제2 감지신호로 출력하기 위한 제2 감지수단; 및 상기 제1 및 제2 감지신호를 인가받아 패리티 신호로 출력하기 위한 출력수단을 구비하는 패리티 신호 생성장치를 제공한다.
패리티 신호, 라인 인버젼(Line Inversion), 수직 동기신호, 수평동기신호, 감지

Description

패리티 신호 생성장치{PARITY SIGNAL GENERATOR}
도 1은 종래기술에 따른 패리티 신호 생성장치의 블록 구성도.
도 2는 도 1의 시뮬레이션 파형도.
도 3은 본 발명의 일 실시예에 따른 패리티 신호 생성장치의 내부 회로도.
도 4는 도 3의 패리티 신호 생성장치의 시뮬레이션 파형도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 제1 감지부
200 : 제2 감지부
본 발명은 디스플레이 구동 드라이버에 관한 것으로, 특히 지속적으로 패리티 신호를 생성하기 위한 패리티 신호 생성장치에 관한 것이다.
디스플레이 구동 드라이버(Display Driver IC Device)는 LCD 패널의 라인 수 가 짝수이면 한 프레임이 끝난 후에는 반전을 한번 스킵하고 다음 프레임 종료 후 라인 인버젼을 수행하며, 라인 수가 홀수이면 지속적인 반전을 하게된다.
이때, 패널의 라인 개수가 홀수개인지, 짝수개인지 여부를 패리티 신호의 논리레벨로 알려주는 장치를 패리티 신호 생성장치라고 한다.
도 1은 종래기술에 따른 패리티 신호 생성장치의 블록 구성도이다.
도 1을 참조하면, 종래기술에 따른 패리티 신호 생성장치는 초기 수직 동기신호(vv2)에 의해 리셋되어 수평 동기신호(hsync_int)를 1/2 분주하기 위한 분주부(10)와, 초기 수직 동기신호(vv2)를 반전시키기 위한 인버터(I1)와, 반전된 수직 동기신호의 에지에 응답하여 분주부(10)의 출력신호를 래치하여 패리티 신호(parity)로 출력하기 위한 래치부(20)를 구비한다.
그리고 분주부(10)는 자신의 출력신호(Q)를 반전시키기 위한 인버터(I2)와, 초기 수직 동기신호(vv2)를 리셋신호(RESET)로, 수평 동기신호(hsync_int)를 클럭(CLK)으로, 인버터(I2)의 출력신호를 데이터(D)로 입력받는 래치(12)를 구비한다.
참고적으로, 초기 수직 동기신호(vv2)는 디스플레이 구동 장치의 초기 구동 시의 수직 동기신호로서, 초기 구동 이외에는 수직 동기신호를 초기 수직 동기신호로 출력하지 않으므로 활성화되지 않는다.
동작을 간략히 살펴보면, 분주부(10)는 한 프레임(frame) 동안 활성화되는 초기 수직 동기신호(vv2)의 활성화에 응답하여 출력신호(Q)를 리셋시키고, 이어 인가되는 수평 동기신호(hsync_int)를 1/2 분주하여 출력한다. 이어, 래치부(20)는 초기 수직 동기신호(vv2)의 폴링 에지에 응답하여 분주부(100)의 출력신호를 패리 티 신호(parity)로 출력한다.
즉, 분주부(10)는 초기 수직 동기신호(vv2)의 활성화 동안 인가되는 수평 동기신호(hsync_int)를 1/2분주하여 출력함으로, 초기 수직 동기신호(vv2)의 비활성화 시점에 분주부(10)의 출력신호의 레벨은 수평 동기신호(hsync_int)가 홀수개인 경우에는 논리레벨 'L'를 가지며, 짝수개인 경우에는 논리레벨 'H'를 갖는다.
따라서, 초기 수직 동기신호(vv2)의 비활성화에 응답하여 액티브된 래치부(20)는 초기 수직 동기신호(vv2)의 한 주기 동안 인가된 수평 동기신호(hsync_int)의 수가 홀수개인 경우 패리티 신호(parity)를 논리레벨 'L'로, 짝수개인 경우 패리티 신호(parity)를 논리레벨 'H'로 출력한다.
한편, 전술한 바와 같이 디스플레이 구동 장치는 패리티 신호 생성장치를 구비하여, 패리티 신호가 논리레벨 L를 갖는 경우에는 라인의 수가 홀수개 이므로 디스플레이의 라인을 다른 극성으로 지속적으로 반전시켜준다.
그리고 패리티 신호가 논리레벨 H를 갖는 경우는 라인의 수가 짝수개인 경우이므로, 한 프레임이 끝난 후 디스플레이의 라인을 다른 극성으로 반전시켜 준다.
그런데, 도 2에 도시된 바와 같이 도 1의 패리티 신호 생성장치는 디스플레이 구동 장치의 초기 구동 시에만 수직 동기신호가 활성화되고, 이후에는 활성화되지 않아 변화가 발생하는 경우 이에 따른 수평 동기신호의 홀/짝수를 판별하지 못하고 잘못된 패리티 신호를 생성하게 된다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 수평 동기신호를 지속적으로 감지하여 패리티 신호를 생성하는 패리티 신호 생성장치를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따른 패리티 신호 생성장치는 수직 동기신호의 활성화 동안 인가된 수평 동기신호가 홀수개인지, 짝수개인지를 감지하여 제1 감지신호로 출력하기 위한 제1 감지수단; 상기 수직 동기신호의 비활성화 동안 인가된 상기 수평 동기신호가 홀수개인지, 짝수개인지를 감지하여 제2 감지신호로 출력하기 위한 제2 감지수단; 및 상기 제1 및 제2 감지신호를 인가받아 패리티 신호로 출력하기 위한 출력수단을 구비한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 패리티 신호 생성장치의 내부 회로도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 패리티 신호 생성장치는 수직 동기신호(x1)의 활성화 동안 인가된 수평 동기신호(hsync_itn)가 홀수개인지, 짝수개인지를 감지하여 제1 감지신호로 출력하기 위한 제1 감지부(100)와, 수직 동기신 호(x1)의 비활성화 동안 인가된 수평 동기신호(hsync_int)가 홀수개인지, 짝수개인지를 감지하여 제2 감지신호로 출력하기 위한 제2 감지부(200)와, 제1 및 제2 감지신호를 인가받아 패리티 신호(parity)를 출력하기 위한 출력부(ND1)를 구비한다.
그리고 제1 감지부(100)는 수직 동기신호(x1)에 의해 리셋되어 수평 동기신호(hsync_int)를 1/2 분주하기 위한 분주부(120)와, 수직 동기신호(x1)를 반전시키기 위한 인버터(I3)와, 반전된 수직 동기신호의 에지에 응답하여 분주부(120)의 출력신호를 래치하기 위한 래치부(140)와, 래치부(140)의 출력신호(parity_2)와 인버터의 출력신호를 입력으로 가져 제1 감지신호를 출력하기 위한 낸드게이트(ND2)를 구비한다.
분주부(120)는 자신의 출력신호(Q)를 반전시키기 위한 인버터(I4)와, 수직 동기신호(x1)를 리셋신호(RESET)로, 수평 동기신호(hsync_int)를 클럭(CLK)으로, 인버터(I4)의 출력신호를 데이터(D)로 입력받는 래치(122)를 구비한다.
또한, 제2 감지부(200)는 수직 동기신호(x1)를 반전시키기 위한 인버터(I3)와, 인버터의 출력신호에 의해 리셋되어 수평 동기신호(hsync_int)를 1/2 분주하기 위한 분주부(220)와, 수직 동기신호(hsync_int)의 에지에 응답하여 분주부(220)의 출력신호를 래치하기 위한 래치부(240)와, 래치부(240)의 출력신호(parity_1)와 수직 동기신호(x1)를 입력으로 가져 제2 감지신호를 출력하기 위한 낸드게이트(ND3)를 구비한다.
분주부(220)는 자신의 출력신호(Q)를 반전시키기 위한 인버터(I5)와, 인버터(I3)의 출력신호를 리셋신호(RESET)로, 수평 동기신호(hsync_int)를 클럭(CLK)으 로, 인버터(I5)의 출력신호를 데이터(D)로 입력받는 래치(222)를 구비한다.
출력부(ND1)는 제1 감지신호 및 제2 감지신호를 입력으로 가져 패리티신호(parity)를 출력하기 위한 낸드게이트로 구현된다.
다음에서는 본 발명의 일 실시 예에 따른 패리티 신호 생성장치의 동작을 살펴보도록 한다.
먼저, 수직 동기신호(x1)의 활성화 동안에는 제1 감지부(100) 내 분주부(120)가 수평 동기신호(hsync_int)를 1/2 분주하며, 래치부(140)가 수직 동기신호(x1)의 비활성화 에지에서 분주부(120)의 출력신호를 래치하여 출력한다. 그리고 낸드게이트(ND2)는 수직 동기신호(x1)의 활성화 동안에는 제1 감지신호를 논리레벨 'H'로 유지하다가, 비활성화 시 래치부(140)의 출력신호를 제1 감지신호로 출력한다.
그리고 수직 동기신호(x1)의 비활성화 동안에는 제2 감지부(200) 내 분주부(220)가 수평 동기신호(hsync_int)를 1/2 분주하며, 래치부(240)가 수직 동기신호(x1)의 활성화 에지에서 분주부(220)의 출력신호를 래치하여 출력한다. 그리고 낸드게이트(ND3)는 수직 동기신호(x1)의 비활성화 동안에는 제2 감지신호를 논리레벨 'L'로 유지하다가, 활성화 시 래치부(220)의 출력신호를 제2 감지신호로 출력한다.
따라서, 출력부(ND1)는 수직 동기신호(x1)의 활성화 동안 제1 감지신호가 논리레벨 'H'를 유지하므로, 제2 감지신호를 반전시켜 패리티 신호(PRARITY)로 출력한다. 그리고 수직 동기신호(x1)의 비활성화 동안에 제2 감지신호가 논리레벨 'H'를 유지하므로, 제1 감지신호를 반전시켜 패리티 신호(parity)로 출력한다.
도 4는 도 3의 패리티 신호 생성장치의 시뮬레이션 파형도이다.
도 4를 참조하면, 패리티 신호 생성장치는 전술한 바와 같이 수직 동기신호( x1)의 활성화 동안 제1 감지부(100)를 통해 수평 동기신호(hsync_int)의 홀/짝수 여부를 판별하여 패리티 신호(parity)로 출력하며, 수직 동기신호(x1)의 비활성화 동안 제2 감지부(200)를 통해 수평 동기신호(hsync_int)의 홀/짝수 여부를 판별하여 패리티 신호(parity)로 출력하는 것을 알 수 있다.
그러므로, 본 발명에 따른 패리티 신호 생성장치는 지속적으로 수평 동기신호의 홀/짝수 여부를 판별하여 패리티 신호를 생성하기 때문에, 변화가 발생하는 경우 이를 반영한 패리티 신호가 생성된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 수직 동기신호의 활성화 및 비활성화 시 수평 동기신호의 홀/짝수 여부를 판별할 수 있는 블록을 각각 구비하여, 지속적으로 판별할 수 있어 변화가 발생하는 경우 이를 반영한 패리티 신호를 생성한다.

Claims (6)

  1. 수직 동기신호의 활성화 동안 인가된 수평 동기신호가 홀수개인지, 짝수개인지를 감지하여 제1 감지신호로 출력하기 위한 제1 감지수단;
    상기 수직 동기신호의 비활성화 동안 인가된 상기 수평 동기신호가 홀수개인지, 짝수개인지를 감지하여 제2 감지신호로 출력하기 위한 제2 감지수단; 및
    상기 제1 및 제2 감지신호를 인가받아 패리티 신호로 출력하기 위한 출력수단
    을 구비하는 패리티 신호 생성장치.
  2. 제1항에 있어서,
    상기 제1 감지수단은,
    상기 수직 동기신호에 의해 리셋되어 상기 수평 동기신호를 1/2 분주하기 위한 제1 분주부와,
    상기 수직 동기신호를 반전시키기 위한 제1 인버터와,
    상기 제1 인버터의 출력신호의 에지에 응답하여 상기 제1 분주부의 출력신호를 래치하기 위한 제1 래치부와,
    상기 제1 래치부의 출력신호 및 상기 제1 인버터의 출력신호를 입력으로 가져 상기 제1 감지신호를 출력하기 위한 제1 낸드게이트
    를 구비하는 것을 특징으로 하는 패리티 신호 생성장치.
  3. 제2항에 있어서,
    상기 제1 분주부는,
    자신의 출력신호를 반전시키기 위한 제2 인버터와,
    상기 수직 동기신호를 리셋신호로, 상기 수평 동기신호를 클럭으로, 상기 제2 인버터의 출력신호를 데이터로 입력받는 래치
    를 구비하는 것을 특징으로 하는 패리티 신호 생성장치.
  4. 제2항에 있어서,
    상기 제2 감지수단은,
    상기 제1 인버터의 출력신호에 의해 리셋되어 상기 수평 동기신호를 1/2 분주하기 위한 제2 분주부와,
    상기 수직 동기신호의 에지에 응답하여 상기 제1 분주부의 출력신호를 래치하기 위한 제2 래치부와,
    상기 제2 래치부의 출력신호와 상기 수직 동기신호를 입력으로 가져 상기 제2 감지신호를 출력하기 위한 제2 낸드게이트
    를 구비하는 것을 특징으로 하는 패리티 신호 생성장치.
  5. 제4항에 있어서,
    상기 제2 분주부는,
    자신의 출력신호를 반전시키기 위한 제2 인버터와,
    상기 제1 인버터의 출력신호를 리셋신호로, 상기 수평 동기신호를 클럭으로, 상기 제2 인버터의 출력신호를 데이터로 입력받는 래치
    를 구비하는 것을 특징으로 하는 패리티 신호 생성장치.
  6. 제3항 또는 제5항에 있어서,
    상기 출력수단은 상기 제1 및 제2 감지신호를 입력으로 가져 상기 패리티 신호를 출력하기 위한 제3 낸드게이트로 구현되는 것을 특징으로 하는 패리티 신호 생성장치.
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