JP5121140B2 - パリティ信号生成装置 - Google Patents

Description

本発明は、ディスプレイ駆動ドライバに関し、特に、パリティ信号を持続的に生成するパリティ信号生成装置に関する。

ディスプレイ駆動ドライバ（Display Driver IC Device）は、ＬＣＤパネルのライン数が偶数ならば、１フレームの表示が終わった後に、反転を一回とばし、次のフレーム終了後にラインインバージョンを行い、ライン数が奇数ならば、１フレームの表示が終わった後に常に反転を行う。

この時、パネルのライン数が奇数であるか、偶数であるかをパリティ信号の論理レベルとして通知する装置をパリティ信号生成装置という。

図１は、従来の技術に係るパリティ信号生成装置の構成を示すブロック図である。

図１に示されているように、従来の技術に係るパリティ信号生成装置は、初期垂直同期信号ＶＶ２によりリセットされて、入力される水平同期信号ＨＳＹＮＣ＿ＩＮＴを１／２分周する分周部１０と、初期垂直同期信号ＶＶ２を反転させるインバータＩ１と、反転された垂直同期信号のエッジに応答して分周部１０の出力信号をラッチし、パリティ信号ＰＡＲＩＴＹとして出力するラッチ部２０とを備える。

そして、分周部１０は、自らの出力信号Ｑを反転させるインバータＩ２と、初期垂直同期信号ＶＶ２をリセット信号ＲＥＳＥＴとして、水平同期信号ＨＳＹＮＣ＿ＩＮＴをクロックＣＬＫとして、インバータＩ２の出力信号をデータＤとして入力されるラッチ部１２とを備える。

参考に、初期垂直同期信号ＶＶ２は、ディスプレイ駆動装置の初期駆動時の垂直同期信号であって、初期駆動時以外においては、垂直同期信号を初期垂直同期信号で出力しないため、活性化されない。

動作を簡略に説明すれば、分周部１０は、１フレームの間活性化される初期垂直同期信号ＶＶ２の活性化に応答して出力信号Ｑをリセットさせ、引き続き印加される水平同期信号ＨＳＹＮＣ＿ＩＮＴを１／２分周して出力する。次いで、ラッチ部２０は、初期垂直同期信号ＶＶ２の立ち下がりエッジに応答して、分周部１００の出力信号をパリティ信号ＰＡＲＩＴＹとして出力する。

即ち、分周部１０は、初期垂直同期信号ＶＶ２が活性化されている間、印加される水平同期信号ＨＳＹＮＣ＿ＩＮＴを１／２分周して出力することにより、初期垂直同期信号ＶＶ２の非活性化の時に分周部１０の出力信号のレベルは、水平同期信号ＨＳＹＮＣ＿ＩＮＴの数が奇数である場合には論理レベル「Ｌ（ロー）」となり、偶数である場合には論理レベル「Ｈ（ハイ）」となる。

従って、初期垂直同期信号ＶＶ２の非活性化に応答して活性化されたラッチ部２０は、初期垂直同期信号ＶＶ２の１周期の間、印加された水平同期信号ＨＳＹＮＣ＿ＩＮＴの数が奇数である場合には、パリティ信号ＰＡＲＩＴＹを論理レベル「Ｌ」で、偶数である場合には、パリティ信号ＰＡＲＩＴＹを論理レベル「Ｈ」で出力する。

一方、上述したように、ディスプレイ駆動装置は、パリティ信号生成装置を備え、パリティ信号が論理レベルＬを有する場合にはラインの数が奇数であるため、ディスプレイのラインを他の極性に持続的に反転させる。

そして、パリティ信号が論理レベルＨを有するときには、ラインの数が偶数であるから、１フレームが終わった後に、１回置きにディスプレイのラインを他の極性に反転させる。

しかし、図２に示されているように、図１のパリティ信号生成装置は、ディスプレイ駆動装置の初期駆動時にのみ垂直同期信号が活性化され、その後には、活性化されないため、変化が生じた場合、これに応ずる水平同期信号が奇数であるか偶数であるかを感知できず、誤ったパリティ信号を生成するようになる。

本発明は、上記した従来の技術の問題を解決するためになされたものであって、その目的は、水平同期信号を持続的に感知してパリティ信号を生成するパリティ信号生成装置を提供することにある。

そこで、上記の目的を達成するために、本願発明のパリティ信号生成装置は、垂直同期信号の活性化の間に印加された水平同期信号の数が奇数であるか、偶数であるかを感知するために、前記垂直同期信号を用いて前記水平同期信号の第１の分周を行い、第１の分周が行われた前記水平同期信号及び前記垂直同期信号の反転信号を用いて第１のパリティ信号を生成し、前記第１のパリティ信号と前記反転信号を用いて生成される第１の感知信号を出力する第１の感知手段と、前記垂直同期信号の非活性化の間に印加された前記水平同期信号が奇数であるか、偶数であるかを感知するために、前記反転信号を用いて前記水平同期信号の第２の分周を行い、第２の分周が行われた前記水平同期信号及び前記垂直同期信号を用いて第２のパリティ信号を生成し、前記第２のパリティ信号と前記垂直同期信号を用いて生成される第２の感知信号を出力する第２の感知手段と、前記第１及び第２の感知信号が印加されて、前記第１及び第２の感知信号を用いて、表示装置の表示ライン数が奇数であるか、偶数であるかを示すパリティ信号を出力する出力手段とを備えることを特徴とする。
また、別の側面によれば、本願発明のパリティ信号生成装置は、垂直同期信号の活性化の間に印加された水平同期信号の数が奇数であるか、偶数であるかを感知して、前記垂直同期信号の活性化期間中の前記水平同期信号の数が奇数であるか、偶数であるかを示す第１の感知信号を出力する第１の感知手段と、前記垂直同期信号の非活性化の間に印加された前記水平同期信号が奇数であるか、偶数であるかを感知して、前記垂直同期信号の非活性化期間中の前記水平同期信号の数が奇数であるか、偶数であるかを示す第２の感知信号を出力する第２の感知手段と、前記第１及び第２の感知信号を印加されて、表示装置の表示ライン数が奇数であるか、偶数であるかを示すパリティ信号を出力する出力手段とを備え、前記第１の感知手段が、前記垂直同期信号によりリセットされて、前記水平同期信号を１／２分周する第１の分周部と、前記垂直同期信号を反転させる第１のインバータと、前記第１のインバータの出力信号のエッジに応答して、前記第１の分周部の出力信号をラッチする第１のラッチ部と、前記第１のラッチ部の出力信号及び前記第１のインバータの出力信号が入力されて、前記第１の感知信号を出力する第１のＮＡＮＤゲートとを備え、前記第２の感知手段が、前記第１のインバータの出力信号によりリセットされて、前記水平同期信号を１／２分周する第２の分周部と、前記垂直同期信号のエッジに応答して、前記第２の分周部の出力信号をラッチする第２のラッチ部と、前記第２のラッチ部の出力信号及び前記垂直同期信号が入力され、前記第２の感知信号を出力する第２のＮＡＮＤゲートとを備えることを特徴とする。

本発明によれば、垂直同期信号の活性化及び非活性化の際、水平同期信号の数が奇数であるか偶数であるかを感知できるブロックをそれぞれ具備して、持続的に感知できるので、変化が発生した場合、これを反映したパリティ信号を生成できるという効果を有する。

以下、添付された図面を参照して本発明の好ましい実施の形態をさらに詳細に説明する。

図３は、本発明の実施の形態に係るパリティ信号生成装置の内部構成を示す回路図である。

図３に示されているように、本発明の実施の形態に係るパリティ信号生成装置は、垂直同期信号Ｘ１が活性化されている間に印加された水平同期信号ＨＳＹＮＣ＿ＩＮＴの数が奇数であるか、偶数であるかを感知して、第１の感知信号として出力する第１の感知部１００と、垂直同期信号Ｘ１が非活性化されている間に印加された水平同期信号ＨＳＹＮＣ＿ＩＮＴの数が奇数であるか、偶数であるかを感知して、第２の感知信号として出力する第２の感知部２００と、第１及び第２の感知信号を印加されてパリティ信号ＰＡＲＩＴＹを出力する出力部ＮＤ１とを備える。

そして、第１の感知部１００は、垂直同期信号Ｘ１によりリセットされて、水平同期信号ＨＳＹＮＣ＿ＩＮＴを１／２分周する分周部１２０と、垂直同期信号Ｘ１を反転させるインバータＩ３と、反転された垂直同期信号のエッジに応答して、分周部１２０の出力信号をラッチするラッチ部１４０と、ラッチ部１４０の出力信号ＰＡＲＩＴＹ＿２及びインバータの出力信号を入力として、第１の感知信号を出力するＮＡＮＤゲートＮＤ２とを備える。

分周部１２０は、自らの出力信号Ｑを反転させるインバータＩ４と、垂直同期信号Ｘ１をリセット信号ＲＥＳＥＴとして、水平同期信号ＨＳＹＮＣ＿ＩＮＴをクロックＣＬＫとして、インバータＩ４の出力信号をデータＤとして入力されるラッチ１２２とを備える。

また、第２の感知部２００は、垂直同期信号Ｘ１を反転させるインバータＩ３と、インバータＩ３の出力信号によりリセットされて、水平同期信号ＨＳＹＮＣ＿ＩＮＴを１／２分周する分周部２２０と、垂直同期信号Ｘ１のエッジに応答して、分周部２２０の出力信号をラッチするラッチ部２４０と、ラッチ部２４０の出力信号ＰＡＲＩＴＹ＿１及び垂直同期信号Ｘ１を入力として、第２の感知信号を出力するＮＡＮＤゲートＮＤ３とを備える。

分周部２２０は、自らの出力信号Ｑを反転させるインバータＩ５と、インバータＩ３の出力信号をリセット信号ＲＥＳＥＴとして、水平同期信号ＨＳＹＮＣ＿ＩＮＴをクロックＣＬＫとして、インバータＩ５の出力信号をデータＤとして入力されるラッチ２２２とを備える。

出力部ＮＤ１は、第１の感知信号及び第２の感知信号を入力として、パリティ信号ＰＡＲＩＴＹを出力するＮＡＮＤゲートで具現される。

以下に、本発明の実施の形態に係るパリティ信号生成装置の動作を説明する。

まず、垂直同期信号Ｘ１の活性化の間では、第１の感知部１００内の分周部１２０が水平同期信号ＨＳＹＮＣ＿ＩＮＴを１／２分周し、ラッチ部１４０が垂直同期信号Ｘ１の非活性化エッジで分周部１２０の出力信号をラッチして出力する。そして、ＮＡＮＤゲートＮＤ２は、垂直同期信号Ｘ１の活性化の間では、第１の感知信号を論理レベル「Ｈ」に維持してから、非活性化の際、ラッチ部１４０の出力信号を反転させて第１の感知信号として出力する。

そして、垂直同期信号Ｘ１の非活性化の間には、第２の感知部２００内の分周部２２０が水平同期信号ＨＳＹＮＣ＿ＩＮＴを１／２分周し、ラッチ部２４０が垂直同期信号Ｘ１の活性化エッジで分周部２２０の出力信号をラッチして出力する。また、ＮＡＮＤゲートＮＤ３は、垂直同期信号Ｘ１の非活性化の間では、第２の感知信号を論理レベル「Ｈ」に維持してから、活性化の際、ラッチ部２２０の出力信号を反転させて第２の感知信号として出力する。

従って、出力部ＮＤ１は、垂直同期信号Ｘ１の活性化の間、第１の感知信号が論理レベル「Ｈ」を維持するので、第２の感知信号を反転させてパリティ信号ＰＡＲＩＴＹとして出力する。そして、垂直同期信号Ｘ１の非活性化の間、第２の感知信号が論理レベル「Ｈ」を維持するので、第１の感知信号を反転させてパリティ信号ＰＡＲＩＴＹとして出力する。

図４は、図３のパリティ信号生成装置のシミュレーションによるタイミングチャートである。

図４に示されているように、パリティ信号生成装置は上述したように、垂直同期信号Ｘ１の活性化の間、第１の感知部１００により水平同期信号ＨＳＹＮＣ＿ＩＮＴが奇数であるか、偶数であるかを感知してパリティ信号ＰＡＲＩＴＹとして出力し、垂直同期信号Ｘ１の非活性化の間、第２の感知部２００により水平同期信号ＨＳＹＮＣ＿ＩＮＴの数が奇数であるか、偶数であるかを感知してパリティ信号ＰＡＲＩＴＹとして出力することが分かる。

従って、本発明に係るパリティ信号生成装置は、１フレーム期間中の水平同期信号の数が奇数であるか、偶数であるかを持続的に感知してパリティ信号を生成するため、変化が発生した場合、これを反映したパリティ信号が生成される。

本発明は、上記の実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。

従来の技術に係るパリティ信号生成装置の構成を示すブロック図である。 図１のパリティ信号生成装置に関するシミュレーションのタイミングチャートである。 本発明の実施の形態に係るパリティ信号生成装置の内部構成を示す回路図である。 図３のパリティ信号生成装置に関するシミュレーションのタイミングチャートである。

符号の説明

１００ 第１の感知部
２００ 第２の感知部

Claims (7)

1. 垂直同期信号の活性化の間に印加された水平同期信号の数が奇数であるか、偶数であるかを感知するために、前記垂直同期信号を用いて前記水平同期信号の第１の分周を行い、第１の分周が行われた前記水平同期信号及び前記垂直同期信号の反転信号を用いて第１のパリティ信号を生成し、前記第１のパリティ信号と前記反転信号を用いて生成される第１の感知信号を出力する第１の感知手段と、
   前記垂直同期信号の非活性化の間に印加された前記水平同期信号が奇数であるか、偶数であるかを感知するために、前記反転信号を用いて前記水平同期信号の第２の分周を行い、第２の分周が行われた前記水平同期信号及び前記垂直同期信号を用いて第２のパリティ信号を生成し、前記第２のパリティ信号と前記垂直同期信号を用いて生成される第２の感知信号を出力する第２の感知手段と、
   前記第１及び第２の感知信号が印加されて、前記第１及び第２の感知信号を用いて、表示装置の表示ライン数が奇数であるか、偶数であるかを示すパリティ信号を出力する出力手段と
   を備えることを特徴とするパリティ信号生成装置。
2. 前記第１の感知手段が、
   前記垂直同期信号によりリセットされて、前記水平同期信号を１／２分周する第１の分周部と、
   前記垂直同期信号を反転させる第１のインバータと、
   前記第１のインバータの出力信号のエッジに応答して、前記第１の分周部の出力信号をラッチする第１のラッチ部と、
   前記第１のラッチ部の出力信号である前記第１のパリティ信号及び前記第１のインバータの出力信号が入力されて、前記第１の感知信号を出力する第１のＮＡＮＤゲートと
   を備えることを特徴とする請求項１に記載のパリティ信号生成装置。
3. 前記第１の分周部が、ラッチ及び第２のインバータを備え、
   前記ラッチが、前記垂直同期信号をリセット信号として、前記水平同期信号をクロックとして、前記第２のインバータの出力信号をデータとして入力され、
   前記第２のインバータが、前記ラッチの出力信号を反転させる
   ことを特徴とする請求項２に記載のパリティ信号生成装置。
4. 前記第２の感知手段が、
   前記第１のインバータの出力信号によりリセットされて、前記水平同期信号を１／２分周する第２の分周部と、
   前記垂直同期信号のエッジに応答して、前記第２の分周部の出力信号をラッチする第２のラッチ部と、
   前記第２のラッチ部の出力信号である前記第２のパリティ信号及び前記垂直同期信号が入力され、前記第２の感知信号を出力する第２のＮＡＮＤゲートと
   を備えることを特徴とする請求項２に記載のパリティ信号生成装置。
5. 前記第２の分周部が、ラッチ及び第２のインバータを備え、
   前記ラッチが、前記第１のインバータの出力信号をリセット信号として、前記水平同期信号をクロックとして、前記第２のインバータの出力信号をデータとして入力され、
   前記第２のインバータが、前記ラッチの出力信号を反転させる
   ことを特徴とする請求項４に記載のパリティ信号生成装置。
6. 前記出力手段が、前記第１及び第２の感知信号を入力として、前記パリティ信号を出力する第３のＮＡＮＤゲートで具現されることを特徴とする請求項３または請求項５に記載のパリティ信号生成装置。
7. 垂直同期信号の活性化の間に印加された水平同期信号の数が奇数であるか、偶数であるかを感知して、前記垂直同期信号の活性化期間中の前記水平同期信号の数が奇数であるか、偶数であるかを示す第１の感知信号を出力する第１の感知手段と、
   前記垂直同期信号の非活性化の間に印加された前記水平同期信号が奇数であるか、偶数であるかを感知して、前記垂直同期信号の非活性化期間中の前記水平同期信号の数が奇数であるか、偶数であるかを示す第２の感知信号を出力する第２の感知手段と、
   前記第１及び第２の感知信号が印加されて、表示装置の表示ライン数が奇数であるか、偶数であるかを示すパリティ信号を出力する出力手段とを備え、
   前記第１の感知手段が、
   前記垂直同期信号によりリセットされて、前記水平同期信号を１／２分周する第１の分周部と、
   前記垂直同期信号を反転させる第１のインバータと、
   前記第１のインバータの出力信号のエッジに応答して、前記第１の分周部の出力信号をラッチする第１のラッチ部と、
   前記第１のラッチ部の出力信号及び前記第１のインバータの出力信号が入力されて、前記第１の感知信号を出力する第１のＮＡＮＤゲートとを備え、
   前記第２の感知手段が、
   前記第１のインバータの出力信号によりリセットされて、前記水平同期信号を１／２分周する第２の分周部と、
   前記垂直同期信号のエッジに応答して、前記第２の分周部の出力信号をラッチする第２のラッチ部と、
   前記第２のラッチ部の出力信号及び前記垂直同期信号が入力され、前記第２の感知信号を出力する第２のＮＡＮＤゲートとを備える
   ことを特徴とするパリティ信号生成装置。

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