JP2009230139A - ブランク期間にクロック信号を伝送するディスプレイ装置及び方法 - Google Patents

Abstract

【課題】ブランク期間にデータ線を通じてクロック信号を伝送することによって、別途のクロック線を必要としないディスプレイ装置及び方法を提供する。
【解決手段】本発明によるディスプレイ装置は、データ線と、データビットを伝送するアクティブ期間には、データ線にデータビットに対応する送信信号を印加し、データビットを伝送しないブランク期間にはデータ線に送信クロック信号を印加するタイミング制御部と、データ線を通じて印加された前記送信信号（以下、受信信号という）をサンプリングしてデータビットを復元し、復元されたデータビットによってディスプレイパネルを駆動するデータ駆動部とを含む。したがって、ディスプレイ装置は、ブランク期間にデータ線を通じてクロック信号を伝送することができる。
【選択図】図３

Description

本発明は、ディスプレイ装置及び方法に関する。

ディスプレイ装置のタイミング制御部とデータ駆動部間のインターフェースの従来技術として、ナショナルセミコンダクタ社で発表したＰＰＤＳ（point-to-point differential signaling）方式がある。

図１は、ＰＰＤＳ方式を説明するための図である。図１を参照すれば、ＰＰＤＳ方式は、タイミング制御部１と各データ駆動部２との間に独立したデータ線３が連結される。このようなＰＰＤＳ方式は、従来のＲＳＤＳ（Reduced Swing Differential Signaling）及びｍｉｎｉ−ＬＶＤＳ（Low Voltage Differential Signaling）方式に比べてＥＭＩ（electromagnetic interference）が減少し、全体信号線の個数が減少するという長所を有する。タイミング制御部１とデータ駆動部２との間には、クロック線４及びロード線５が連結される。クロック線４及びロード線５は、データ駆動部２に対して共通的に連結される。データ信号及びクロック信号の伝送には、差動信号方式（differential signaling）が使用されるので、データ線３及びクロック線４それぞれは、差動対（differential pair）で構成される。

本発明の目的は、ブランク期間にデータ線を通じてクロック信号を伝送することによって、別途のクロック線を必要としないディスプレイ装置及び方法を提供することにある。
また、本発明の他の目的は、データ線を通じてクロック信号を伝送することによって、別途のクロック線から発生するＥＭＩ成分を除去することができるディスプレイ装置及び方法を提供することにある。

また、本発明のさらに他の目的は、ブランク期間にデータ線を通じてクロック信号とともに制御ビットを伝送することができるディスプレイ装置及び方法を提供することにある。

本発明の一態様に係るディスプレイ装置は、データ線と、データビットを伝送するアクティブ期間には、前記データ線に前記データビットに対応する送信信号を印加し、前記データビットを伝送しないブランク期間には、前記データ線に送信クロック信号を印加するタイミング制御部と、前記データ線を通じて印加された前記送信信号（以下、受信信号という）をサンプリングして前記データビットを復元し、前記復元されたデータビットによってディスプレイパネルを駆動するデータ駆動部と、を含む。

本発明の他の態様に係るディスプレイ方法は、タイミング制御部がデータビットを伝送しないブランク期間にデータ線を通じて送信クロック信号を伝送する段階と、前記タイミング制御部が前記データビットを伝送するアクティブ期間に前記データ線を通じて前記データビットに対応する送信信号を伝送する段階と、データ駆動部が前記データ線を通じて前記送信クロック信号を受信し、前記受信された送信クロック信号によってサンプリングクロック信号を生成する段階と、前記データ駆動部が前記データ線を通じて前記送信信号を受信し、前記受信された送信信号を前記生成されたサンプリングクロック信号によってサンプリングして前記データビットを復元する段階と、前記データ駆動部が前記復元されたデータビットによってディスプレイパネルを駆動する段階と、を含む。

本発明によるディスプレイ装置及び方法は、データ線と分離した別途のクロック線がなくても、クロック信号を伝送することができるという長所がある。
本発明によるディスプレイ装置及び方法は、別途のクロック線がなくても、クロック信号を伝送することができるので、別途のクロック線から発生するＥＭＩ成分が除去されるという長所がある。

本発明によるディスプレイ装置及び方法は、ブランク期間にデータ線を通じてクロック信号とともに制御情報を伝送することができるという長所がある。

図２は、本発明の一実施例によるディスプレイ装置の構成を示すブロック図である。
図２を参照すれば、ディスプレイ装置は、タイミング制御部１００、データ駆動部２００、走査駆動部３００及びディスプレイパネル４００を含む。

タイミング制御部１００は、データビットを伝送するアクティブ期間には、各データ線５００にＲＧＢ画像データビット及び制御ビットに対応する送信信号を印加する。タイミング制御部１００は、データビットを伝送しないブランク期間には、各データ線５００に送信クロック信号を印加する。タイミング制御部１００は、ブランク期間には送信クロック信号に少なくとも１つの制御ビットに対応する信号を挿入し、制御ビットを含む送信クロック信号を各データ線５００に印加する。ここで、送信クロック信号は、送信信号の１ビットに該当する期間の整数倍に該当する周期を有することができ、制御ビットは、送信クロック信号の下降エッジのすぐ次に位置することができる。

タイミング制御部１００は、送信クロック信号にコンマパターン（Comma Pattern）を挿入し、コンマパターンを含む送信クロック信号を各データ線５００に印加する。ここで、コンマパターンは、送信クロック信号の下降エッジのすぐ次に位置することができる。

タイミング制御部１００は、ブランク期間であるか、またはアクティブ期間であるかを通知するアクティブ信号ＡＣＴをデータ駆動部２００に提供する。また、タイミング制御部１００は、走査駆動部３００にクロック信号ＣＬＫ＿Ｓ及びスタートパルスＳＰを提供する。

データ駆動部２００は、ブランク期間にデータ線５００を通じて印加された送信クロック信号（以下、受信クロック信号という）によってサンプリングクロック信号を生成する。データ駆動部２００は、アクティブ期間にデータ線５００を通じて伝達された送信信号（以下、受信信号という）をサンプリングクロック信号によってサンプリングしてＲＧＢ画像データビット及び制御ビットを復元する。データ駆動部２００は、ブランク期間にデータ線５００を通じて印加された制御ビットを含む送信クロック信号をサンプリングクロック信号によってサンプリングして制御ビットを復元する。

データ駆動部２００は、復元された制御ビットに対応する制御信号を生成し、この制御信号の制御によって復元されたデータビットによるデータ信号をディスプレイパネル４００に印加する。データ駆動部２００は、アクティブ期間であるか、ブランク期間であるかをアクティブ信号ＡＣＴによって判断することができる。

走査駆動部３００は、タイミング制御部１００から提供されるクロック信号ＣＬＫ＿Ｓ及びスタートパルスＳＰによってディスプレイパネル４００に走査信号を印加する。
ディスプレイパネル４００は、走査駆動部３００から提供される走査信号Ｓ１乃至Ｓｎ及びデータ駆動部２００から提供されるデータ信号Ｄ１乃至Ｄｍによって画像を表示する部分である。ディスプレイパネル４００は、例えば、ＬＣＤパネル、ＰＤＰパネルまたはＯＥＬＤパネルなど様々な種類のディスプレイパネルを使用することができ、これらに限定されるものではない。

タイミング制御部１００から各データ駆動部２００に送信信号及び送信クロック信号を伝達する方式としては、１つの配線を利用した単一信号方式（single-ended signaling）が使用されることもでき、ＬＶＤＳのように２個の配線を利用した差動信号方式（differential signaling）が使用されることができる。

図３は、データ線を通じて伝送される送信クロック信号及び送信信号を説明するための図である。
図３の（ａ）は、ブランク期間にデータ線５００を通じて伝送される信号及びアクティブ信号ＡＣＴの一例を示す図であり、図３の（ｂ）は、ブランク期間にデータ線５００を通じて伝送される信号及びアクティブ信号ＡＣＴの他の例を示す図であり、図３の（ｃ）は、アクティブ期間にデータ線５００を通じて伝送される信号及びアクティブ信号Ａｃｔを示す図である。

図３の（ｃ）を参照すれば、タイミング制御部１００は、送信クロック信号にコンマパターンを挿入してデータ線５００に印加し、その後、ＲＧＢ画像データビットに対応する送信信号及び制御ビットに対応する送信信号を順に印加する。例えば、コンマパターンは、１ビット以上で構成されることができ、送信クロック信号の下降エッジのすぐ次に位置することができる。コンマパターンが送信クロック信号の下降エッジのすぐ次に位置することは、送信クロック信号の形態を維持することができるようにするためである。

データ駆動部２００は、コンマパターンを感知し、コンマパターンの次に印加される送信信号からＲＧＢ画像データビットをサンプリングし、コンマパターンからあらかじめ設定されたクロックに該当する期間が経過した後、印加される送信信号から制御ビットをサンプリングする。

図３の場合、ロウレベルのアクティブ信号ＡＣＴがブランク期間であることを意味し、ハイレベルのアクティブ信号ＡＣＴがアクティブ期間であることを意味する。図３に示された例とは異なって、ブランク期間であるか否かに関する情報は、多様な方式で伝送されることができる。例えば、パルス形態のアクティブ信号が印加された後からあらかじめ設定された期間まではアクティブ期間に該当し、その以外の期間は、ブランク期間に該当することができる。

図３の（ａ）及び（ｂ）を参照すれば、タイミング制御部１００は、送信クロック信号をデータ線５００に印加する。タイミング制御部１００は、送信クロック信号にコンマパターンを挿入してデータ線５００に印加し、送信クロック信号に制御ビットに対応する信号を挿入してデータ線５００に印加する。ここで、制御ビットに対応する信号は、送信クロック信号の下降エッジのすぐ次に位置することができる。制御ビットに対応する信号が送信クロック信号の下降エッジのすぐ次に位置することは、送信クロック信号の形態を維持することができるようにするためである。例えば、制御ビットは、図３の（ａ）及び（ｂ）に示されたように、極性情報ビットＰＯＬであってもよい。ブランク期間が２以上のラインの間に持続される場合、極性情報ビットＰＯＬは、図３の（ａ）に示されたように、ＨＩＧＨであるか、（ｂ）に示されたように、ＬＯＷのうちいずれか１つであってもよい。

データ駆動部２００は、コンマパターンを感知し、コンマパターンからあらかじめ設定されたクロックに該当する期間が経過した後、送信クロック信号に挿入された制御ビットをサンプリングする。

図４は、図２のタイミング制御部の構成を示すブロック図である。
図４を参照すれば、タイミング制御部１００は、受信部１１０、バッファーメモリ１２０、クロック生成部１３０及び送信部１４０を含む。

受信部１１０は、外部からＲＧＢ画像データを受信し、ＴＴＬ（transistor-transistor logic）信号に変換する。タイミング制御部１００に入力される受信信号は、図示されたようなＬＶＤＳ形態の信号に限定されず、ＴＭＤＳ（transition minimized differential signaling）形態の信号であってもよく、他のいずれの形態の信号でも関係ない。ＴＴＬ信号は、一般的にデジタルに変換された信号を意味し、０．３５Ｖの小さい電圧幅を有するＬＶＤＳと異なって、電源電圧水準の大きい電圧幅を有する。

バッファーメモリ１２０は、ＴＴＬ信号に変換された画像データを一時的に格納した後に出力する。
クロック生成部１３０は、外部から入力された同期信号を利用して、走査駆動部３００に伝達されるスタートパルスＳＰ及びクロック信号ＣＬＫ＿Ｓなどを生成する。クロック生成部１３０は、外部から入力された同期信号を利用して、データ駆動部２００及び送信部１４０に伝達されるアクティブ信号ＡＣＴを生成する。クロック生成部１３０は、外部から入力された同期信号及びインバージョン設定信号などを利用して図３の（ｂ）または（ｃ）に示されたような制御ビットを含む送信クロック信号ＣＬＫ＿ＴＸを生成する。
送信部１４０は、バッファーメモリ１２０から出力される画像データとクロック生成部１３０から伝達される信号ＡＣＴ、ＣＬＫ＿ＴＸを入力され、各データ駆動部２００に伝送される送信信号または送信クロック信号ＣＬＫ＿ＴＸをデータ線５００に出力する。

送信部１４０は、分配部１５０、直列変換部１６０、多重化部１７０及び駆動部１８０を含む。図面で、Ｋは、タイミング制御部１００に連結されたデータ駆動部２００の個数に相当する。

分配部１５０は、バッファーメモリ１２０から出力される画像データに対応するデジタルビットを直列変換部１６０に分配する。直列変換部１６０は、分配部１５０から伝達されたデジタルビットに対応する直列化された送信ビットを出力する。多重化部１７０は、アクティブ期間には、直列変換部１６０から伝達された送信ビットを出力し、ブランク期間には、クロック生成部１３０から伝達された送信クロック信号ＣＬＫ＿ＴＸを出力する。駆動部１８０は、多重化部１７０から出力される信号によってデータ線５００を駆動する。駆動部１８０は、一例として差動信号であるＬＶＤＳ信号を出力することもでき、他の例として単一信号を出力することもできる。

図５は、図２のデータ駆動部を示すブロック図である。
図５を参照すれば、データ駆動部２００は、受信部２１０、データラッチ２２０、デジタル−アナログ変換器２３０及び制御信号生成部２７０を含む。

受信部２１０は、ブランク期間にデータ線５００を通じて受信クロック信号を受信し、受信クロック信号によってサンプリングクロック信号ＣＬＫ＿ＳＡＭを生成する。受信部２１０は、ブランク期間にコンマパターンを感知し、コンマパターンからあらかじめ設定されたクロックに該当する期間が経過した後、受信クロック信号に挿入された制御ビットをサンプリングして制御ビットを復元する。

受信部２１０は、アクティブ期間にデータ線５００を通じて受信信号を受信し、受信信号をサンプリングクロック信号ＣＬＫ＿ＳＡＭによってサンプリングして受信信号からデータビット及び制御ビットを復元する。ここで、受信部２１０は、受信クロック信号のコンマパターンを感知し、コンマパターンからあらかじめ設定されたクロックに該当する期間が経過した後、受信される受信信号から制御ビットを復元することができる。

受信部２１０は、サンプラー２４０、クロック生成部２５０及びモード信号生成部２６０を含む。
クロック生成部２５０は、受信クロック信号によってサンプリングクロック信号ＣＬＫ＿ＳＡＭを生成する。より具体的に、クロック生成部２５０は、ブランク期間には、受信クロック信号によってサンプリングクロック信号ＣＬＫ＿ＳＡＭの位相を変更し、アクティブ期間には、サンプリングクロック信号ＣＬＫ＿ＳＡＭの位相を一定に維持させる。

モード信号生成部２６０は、コンマパターンを感知し、感知されたコンマパターンに対応するモード信号を生成する。例えば、モード信号生成部２６０は、コンマパターンが感知されれば上昇し、上昇した後にあらかじめ設定されたクロックに該当する期間が経過すれば下降するモード信号を生成することができる。

サンプラー２４０は、アクティブ期間にサンプリングクロック信号ＣＬＫ＿ＳＡＭによって受信信号をサンプリングしてデータビット及び制御ビットを復元する。サンプラー２６０は、モード信号がＨＩＧＨである間には、受信信号をサンプリングしてデータビットを復元し、復元されたデータビットをデータラッチ２２０に提供する。サンプラー２６０は、モード信号がＬＯＷである間に、受信信号をサンプリングして制御ビットを復元し、復元された制御ビットを制御信号生成部２７０に提供する。

サンプラー２４０は、ブランク期間には、サンプリングクロック信号ＣＬＫ＿ＳＡＭによってモード信号がＬＯＷである間に受信クロック信号に含まれた制御ビットをサンプリングして制御ビットを復元する。例えば、サンプラー２４０は、ブランク期間に極性情報ビットを復元することができる。

制御信号生成部２７０は、復元された制御ビットに対応する制御信号を生成し、データラッチ２２０やＤＡＣ２３０に提供する。一例として、制御信号生成部２７０は、極性情報ビットに対応する極性制御信号を生成してＤＡＣ２３０に提供する。例えば、制御信号生成部２７０は、極性情報ビットが‘１’なら、ハイレベルの極性制御信号を生成し、極性情報ビットが‘０’なら、ロウレベルの極性制御信号を生成することができる。

データラッチ２２０は、サンプラー２４０から出力されるデータビットを順次に格納した後、ロード信号によって並列に出力する。
ＤＡＣ２３０は、データラッチ２２０から出力されるデータビットをガンマ基準電圧を基準にしてアナログデータに変換する。まず、ＤＡＣ２３０は、正極性（＋）ガンマ基準電圧に基礎して複数の正極性電圧を生成し、負極性（−）ガンマ基準電圧に基礎して複数の負極性電圧を生成する。次に、ＤＡＣ２３０は、データラッチ２２０から出力されるデータビットによって、複数の正極性電圧のうち１つの正極性電圧及び複数の負極性電圧のうち１つの負極性電圧を選択する。最後に、ＤＡＣ２３０は、極性制御信号によって正極性電圧及び負極性電圧のうちいずれか１つを選択し、ディスプレイパネル４００に伝達する。

図６は、図５のクロック生成部の一例を示す図である。
図６を参照すれば、クロック生成部２５０は、位相検出器２５１、低帯域通過フィルタ２５２、遅延線２５３、フィードバック線２５４及びスイッチ２５５を備える。

位相検出器２５１は、受信クロック信号とフィードバッククロック信号ＦＣとの位相差を検出する。位相検出器２５１は、ブランク期間には、受信クロック信号及びフィードバッククロック信号ＦＣの位相差に対応する信号ＵＰ、ＤＮを出力し、アクティブ期間には、位相差がないことに対応する信号（一例としてＵＰ及びＤＮが共に０）を出力する。

低帯域通過フィルタ２５２は、位相検出器２５１から出力される位相差に対応する信号ＵＰ、ＤＮの高周波成分を除去する。例えば、低帯域通過フィルタ２５２は、電荷ポンプであってもよい。

遅延線２５３は、低帯域通過フィルタ２５２で出力される高周波成分が除去された位相差信号ＤＩＦＦに対応する遅延を有する。遅延線２５３は、ブランク期間には、受信クロック信号を入力され、アクティブ期間には、フィードバッククロックＦＣを入力される。遅延線２５３は、フィードバッククロックＦＣを出力する。

遅延線２５３は、複数のインバータＩ１乃至Ｉ１６を含む。複数のインバータＩ１乃至Ｉ１６それぞれの遅延は、低帯域通過フィルタ２５２で出力される信号ＤＩＦＦによって調整される。複数のインバータＩ１乃至Ｉ１６それぞれは、略送信信号の１ビットに該当する期間の半分（Ｔ１／２）に該当する遅延を有する。第１、第３、第５、第７、第９、第１１、第１３及び第１５インバータＩ１、Ｉ３、Ｉ５、Ｉ７、Ｉ９、Ｉ１１、Ｉ１３、Ｉ１５でそれぞれ出力される第１、第３、第５、第７、第９、第１１、第１３及び第１５遅延クロックＤＣ１、ＤＣ３、ＤＣ５、ＤＣ７、ＤＣ９、ＤＣ１１、ＤＣ１３、ＤＣ１５がサンプリングクロック信号としてサンプラー２４０に出力される。

サンプラー２４０は、アクティブ期間の間に第１、第３、第５、第７、第９、第１１、第１３及び第１５遅延クロックＤＣ１、ＤＣ３、ＤＣ５、ＤＣ７、ＤＣ９、ＤＣ１１、ＤＣ１３、ＤＣ１５を使用して受信信号をサンプリングし、受信クロック信号の一周期に該当する期間中に受信信号から８ビットのデータビット及び制御ビットを復元する。

サンプラー２４０は、ブランク期間の間に第１、第３、第５、第７、第９、第１１、第１３及び第１５遅延クロックＤＣ１、ＤＣ３、ＤＣ５、ＤＣ７、ＤＣ９、ＤＣ１１、ＤＣ１３、ＤＣ１５のうち１つまたは複数のクロックを使用して制御ビットをサンプリングする。例えば、サンプラー２４０は、第１遅延クロックＤＣ１を使用して極性情報ビットをサンプリングすることができる。

フィードバック線２５４は、遅延線２５３とスイッチ２５５を連結し、遅延線２５３から出力されるフィードバッククロック信号ＦＣをスイッチ２５５を通じて再び遅延線２５3にフィードバックする。

スイッチ２５５は、ブランク期間には、受信クロック信号を遅延線２５３に入力し、アクティブ期間には、フィードバッククロック信号ＦＣを遅延線２５３に入力する。

図７は、図６の位相検出器の一例を示す図である。
図７を参照すれば、位相検出器２５１は、第１フリップフロップＦＦ１、第２フリップフロップＦＦ２、論理積演算器ＡＮＤ及び論理合演算器ＯＲを備える。

第１フリップフロップＦＦ１及び第２フリップフロップＦＦ２のそれぞれは、陽端動作（positive edge triggered）Ｄフリップフロップである。第１フリップフロップＦＦ１のクロック端子ＣＬＫには、データ線５００が接続される。したがって、ブランク期間にデータ線５００に印加される受信クロック信号が上昇すれば１を出力し、リセット端子ＲＳに印加される論理合演算器ＯＲの出力が１になれば０を出力する。第２フリップフロップＦＦ２は、クロック端子ＣＬＫに印加されるフィードバッククロック信号ＦＣが上昇すれば１を出力し、リセット端子ＲＳに印加される論理合演算器ＯＲの出力が１になれば０を出力する。論理積演算器ＡＮＤは、第１及び第２フリップフロップＦＦ１、ＦＦ２の出力に対して論理積演算を行い、論理合演算器ＯＲは、論理積演算器ＡＮＤの出力及びアクティブ信号ＡＣＴに対して論理合演算を行う。

図７に示された位相検出器２５１は、アクティブ信号が０になれば（すなわちブランク期間なら）データ線５００を通じて伝達された信号（受信クロック信号）とフィードバッククロック信号との位相差に対応する信号を出力する。また、位相検出器２５１は、アクティブ信号が１になれば（すなわちアクティブ期間なら）、データ線５００を通じて伝達された信号受信信号とフィードバッククロック信号ＦＣとの位相差と無関係に位相差無しに対応する信号ＵＰ＝０、ＤＮ＝０を出力する。

上述した本発明の実施例の場合、タイミング制御部１００は、アクティブ期間にクロックに関する情報をデータ駆動部２００に伝達しない。したがって、この期間にサンプリングクロック信号ＣＬＫ＿ＳＡＭが受信信号とずれて、データ駆動部２００が正確なサンプリングを行うことができないおそれがある。このようなおそれを防止するために、アクティブ期間にも、タイミング制御部１００は、データ線５００を通じてデータ駆動部２００にクロック情報を伝送することができ、例えば、タイミング制御部１００は、アクティブ期間に周期的な遷移を有する送信信号をデータ駆動部２００に伝送することができる。

図８は、送信信号が周期的な遷移を有する場合の送信クロック信号及び送信信号を説明するための図である。
図８の（ａ）は、ブランク期間にデータ線５００に伝送される信号、アクティブ信号ＡＣＴ及びデータビットＤＡＴＡ＿ＢＩＴの一例を示す図であり、図８の（ｂ）は、アクティブ期間にデータ線５００に伝送される信号、アクティブ信号ＡＣＴ及びデータビットＤＡＴＡ＿ＢＩＴの一例を示す図である。

図８の（ａ）を参照すれば、タイミング制御部１００は、ブランク期間に送信クロック信号をデータ線５００に印加する。タイミング制御部１００は、送信クロック信号に極性情報ビットＰＯＬのような制御ビットを挿入してデータ線５００に印加する。

図８の（ｂ）を参照すれば、タイミング制御部１００は、アクティブ期間にデータビットに対応し、周期的な遷移を有する送信信号をデータ線５００に印加する。例えば、周期的な遷移の周期は、図示のように、送信クロック信号の週期と同一であることができる。図面とは異なって、周期的な遷移の周期は、送信クロック信号の週期の整数倍であってもよく、送信クロック信号の周期は、周期的な遷移の週期の整数倍であってもよい。

周期的な遷移は、周期的に挿入されたダミービットによって発生する。例えば、ダミービットは、図示のように、ダミービット直前のデータビットと異なる値を有することができる。図面とは異なって、ダミービットは、ダミービット直後のデータビットと異なる値を有することもできる。周期的な遷移は、周期的に挿入された２ビットのダミービットによって発生することもでき、この場合、ダミービットは、固定値（すなわち０１または１０）を有する。

タイミング制御部１００は、データビットに少なくとも１つのダミービットを周期的に挿入し、ダミービットが挿入されたデータビットに対応する送信信号、すなわち周期的な遷移を有する送信信号を生成することができる。例えば、図４の直列化部１６０がダミービットを先に出力し、並列に入力されたデータビットを順次に出力することによって、周期的な遷移を有する送信信号を生成することができる。この場合、ダミービットは、直前に出力されたデータビットのうち最後のビットの逆（inversion）に該当する値を有する。

図９は、図5のクロック生成部の他の例を示す図である。
データ駆動部２００は、図６に示されたクロック生成部２５０に代わって、図９に示されたクロック生成部２５０を使用して受信クロック信号及び受信信号の周期的な遷移によってサンプリングクロックを生成することができる。

図９を参照すれば、クロック生成部２５０は、遷移検出器９１０、イネーブル信号生成部９２０、基準クロック信号生成部９３０、ＤＬＬ９４０、遅延部９５０及びスイッチ９６０を含む。基準クロック信号生成部９３０は、論理積演算器９３２及びフリップフロップ９３４を含み、ＤＬＬ９４０は、位相検出器９４２、ループフィルタ９４４及び遅延線９４６を含む。

遷移検出器９１０は、アクティブ期間に受信信号を入力されて、入力された受信信号の遷移を検出する。例えば、遷移検出器９１０は受信信号を遅延させた後、受信信号と遅延された受信信号に対して排他的論理合を行い、受信信号の遷移を検出することができる。
イネーブル信号生成部９２０は、遷移検出器９１０が検出した受信信号の様々な遷移のうちダミービットによる周期的な遷移によって基準クロック信号生成部９３０が基準クロック信号を生成することができるようにする信号であるイネーブル信号ＥＮを生成する。
例えば、周期的な遷移が行われる時点をＴ３、受信信号の１ビットのデータビットまたはダミービットに該当する期間をＴ１と仮定すれば、好ましくは、イネーブル信号の開始時点であるＴ＿ＳＴＡＲＴ及びイネーブル信号の終了時点であるＴ＿ＥＮＤは、下記数式１を満足する。
［数式１］
Ｔ３−Ｔ１＜Ｔ３＿ＳＴＡＲＴ＜Ｔ
Ｔ３＜Ｔ＿ＥＮＤ＜Ｔ３＋Ｔ１

仮に、開始時点Ｔ＿ＳＴＡＲＴが［Ｔ３−Ｔ１］以下であるか、終了時点Ｔ＿ＥＮＤが［Ｔ３＋Ｔ１］以上であれば、イネーブル信号ＥＮが印加される期間内に、周期的な遷移以外の受信信号の所望しない遷移が存在するようになる。また、開始時点Ｔ＿ＳＴＡＲＴがＴ３超過であるか、終了時点Ｔ＿ＥＮＤがＴ３未満であれば、イネーブル信号ＥＮが印加される期間内に、周期的な遷移が存在しなくなる。

イネーブル信号生成部９２０は、ＤＬＬ９４０で求められることができる様々な遅延クロックのうち少なくとも１つによってイネーブル信号ＥＮを生成する。図９には、イネーブル信号生成部９２０が第１インバータＩ１から出力される第１遅延クロックＤＣ１及び第１７インバータＩ１７から出力される第１７遅延クロックＤＣ１７を入力される例が示されている。第１遅延クロックＤＣ１は、フィードバッククロック信号ＦＣの反転が（Ｔ１／２）だけ遅延された信号であり、第１７遅延クロックＤＣ１７は、フィードバッククロック信号ＦＣの反転が −（Ｔ１／２）だけ遅延された信号である。例えば、イネーブル信号生成部９２０は、図９に示されたように、ＳＲラッチ９２２で具現されることができる。ＳＲラッチ９２２のＳには、第１７遅延クロックＤＣ１７が入力され、ＳＲラッチ９２２のＲには、第１遅延クロックＤＣ１が入力されれば、ＳＲラッチ９２２のＱ出力をイネーブル信号ＥＮにすることができる。他の例として、イネーブル信号生成部９２０は、インバータ及び論理積演算器を備え、第１７遅延クロックＤＣ１７を反転させた信号と第１遅延クロックＤＣ１を論理積演算し、イネーブル信号ＥＮを生成することができる。

基準クロック信号生成部９３０は、遷移検出器９１０が検出した受信信号の様々な遷移のうちダミービットによる周期的な遷移に対応するクロック信号である基準クロック信号を生成する。

論理積演算器９３２は、アクティブ期間には、遷移検出器９１０が検出した受信信号の遷移とイネーブル信号生成部９２０が生成したイネーブル信号に対して論理積演算を行うことによって、遷移検出器９１０が検出した受信信号の遷移のうちダミービットによる周期的な遷移のみをフリップフロップ９３４のクロック端ＣＬＫに入力する
フリップフロップ９３４は、陽端動作（positive edge triggered）Ｄフリップフロップである。フリップフロップ９３４の入力端Ｄには、ビット‘１’に対応する信号（例えば、電源電圧ＶＤＤ）が入力され、クロック端ＣＬＫには、論理積演算器９３２からの出力が入力され、リセット端ＲＳには、ＤＬＬ９４０で求められることができる様々な遅延クロックのうちいずれか１つが入力される。フリップフロップ９３４は、基準クロック信号としてクロック端ＣＬＫに入力される信号の上昇エッジが発生した時からリセット端ＲＳに‘１’が入力されるまで‘１’を出力する。

遅延部９５０は、複数のインバータで構成されることができ、送信クロック信号を遅延させる。
スイッチ９６０は、アクティブ期間には、基準クロック信号生成部９３０によって生成された基準クロック信号をＤＬＬ９４０に印加し、ブランク期間には、遅延部９５０によって遅延された送信クロック信号をＤＬＬ９４０に印加する。

ＤＬＬ９４０は、アクティブ期間には、基準クロック信号生成部９３０から入力された基 準クロック信号からサンプリングクロック信号ＣＬＫ＿ＳＡＭを生成し、ブランク期間には、遅延部９５０から入力された受信クロック信号からサンプリングクロック信号ＣＬＫ＿ＳＡＭを生成する。

位相検出器９４２は、基準クロック信号とフィードバッククロック信号ＦＣの遷移との位相差または受信クロック信号とフィードバッククロック信号ＦＣの遷移との位相差を検出し、検出した位相差に比例する電圧信号をループフィルタ９４４に出力する。ループフィルタ９４４は、位相検出器９４２から出力される電圧信号から高周波成分を除去または減少させることによって、コントロール電圧を生成する。

遅延線９４６は、コントロール電圧によって基準クロック信号を遅延させることによって、サンプリングクロック信号ＣＬＫ＿ＳＡＭを生成する。遅延線９４６は、複数のインバータＩ１乃至Ｉ１８を備える。複数のインバータＩ１乃至Ｉ１８それぞれの遅延は、ループフィルタ９４４から入力されるコントロール電圧によって調整され、例えば、コントロール電圧が増加すれば、インバータＩ１乃至Ｉ８それぞれの遅延は減少することができる。複数のインバータＩ１乃至Ｉ１８それぞれは、略（Ｔ１／２）に該当する遅延を有する。第３、第５、第７、第９、第１１、第１３、第１５及び第１７インバータＩ３、Ｉ５、Ｉ７、Ｉ９、Ｉ１１、Ｉ１３、Ｉ１５、Ｉ１７でそれぞれ出力される第３、第５、第７、第９、第１１、第１３、第１５及び第１７遅延クロックＤＣ３、ＤＣ５、ＤＣ７、ＤＣ９、ＤＣ１１、ＤＣ１３、ＤＣ１５、ＤＣ１７がサンプリングクロック信号としてサンプラー２４０に出力される。

また、本発明は、コンピューターなどのマシンが読み取り可能な記録媒体にマシンが読み取り可能なコードで具現することが可能である。マシンが読み取り可能な記録媒体は、マシンによって読み出されることができるデータが格納されるすべての種類の記録装置を含む。マシンが読み取り可能な記録媒体の例としては、ＲＯＭ、ＲＡＭ、ＣＤ−ＲＯＭ、磁気テープ、フロッピー（登録商標）ディスク、光データ格納装置などが挙げられる。また、マシンが読み取り可能な記録媒体は、網で連結された様々なマシンに分散され、分散方式でマシンが読み取り可能なコードが格納されて実行されることができる。また、本発明を具現するための機能的なプログラム、コード及びコードセグメントは、本発明の属する技術分野におけるプログラマーによって容易に推論されることができる。

このような本願発明による方法及び装置は、理解を助けるために図面に示された実施例を参照して説明されたが、これは、例示的なものに過ぎず、当該分野における通常の知識を有する者ならこれから多様な変形及び均等な他の実施例が可能であることを理解することができる。したがって、本発明の真正な技術的保護範囲は、添付の特許請求範囲によって定められるべきである。

従来技術によるＰＰＤＳ方式を説明するための図である。 本発明の一実施例によるディスプレイ装置の構成を示すブロック図である。 データ線を通じて伝送される送信クロック信号及び送信信号を説明するための図である。 図２のタイミング制御部の構成を示すブロック図である。 図２のデータ駆動部を示すブロック図である。 図５のクロック生成部の一例を示す図である。 図６の位相検出器の一例を示す図である。 送信信号が周期的な遷移を有する場合の送信クロック信号及び送信信号を説明するための図である。 図5のクロック生成部の他の例を示す図である。

１００ タイミング制御部
１１０ 受信部
１２０ バッファーメモリ
１３０ クロック生成部
１５０ 分配部
１６０ 直列変換部
１７０ 多重化部
１８０ 駆動部
２００ データ駆動部
３００ 走査駆動部
４００ ディスプレイパネル
５００ データ線

Claims (11)

1. データ線と、
   データビットを伝送するアクティブ期間には、前記データ線に前記データビットに対応する送信信号を印加し、前記データビットを伝送しないブランク期間には、前記データ線に送信クロック信号を印加するタイミング制御部と、
   前記データ線を通じて印加された前記送信信号（以下、受信信号という）をサンプリングして前記データビットを復元し、前記復元されたデータビットによってディスプレイパネルを駆動するデータ駆動部と、を含むディスプレイ装置。
2. 前記データ駆動部は、前記データ線を通じて印加された前記送信クロック信号によってサンプリングクロック信号を生成し、前記生成されたサンプリングクロック信号によって前記受信信号をサンプリングして前記データビットを復元することを特徴とする請求項１に記載のディスプレイ装置。
3. 前記送信クロック信号は、前記送信信号の１ビットに該当する期間の整数倍に該当する周期を有することを特徴とする請求項1に記載のディスプレイ装置。
4. 前記送信信号は、周期的な遷移を有することを特徴とする請求項1に記載のディスプレイ装置。
5. 前記タイミング制御部は、前記ブランク期間に前記データ線に少なくとも１つの制御ビットを含む送信クロック信号を印加し、
   前記データ駆動部は、前記生成されたサンプリングクロック信号によって前記制御ビットをサンプリングし、前記サンプリングされた制御ビットに対応する制御信号を生成することを特徴とする請求項２に記載のディスプレイ装置。
6. 前記制御ビットは、前記送信クロック信号の下降エッジのすぐ次に位置することを特徴とする請求項5に記載のディスプレイ装置。
7. 前記タイミング制御部は、前記データ線にコンマパターン（Comma Pattern）をさらに印加し、
   前記データ駆動部は、
   前記印加されたコンマパターンを感知し、前記感知されたコンマパターンから所定ビットに該当する期間が経過すれば、前記生成されたサンプリングクロック信号によって前記制御ビットをサンプリングすることを特徴とする請求項6に記載のディスプレイ装置。
8. 前記コンマパターンは、
   前記送信クロック信号の下降エッジのすぐ次に位置することを特徴とする請求項7に記載のディスプレイ装置。
9. タイミング制御部がデータビットを伝送しないブランク期間にデータ線を通じて送信クロック信号を伝送する段階と、
   前記タイミング制御部が前記データビットを伝送するアクティブ期間に前記データ線を通じて前記データビットに対応する送信信号を伝送する段階と、
   データ駆動部が前記データ線を通じて前記送信クロック信号を受信し、前記受信された送信クロック信号によってサンプリングクロック信号を生成する段階と、
   前記データ駆動部が前記データ線を通じて前記送信信号を受信し、前記受信された送信信号を前記生成されたサンプリングクロック信号によってサンプリングして前記データビットを復元する段階と、
   前記データ駆動部が前記復元されたデータビットによってディスプレイパネルを駆動する段階と、を含むディスプレイ方法。
10. 前記送信信号は、周期的な遷移を有することを特徴とする請求項9に記載のディスプレイ方法。
11. 前記タイミング制御部が前記ブランク期間にデータ線を通じて少なくとも１つの制御ビットを含む送信クロック信号を伝送する段階と、
    前記データ駆動部が前記データ線を通じて前記制御ビットを含む送信クロック信号を受信し、前記生成されたサンプリングクロック信号によって前記制御ビットをサンプリングする段階と、
    前記サンプリングされた制御ビットに対応する制御信号を生成する段階とをさらに含むことを特徴とする請求項9に記載のディスプレイ方法。

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