KR102339039B1

KR102339039B1 - 표시 장치 및 이를 이용한 표시 패널의 구동 방법

Info

Publication number: KR102339039B1
Application number: KR1020140112366A
Authority: KR
Inventors: 이경원; 박수형; 박문산; 고준철; 배우미
Original assignee: 삼성디스플레이 주식회사
Priority date: 2014-08-27
Filing date: 2014-08-27
Publication date: 2021-12-15
Also published as: US9818364B2; CN105390082A; US20160063914A1; KR20210154782A; KR20160025675A; US10438556B2; US20180040289A1; KR102413158B1; CN105390082B

Abstract

표시 장치는 타이밍 컨트롤러, 데이터 구동부 및 표시 패널을 포함한다. 상기 타이밍 컨트롤러는 입력 영상의 프레임 레이트와 동일한 제1 주파수로 입력 영상 데이터를 입력 받아 상기 제1 주파수의 데이터 신호를 생성한다. 상기 데이터 구동부는 상기 데이터 신호를 데이터 전압으로 변환한다. 상기 표시 패널은 상기 데이터 전압을 기초로 영상을 표시한다. 이에 따라, 표시 장치의 소비 전력을 감소시킬 수 있다.

Description

표시 장치 및 이를 이용한 표시 패널의 구동 방법 {DISPLAY APPARATUS AND METHOD OF DRIVING DISPLAY PANEL USING THE SAME}

본 발명은 표시 장치 및 이를 이용한 표시 패널의 구동 방법에 관한 것으로, 보다 상세하게는 소비 전력을 감소시킬 수 있는 표시 장치 및 이를 이용한 표시 패널의 구동 방법에 관한 것이다.

실생활에 널리 이용되는 Table PC. Note PC 등의 IT 제품들에 대한 배터리 소모를 최소화하기 위한 연구가 계속되고 있다.

표시 패널을 포함하고 있는 상기 IT 제품들에 대해, 표시 장치의 소비 전력을 최소화하여 상기 IT 제품들의 배터리 소모를 최소화할 수 있다. 상기 표시 패널이 정지 영상을 표시할 때, 상대적으로 저주파수로 구동하여 상기 표시 패널의 소비 전력을 감소시킬 수 있다.

상기 표시 패널이 동영상을 표시할 때에는 상기 표시 패널이 고주파수로 구동되기 때문에 소비 전력을 감소시키지 못하여 표시 장치의 소비 전력이 여전히 큰 문제점이 있다.

이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 표시 장치의 소비 전력을 감소시키는 표시 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 상기 표시 장치를 이용하는 표시 패널의 구동 방법을 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 타이밍 컨트롤러, 데이터 구동부 및 표시 패널을 포함한다. 상기 타이밍 컨트롤러는 입력 영상의 프레임 레이트와 동일한 제1 주파수로 입력 영상 데이터를 입력 받아 상기 제1 주파수의 데이터 신호를 생성한다. 상기 데이터 구동부는 상기 데이터 신호를 데이터 전압으로 변환한다. 상기 표시 패널은 상기 데이터 전압을 기초로 영상을 표시한다.

본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 입력 영상을 디코딩하여 메모리에 저장하는 디코더 및 상기 메모리에 저장된 상기 디코딩된 입력 영상을 상기 제1 주파수의 입력 영상 데이터로 변환하여 상기 타이밍 컨트롤러에 출력하는 그래픽 프로세싱 유닛을 더 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 입력 영상 데이터는 교번하는 액티브 구간 및 블랭크 구간을 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 액티브 구간들 사이의 간격은 일정할 수 있다.

본 발명의 일 실시예에 있어서, 상기 액티브 구간의 길이는 1/60초이고, 상기 블랭크 구간의 길이는 이웃한 액티브 구간들 사이의 간격으로 결정될 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 주파수가 30Hz일 때, 상기 액티브 구간의 길이는 상기 블랭크 구간의 길이와 동일할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 주파수가 30Hz 미만일 때, 상기 액티브 구간의 길이는 상기 블랭크 구간의 길이보다 짧을 수 있다.

본 발명의 일 실시예에 있어서, 상기 타이밍 컨트롤러는 상기 블랭크 구간에 대응하여 상기 데이터 구동부가 턴 오프 되도록 제어하는 블랭크 파워 컨트롤부를 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 타이밍 컨트롤러는 상기 입력 영상의 상기 프레임 레이트를 저장하는 레지스터를 더 포함할 수 있다. 상기 블랭크 파워 컨트롤부는 상기 입력 영상의 상기 프레임 레이트에 따라 가변하는 블랭크 컨트롤 신호를 출력할 수 있다.

본 발명의 일 실시예에 있어서, 상기 데이터 구동부는 상기 입력 영상에 따라 결정되는 블랭크 컨트롤 신호에 따라 전원을 제어하는 전원 제어부, 디지털 형태의 상기 데이터 신호를 아날로그 형태의 상기 데이터 전압으로 변환하는 디지털 아날로그 변환부, 상기 데이터 전압을 버퍼링하는 버퍼부, 상기 액티브 구간에 대응하여 온(ON) 되어 상기 데이터 전압을 데이터 라인에 인가하는 제1 스위칭부 및 상기 블랭크 구간에 대응하여 온(ON) 되어 블랭크 전압을 상기 데이터 라인에 인가하는 제2 스위칭부를 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 데이터 구동부는 상기 블랭크 구간에 대응하여 상기 디지털 아날로그 변환부 및 상기 버퍼부를 턴 오프하는 전원 스위칭부를 더 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 데이터 구동부는 상기 제2 스위칭부로 상기 블랭크 전압을 공급하는 블랭크 전압 공급부를 더 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제2 스위칭부는 교번적으로 온 되어 제1 블랭크 전압을 상기 데이터 라인에 인가하는 제1 행의 스위치들 및 교번적으로 온 되어 제2 블랭크 전압을 상기 데이터 라인에 인가하는 제2 행의 스위치들을 포함할 수 있다.

상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 표시 패널의 구동 방법은 입력 영상의 프레임 레이트와 동일한 제1 주파수로 입력 영상 데이터를 입력 받는 단계, 상기 제1 주파수의 상기 입력 영상 데이터를 기초로 상기 제1 주파수의 데이터 신호를 생성하는 단계 및 상기 데이터 신호를 기초로 영상을 표시하는 단계를 포함한다.

본 발명의 일 실시예에 있어서, 상기 표시 패널의 구동 방법은 상기 입력 영상을 디코딩하여 메모리에 저장하는 단계 및 상기 메모리에 저장된 상기 디코딩된 입력 영상을 상기 제1 주파수의 입력 영상 데이터로 변환하여 타이밍 컨트롤러에 출력하는 단계를 더 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 타이밍 컨트롤러는 상기 블랭크 구간에 대응하여 데이터 구동부가 턴 오프 되도록 제어할 수 있다.

이와 같은 표시 장치 및 이를 이용하는 표시 패널의 구동 방법에 따르면, 동영상을 표시할 때, 입력 영상의 프레임 레이트와 일치하는 주파수로 표시 패널을 구동하여 표시 장치의 소비 전력을 감소시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 애플리케이션 프로세서를 나타내는 블록도이다.
도 3은 도 1의 타이밍 컨트롤러를 나타내는 블록도이다.
도 4는 도 1의 타이밍 컨트롤러 및 데이터 구동부의 신호들을 나타내는 개념도이다.
도 5는 도 1의 데이터 구동부를 나타내는 블록도이다.
도 6a는 액티브 구간에서 도 1의 데이터 구동부를 나타내는 블록도이다.
도 6b는 블랭크 구간에서 도 1의 데이터 구동부를 나타내는 블록도이다.
도 7은 본 발명의 다른 실시예에 따른 타이밍 컨트롤러 및 데이터 구동부의 신호들을 나타내는 개념도이다.
도 8은 본 발명의 다른 실시예에 따른 타이밍 컨트롤러를 나타내는 블록도이다.

이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.

도 1을 참조하면, 상기 표시 장치는 표시 패널(100), 패널 구동부 및 애플리케이션 프로세서(600)를 포함한다. 상기 패널 구동부는 타이밍 컨트롤러(200), 게이트 구동부(300), 감마 기준 전압 생성부(400) 및 데이터 구동부(500)를 포함한다.

상기 표시 패널(100)은 영상을 표시하는 표시부 및 상기 표시부에 이웃하여 배치되는 주변부를 포함한다.

상기 표시 패널(100)은 복수의 게이트 라인들(GL), 복수의 데이터 라인들(DL) 및 상기 게이트 라인들(GL)과 상기 데이터 라인들(DL) 각각에 전기적으로 연결된 복수의 픽셀들을 포함한다. 상기 게이트 라인들(GL)은 제1 방향(D1)으로 연장되고, 상기 데이터 라인들(DL)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.

각 픽셀은 스위칭 소자(미도시), 상기 스위칭 소자에 전기적으로 연결된 액정 캐패시터(미도시) 및 스토리지 캐패시터(미도시)를 포함할 수 있다. 상기 픽셀들은 매트릭스 형태로 배치될 수 있다.

상기 타이밍 컨트롤러(200)는 상기 애플리케이션 프로세서(600)로부터 입력 영상 데이터(RGB) 및 입력 제어 신호(CONT)를 수신한다. 상기 입력 영상 데이터는 적색 영상 데이터(R), 녹색 영상 데이터(G) 및 청색 영상 데이터(B)를 포함할 수 있다. 상기 입력 제어 신호(CONT)는 마스터 클럭 신호, 데이터 인에이블 신호를 포함할 수 있다. 상기 입력 제어 신호(CONT)는 수직 동기 신호 및 수평 동기 신호를 더 포함할 수 있다.

상기 타이밍 컨트롤러(200)는 상기 입력 영상 데이터(RGB) 및 상기 입력 제어 신호(CONT)를 근거로 제1 제어 신호(CONT1), 제2 제어 신호(CONT2), 제3 제어 신호(CONT3) 및 데이터 신호(DATA)를 생성한다.

상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 게이트 구동부(300)의 동작을 제어하기 위한 상기 제1 제어 신호(CONT1)를 생성하여 상기 게이트 구동부(300)에 출력한다. 상기 제1 제어 신호(CONT1)는 수직 개시 신호 및 게이트 클럭 신호를 포함할 수 있다.

상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 데이터 구동부(500)의 동작을 제어하기 위한 상기 제2 제어 신호(CONT2)를 생성하여 상기 데이터 구동부(500)에 출력한다. 상기 제2 제어 신호(CONT2)는 수평 개시 신호 및 로드 신호를 포함할 수 있다.

상기 타이밍 컨트롤러(200)는 상기 입력 영상 데이터(RGB)를 근거로 데이터 신호(DATA)를 생성한다. 상기 타이밍 컨트롤러(200)는 상기 데이터 신호(DATA)를 상기 데이터 구동부(500)에 출력한다.

상기 타이밍 컨트롤러(200)는 상기 입력 영상 데이터(RGB)의 액티브 구간 및 블랭크 구간에 대응하여 상기 게이트 구동부(300) 및 상기 데이터 구동부(500)의 동작을 제어할 수 있다.

상기 타이밍 컨트롤러(200)는 상기 액티브 구간 동안 상기 게이트 구동부(300) 및 상기 데이터 구동부(500)를 정상적으로 동작시킨다.

상기 타이밍 컨트롤러(200)는 상기 블랭크 구간 동안 상기 제1 제어 신호(CONT1)를 상기 게이트 구동부(300)에 출력하지 않을 수 있다. 예를 들어, 상기 블랭크 구간 동안 상기 타이밍 컨트롤러(200)는 상기 수직 개시 신호를 상기 게이트 구동부(300)에 출력하지 않을 수 있다.

또한, 상기 블랭크 구간 동안 상기 타이밍 컨트롤러(200)는 상기 제2 제어 신호(CONT2) 및 상기 데이터 신호(DATA)를 상기 데이터 구동부(500)에 출력하지 않을 수 있다. 예를 들어, 상기 블랭크 구간 동안 상기 타이밍 컨트롤러(200)는 상기 수평 개시 신호 및 상기 로드 신호를 상기 데이터 구동부(500)에 출력하지 않을 수 있다.

상기 타이밍 컨트롤러(200)는 상기 데이터 구동부(500)의 파워를 컨트롤할 수 있다. 예를 들어, 상기 타이밍 컨트롤러(200)는 상기 입력 영상 데이터(RGB)의 블랭크 구간에 대응하여 상기 데이터 구동부(500)의 동작을 턴 오프할 수 있다. 상기 타이밍 컨트롤러(200)는 상기 데이터 구동부(500)의 파워를 컨트롤하기 위한 블랭크 컨트롤 신호를 상기 데이터 구동부(500)에 출력할 수 있다.

상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 감마 기준 전압 생성부(400)의 동작을 제어하기 위한 상기 제3 제어 신호(CONT3)를 생성하여 상기 감마 기준 전압 생성부(400)에 출력한다.

상기 타이밍 컨트롤러(200)에 대해서는 도 3을 참조하여 상세히 후술한다.

상기 게이트 구동부(300)는 상기 타이밍 컨트롤러(200)로부터 입력 받은 상기 제1 제어 신호(CONT1)에 응답하여 상기 게이트 라인들(GL)을 구동하기 위한 게이트 신호들을 생성한다. 상기 게이트 구동부(300)는 상기 게이트 신호들을 상기 게이트 라인들(GL)에 순차적으로 출력한다.

상기 게이트 구동부(300)는 상기 표시 패널(100)에 직접 실장(mounted)되거나, 테이프 캐리어 패키지(tape carrier package: TCP) 형태로 상기 표시 패널(100)에 연결될 수 있다. 한편, 상기 게이트 구동부(300)는 상기 표시 패널(100)의 상기 주변부에 집적(integrated)될 수 있다.

상기 감마 기준 전압 생성부(400)는 상기 타이밍 컨트롤러(200)로부터 입력 받은 상기 제3 제어 신호(CONT3)에 응답하여 감마 기준 전압(VGREF)을 생성한다. 상기 감마 기준 전압 생성부(400)는 상기 감마 기준 전압(VGREF)을 상기 데이터 구동부(500)에 제공한다. 상기 감마 기준 전압(VGREF)은 각각의 데이터 신호(DATA)에 대응하는 값을 갖는다.

본 발명의 일 실시예에서, 상기 감마 기준 전압 생성부(400)는 상기 데이터 구동부(500) 내에 배치될 수 있다. 이와는 달리, 상기 감마 기준 전압 생성부(400)는 상기 타이밍 컨트롤러(200) 내에 배치될 수 있다.

상기 데이터 구동부(500)는 상기 타이밍 컨트롤러(200)로부터 상기 제2 제어 신호(CONT2) 및 상기 데이터 신호(DATA)를 입력 받고, 상기 감마 기준 전압 생성부(400)로부터 상기 감마 기준 전압(VGREF)을 입력 받는다. 상기 데이터 구동부(500)는 상기 데이터 신호(DATA)를 상기 감마 기준 전압(VGREF)을 이용하여 아날로그 형태의 데이터 전압으로 변환한다. 상기 데이터 구동부(500)는 상기 데이터 전압을 상기 데이터 라인(DL)에 출력한다.

상기 데이터 구동부(500)는 상기 액티브 구간 동안 상기 데이터 전압을 상기 데이터 라인(DL)에 출력하고, 상기 블랭크 구간 동안 블랭크 전압을 상기 데이터 라인(DL)에 출력할 수 있다.

상기 데이터 구동부(500)는 상기 표시 패널(100)에 직접 실장되거나, 테이프 캐리어 패키지(tape carrier package: TCP) 형태로 상기 표시 패널(100)에 연결될 수 있다. 한편, 상기 데이터 구동부(500)는 상기 표시 패널(100)의 상기 주변부에 집적될 수도 있다.

상기 데이터 구동부(500)에 대해서는 도 5, 도 6a 및 도 6b를 참조하여 상세히 후술한다.

상기 애플리케이션 프로세서(600)는 입력 영상을 디코딩하고, 상기 디코딩된 입력 영상을 상기 입력 영상 데이터(RGB)로 변환하여 상기 타이밍 컨트롤러(200)에 출력한다.

상기 애플리케이션 프로세서(600)는 상기 입력 제어 신호(CONT)를 상기 타이밍 컨트롤러(200)에 출력한다.

상기 애플리케이션 프로세서(600)에 대해서는 도 2를 참조하여 상세히 후술한다.

도 2는 도 1의 애플리케이션 프로세서(600)를 나타내는 블록도이다. 도 3은 도 1의 타이밍 컨트롤러(200)를 나타내는 블록도이다. 도 4는 도 1의 타이밍 컨트롤러(200) 및 데이터 구동부(500)의 신호들을 나타내는 개념도이다.

도 1 내지 도 4를 참조하면, 상기 애플리케이션 프로세서(600)는 디코더(620), 그래픽 프로세싱 유닛(640) 및 메모리(660)를 포함한다.

상기 디코더(620)는 입력 영상을 디코딩한다. 상기 입력 영상은 프레임 레이트를 갖는다. 상기 프레임 레이트는 동영상의 재생 빈도를 의미한다. 상기 프레임 레이트는 정해진 시간 동안 포함하는 프레임 영상의 수로 정의된다. 예를 들어, 상기 입력 영상은 30fps(frame per second)일 수 있다. 예를 들어, 상기 입력 영상은 24fps일 수 있다.

상기 디코더(620)는 디코딩된 상기 입력 영상(DI)을 상기 메모리(660)에 저장한다.

상기 그래픽 프로세싱 유닛(640)은 상기 메모리(660)에 저장된 상기 디코딩된 입력 영상(DI)을 제1 주파수의 입력 영상 데이터(RGB)로 변환한다.

상기 그래픽 프로세싱 유닛(640)은 상기 디코딩된 입력 영상(DI)이 상기 메모리(660)에 기입(write)되는 동작 및 상기 메모리(660)로부터 상기 디코딩된 입력 영상(DI)을 상기 제1 주파수로 독출(read)하는 동작을 제어한다.

상기 입력 영상 데이터(RGB)는 교번하는 액티브 구간(A1, A2, A3, A4) 및 블랭크 구간(B1, B2, B3, B4)을 포함한다. 상기 액티브 구간들 사이의 간격은 일정할 수 있다. 상기 블랭크 구간의 길이는 이웃한 액티브 구간들 사이의 간격으로 결정될 수 있다.

상기 액티브 구간의 길이는 상기 표시 패널(100)의 표준 구동 주파수를 기초로 결정될 수 있다. 예를 들어, 상기 표시 패널(100)의 표준 구동 주파수가 60Hz일 때, 상기 액티브 구간의 길이는 1/표준 구동 주파수인 1/60초로 결정될 수 있다. 또는 상기 액티브 구간의 길이는 상기 1/표준 구동 주파수보다 약간 짧을 수 있다.

상기 타이밍 컨트롤러(200)는 데이터 컨트롤부(220) 및 블랭크 파워 컨트롤부(240)를 포함한다.

상기 데이터 컨트롤부(220)는 상기 제1 주파수로 상기 입력 영상 데이터(RGB)를 입력 받아 상기 제1 주파수의 데이터 신호(DATA)를 생성한다. 상기 데이터 컨트롤부(220)는 상기 제1 주파수의 상기 데이터 신호(DATA)를 상기 데이터 구동부(500)에 출력한다.

상기 데이터 컨트롤부(220)는 상기 입력 영상 데이터(RGB)의 계조를 보정하고, 상기 데이터 구동부(500)의 형식에 맞도록 상기 입력 영상 데이터(RGB)를 재배치하여 상기 데이터 신호(DATA)를 생성할 수 있다. 상기 데이터 신호(DATA)는 디지털 신호일 수 있다.

예를 들어, 상기 데이터 컨트롤부(220)는 색 특성 보상부(미도시) 및 능동 캐패시턴스 보상부(미도시)를 포함할 수 있다.

상기 색 특성 보상부는 상기 입력 영상 데이터(RGB)의 계조 데이터를 수신하여 색 특성 보상(Adaptive Color Correction, ACC)을 수행한다. 상기 색 특성 보상부는 감마 곡선을 이용하여 상기 계조 데이터를 보상할 수 있다.

상기 능동 캐패시턴스 보상부는 이전 프레임 데이터와 현재 프레임 데이터를 이용하여 상기 현재 프레임 데이터의 계조 데이터를 보정하는 능동 캐패시턴스 보상(Dynamic Capacitance Compensation, DCC)을 수행할 수 있다.

상기 블랭크 파워 컨트롤부(240)는 상기 블랭크 구간에 대응하여 상기 데이터 구동부(500)가 턴 오프 되도록 제어한다. 상기 블랭크 파워 컨트롤부(240)는 상기 데이터 구동부(500)의 턴 온 및 턴 오프 동작을 제어하기 위한 블랭크 컨트롤 신호(BS)를 상기 데이터 구동부(500)에 출력한다.

도시하지 않았으나, 상기 타이밍 컨트롤러(200)는 저주파 구동부를 더 포함할 수 있다.

상기 저주파 구동부는 상기 입력 영상 데이터(RGB)를 수신하여 상기 입력 영상 데이터(RGB)에 따라 상기 표시 패널(100)의 구동 주파수를 결정한다. 예를 들어, 상기 저주파 구동부는 상기 입력 영상 데이터(RGB)가 정지 영상일 때, 상대적으로 작은 저주파수로 상기 표시 패널(100)을 구동할 수 있다. 예를 들어, 상기 저주파수는 1Hz일 수 있다. 예를 들어, 상기 저주파 구동부는 상기 입력 영상 데이터(RGB)가 동영상일 때, 상대적으로 높은 고주파수로 상기 표시 패널(100)을 구동할 수 있다. 본 실시예에서, 상기 고주파수는 상기 제1 주파수일 수 있다.

도 4를 보면, 상기 입력 영상의 프레임 레이트는 30fps인 것을 예시한다. 상기 입력 영상의 프레임 레이트가 30fps인 경우, 상기 입력 영상은 1초에 30 프레임의 영상을 포함한다.

상기 디코더(620)에 의해 디코딩된 입력 영상(DI)은 상기 메모리(660)에 저장된다.

상기 입력 영상 데이터(RGB)는 상기 입력 영상의 프레임 레이트(30fps)와 동일한 제1 주파수를 갖는다. 상기 입력 영상의 프레임 레이트가 30fps인 경우, 상기 입력 영상 데이터(RGB)의 상기 제1 주파수는 30Hz일 수 있다.

상기 입력 영상 데이터(RGB)는 1초에 30장의 프레임을 포함하며, 상기 입력 영상 데이터(RGB)는 1초에 30번의 액티브 구간을 포함한다. 또한, 상기 입력 영상 데이터(RGB)는 1초에 30번의 블랭크 구간을 포함한다.

상기 액티브 구간의 길이는 상기 표시 패널(100)의 표준 구동 주파수를 기초로 결정될 수 있다. 예를 들어, 상기 표시 패널(100)의 표준 구동 주파수가 60Hz일 때, 상기 액티브 구간의 길이는 1/60초로 결정될 수 있다. 또는 상기 액티브 구간의 길이는 상기 1/60초보다 약간 짧을 수 있다.

예를 들어, 상기 제1 주파수가 30Hz일 때, 상기 액티브 구간의 길이는 상기 블랭크 구간의 길이와 실질적으로 동일할 수 있다.

도 4에서, 상기 입력 영상 데이터(RGB)는 제1 입력 영상(I1)을 표시하는 제1 액티브 구간(A1) 및 상기 제1 액티브 구간(A1)에 이어지는 제1 블랭크 구간(B1)을 포함한다. 상기 제1 액티브 구간(A1)은 약 16.67ms의 시간을 갖는다. 상기 제1 블랭크 구간(B1)은 약 16.67ms의 시간을 갖는다.

상기 입력 영상 데이터(RGB)는 상기 제1 블랭크 구간(B1)에 이어지고 제2 입력 영상(I2)을 표시하는 제2 액티브 구간(A2) 및 상기 제2 액티브 구간(A2)에 이어지는 제2 블랭크 구간(B2)을 포함한다. 상기 제2 액티브 구간(A2)은 약 16.67ms의 시간을 갖는다. 상기 제2 블랭크 구간(B2)은 약 16.67ms의 시간을 갖는다.

상기 입력 영상 데이터(RGB)는 상기 제2 블랭크 구간(B2)에 이어지고 제3 입력 영상(I3)을 표시하는 제3 액티브 구간(A3) 및 상기 제3 액티브 구간(A3)에 이어지는 제3 블랭크 구간(B3)을 포함한다. 상기 제3 액티브 구간(A3)은 약 16.67ms의 시간을 갖는다. 상기 제3 블랭크 구간(B3)은 약 16.67ms의 시간을 갖는다.

상기 블랭크 파워 컨트롤부(240)는 상기 블랭크 구간에 대응하여 상기 데이터 구동부(500)가 턴 오프 되도록 제어한다. 예를 들어, 상기 데이터 구동부(500)로 전달되는 전원 전압(AVDD2)은 상기 액티브 구간에 대응하여 온(ON) 레벨을 갖고, 상기 블랭크 구간에 대응하여 오프(OFF) 레벨을 가질 수 있다.

도 5는 도 1의 데이터 구동부를 나타내는 블록도이다. 도 6a는 액티브 구간에서 도 1의 데이터 구동부를 나타내는 블록도이다. 도 6b는 블랭크 구간에서 도 1의 데이터 구동부를 나타내는 블록도이다.

도 1 내지 도 6b를 참조하면, 상기 데이터 구동부(500)는 래치부(510), 제1 멀티플렉싱부(520), 디지털 아날로그 변환부(530), 버퍼부(540), 제2 멀티플렉싱부(550), 제1 스위칭부(560), 제2 스위칭부(570), 전원 제어부(580), 전원 스위칭부(590) 및 블랭크 전압 공급부(595)를 포함할 수 있다.

상기 래치부(510)는 상기 데이터 신호(DATA)를 수신한다. 상기 래치부(510)는 상기 데이터 신호(DATA)를 일시 저장한 후 상기 제1 멀티플렉싱부(520)를 통해 상기 디지털 아날로그 변환부(530)에 출력한다. 상기 래치부(510) 및 상기 제1 멀티플렉싱부(520)에는 디지털 전원 전압(DVDD)이 인가될 수 있다.

상기 디지털 아날로그 변환부(530)는 상기 디지털 형태인 상기 데이터 신호(DATA) 및 상기 감마 기준 전압(VGREF)을 근거로 아날로그 형태의 상기 데이터 전압을 생성하여 상기 버퍼부(540)에 출력한다.

상기 디지털 아날로그 변환부(530)는 복수의 디지털 아날로그 컨버터(DAC1 내지 DAC6)를 포함할 수 있다. 설명의 편의 상 6개의 디지털 아날로그 컨버터를 도시하였으나, 본 발명은 상기 디지털 아날로그 컨버터의 개수에 의해 한정되지 않는다. 예를 들어, 상기 디지털 아날로그 변환부(530)는 상기 데이터 라인(DL)의 개수에 대응하는 디지털 아날로그 컨버터들을 포함할 수 있다.

상기 버퍼부(540)는 상기 데이터 전압을 버퍼링한다. 상기 버퍼부(540)는 상기 데이터 전압의 레벨이 일정한 레벨을 갖도록 보상하여 상기 데이터 전압을 상기 제2 멀티플렉싱부(550), 상기 제1 스위칭부(560) 및 제2 스위칭부(570)를 통해 상기 데이터 라인(DL)에 출력한다.

상기 버퍼부(540)는 복수의 버퍼(B1 내지 B6)를 포함할 수 있다. 예를 들어, 상기 제1, 제3 및 제5 버퍼(B1, B3, B5)는 제1 극성의 데이터 전압을 버퍼링할 수 있다. 상기 제2, 제4 및 제6 버퍼(B2, B4, B6)는 상기 제1 극성에 반대되는 제2 극성의 데이터 전압을 버퍼링할 수 있다.

상기 제1 멀티플렉싱부(520) 및 상기 제2 멀티플렉싱부(550)는 패스 셀렉터(path selector)로 동작한다. 예를 들어, 제1 프레임에서 홀수 데이터 라인으로 상기 제1 극성의 데이터 전압이 출력되고, 짝수 데이터 라인으로 상기 제2 극성의 데이터 전압이 출력된다고 할 때, 상기 제1 멀티플렉싱부(520)의 제1 멀티플렉서(MUX11) 및 상기 제2 멀티플렉싱부(550)의 제2 멀티플렉서(MUX12)는 상기 제1 데이터 라인에 인가되는 상기 제1 극성의 제1 데이터 전압이 상기 제1 디지털 아날로그 컨버터(DAC1) 및 상기 제1 버퍼(B1)를 통과하는 경로를 갖도록 멀티플렉싱을 수행하고, 상기 제2 데이터 라인에 인가되는 상기 제2 극성의 제2 데이터 전압이 상기 제2 디지털 아날로그 컨버터(DAC1) 및 상기 제2 버퍼(B1)를 통과하는 경로를 갖도록 멀티플렉싱을 수행할 수 있다.

이와는 반대로, 제2 프레임에서 홀수 데이터 라인으로 상기 제2 극성의 데이터 전압이 출력되고, 짝수 데이터 라인으로 상기 제1 극성의 데이터 전압이 출력된다고 할 때, 상기 제1 멀티플렉싱부(520)의 제1 멀티플렉서(MUX11) 및 상기 제2 멀티플렉싱부(550)의 제2 멀티플렉서(MUX12)는 상기 제2 데이터 라인에 인가되는 상기 제1 극성의 제2 데이터 전압이 상기 제1 디지털 아날로그 컨버터(DAC1) 및 상기 제1 버퍼(B1)를 통과하는 경로를 갖도록 멀티플렉싱을 수행하고, 상기 제1 데이터 라인에 인가되는 상기 제2 극성의 제1 데이터 전압이 상기 제2 디지털 아날로그 컨버터(DAC1) 및 상기 제2 버퍼(B1)를 통과하는 경로를 갖도록 멀티플렉싱을 수행할 수 있다.

상기 제1 스위칭부(560)는 상기 액티브 구간에서 온(ON) 되어 상기 데이터 전압을 상기 데이터 라인(DL)에 인가한다. 반면, 상기 제1 스위칭부(560)는 상기 블랭크 구간에서 오프(OFF) 되어 상기 버퍼부(540)와 상기 데이터 라인(DL)의 연결을 차단한다.

상기 제1 스위칭부(560)는 복수의 스위치(S11 내지 S16)를 포함한다. 상기 제1 스위칭부(560)의 스위치(S11 내지 S16)가 온 되면, 상기 버퍼부(540)와 상기 데이터 라인(DL)이 연결된다. 상기 제1 스위칭부(560)의 스위치(S11 내지 S16)가 오프 되면, 상기 버퍼부(540)와 상기 데이터 라인(DL)의 연결이 차단된다.

도시하지 않았으나, 상기 제2 멀티플렉싱부(550)는 상기 제1 스위칭부(560)와 일체로 형성되어, 상기 제2 멀티플렉싱부의 선택 동작과 상기 제1 스위칭부(560)의 스위칭 동작을 동시에 수행할 수 있다.

상기 제2 스위칭부(570)는 상기 블랭크 구간에서 온 되어 블랭크 전압을 상기 데이터 라인(DL)에 인가한다. 반면, 상기 제2 스위칭부(570)는 상기 액티브 구간에서 오프 되어 상기 블랭크 전압이 상기 데이터 라인(DL)에 인가되지 않도록 한다.

상기 제2 스위칭부(570)는 제1 행의 스위치(S21 내지 S26) 및 제2 행의 스위치(S31 내지 S36)를 포함할 수 있다. 상기 블랭크 구간에서 상기 제1 행의 스위치(S21 내지 S26)는 교번적으로 온 될 수 있다. 상기 블랭크 구간에서 상기 제2 행의 스위치(S31 내지 S36)는 교번적으로 온 될 수 있다. 또한, 상기 블랭크 구간에서 상기 제1 데이터 라인에 연결되는 제1 행의 제1 스위치(S21) 및 제2 행의 제1 스위치(S31)는 서로 교번적으로 온 될 수 있다.

제1 블랭크 구간에서, 상기 제1 행의 스위치(S21 내지 S26)는 홀수 번째 데이터 라인들에 제1 블랭크 전압(VB1)을 인가하고, 상기 제2 행의 스위치(S31 내지 S36)는 짝수 번째 데이터 라인들에 짝수 블랭크 전압을 인가할 수 있다. 예를 들어, 상기 제1 블랭크 구간에서, 상기 제1 행의 스위치 중 제1, 제3 및 제5 스위치(S21, S23, S25)가 온 되어 상기 제1 블랭크 전압(VB1)이 상기 홀수 번째 데이터 라인들에 인가되고, 상기 제2 행의 스위치 중 제2, 제4 및 제6 스위치(S32, S34, S36)가 온 되어 상기 제2 블랭크 전압(VB2)이 상기 짝수 번째 데이터 라인들에 인가될 수 있다.

상기 제1 블랭크 전압(VB1)은 상기 제2 블랭크 전압(VB2)과 반대의 극성을 가질 수 있다. 예를 들어, 상기 제1 블랭크 전압(VB1)은 양극성 전압이고, 상기 제2 블랭크 전압(VB2)은 음극성 전압일 수 있다.

상기 제1 프레임과 반대의 극성을 갖는 제2 블랭크 구간에서, 상기 제1 행의 스위치(S21 내지 S26)는 짝수 번째 데이터 라인들에 상기 제1 블랭크 전압(VB1)을 인가하고, 상기 제2 행의 스위치(S31 내지 S36)는 홀수 번째 데이터 라인들에 상기 제2 블랭크 전압(VB2)을 인가할 수 있다. 예를 들어, 상기 제2 블랭크 구간에서, 상기 제1 행의 스위치 중 제2, 제4 및 제6 스위치(S22, S24, S26)가 온 되어 상기 제1 블랭크 전압(VB1)이 상기 짝수 번째 데이터 라인들에 인가되고, 상기 제2 행의 스위치 중 제1, 제3 및 제5 스위치(S31, S33, S35)가 온 되어 상기 제2 블랭크 전압(VB2)이 상기 홀수 번째 데이터 라인들에 인가될 수 있다.

상기 전원 제어부(580)는 상기 블랭크 컨트롤 신호(BS)에 따라 상기 데이터 구동부(500)의 전원을 제어한다. 상기 전원 제어부(580)는 상기 액티브 구간에서 상기 제1 스위칭부(560)를 온 시키고, 상기 제2 스위칭부(570)를 오프 시킬 수 있다. 상기 전원 제어부(580)는 상기 블랭크 구간에서 상기 제1 스위칭부(560)를 오프 시키고, 상기 제2 스위칭부(570)를 온 시킬 수 있다.

상기 전원 제어부(580)는 상기 블랭크 컨트롤 신호(BS)에 따라, 상기 전원 스위칭부(590)의 동작을 제어할 수 있다. 또한, 상기 전원 제어부(580)는 상기 블랭크 컨트롤 신호(BS)에 따라, 상기 감마 기준 전압 생성부(400)의 동작을 제어할 수 있다.

상기 전원 스위칭부(590)는 상기 전원 제어부(580)의 제어에 따라 상기 데이터 구동부(500)의 일부 구성 요소를 턴 온 및 턴 오프한다.

상기 전원 스위칭부(590)는 상기 블랭크 구간에서 상기 디지털 아날로그 변환부(530) 및 상기 버퍼부(540)를 턴 오프할 수 있다. 상기 전원 스위칭부(590)는 상기 블랭크 구간에서 상기 디지털 아날로그 변환부(530) 및 상기 버퍼부(540)를 턴 오프할 수 있다. 또한, 상기 전원 스위칭부(590)는 상기 블랭크 구간에서 상기 감마 기준 전압 생성부(400) 및 상기 제1 멀티플렉싱부(520), 상기 제2 멀티플렉싱부(550)를 턴 오프할 수 있다.

상기 전원 스위칭부(590)는 상기 액티브 구간에서 상기 블랭크 전압 공급부(595)를 턴 오프할 수 있다.

본 실시예에서, 상기 전원 스위칭부(590)에는 제1 아날로그 전원 전압(AVDD1) 및 제2 아날로그 전원 전압(AVDD2)이 인가된다. 상기 제1 아날로그 전원 전압(AVDD1)은 정전압을 갖는다. 반면, 상기 제2 아날로그 전원 전압(AVDD2)은 가변하는 값을 갖는다. 상기 제2 아날로그 전원 전압(AVDD2)은 상기 블랭크 컨트롤 신호(BS)에 따라, 가변할 수 있다. 예를 들어, 상기 제2 아날로그 전원 전압(AVDD2)은 상기 액티브 구간에서 하이 레벨(ON)을 가질 수 있다. 반면, 상기 제2 아날로그 전원 전압(AVDD2)은 상기 블랭크 구간에서 로우 레벨(OFF)을 가질 수 있다. 본 실시예에서, 블랭크 파워 컨트롤 동작은 상기 데이터 구동부(500)의 외부에서 수행되며, 그에 따라 상기 제2 아날로그 전원 전압(AVDD2)이 상기 데이터 구동부(500)에 제공된다. 이때, 상기 데이터 구동부(500)의 구성 요소 중 상시 구동되어야 하는 구성요소는 상기 제1 아날로그 전원 전압(AVDD1)에 의해 구동된다.

이와는 달리, 상기 전원 스위칭부(590)에는 정전압을 갖는 하나의 전원 전압만이 인가되고, 상기 블랭크 파워 컨트롤 동작은 상기 데이터 구동부(500) 내부에서 수행될 수 있다.

상기 블랭크 전압 공급부(595)는 상기 제2 스위칭부(470)로 상기 블랭크 전압(VB1, VB2)을 공급한다. 상기 블랭크 구간에서 상기 블랭크 전압(VB1, VB2)은 상기 제2 스위칭부(470)를 통해 상기 데이터 라인(DL)에 인가된다.

본 실시예에서, 상기 블랭크 전압(VB1, VB2)은 상기 데이터 구동부(500)의 외부에서 인가되는 외부 블랭크 전압(EVB1, EVB2) 및 상기 전원 제어부(580)에서 생성되는 내부 블랭크 전압(IVB1, IVB2) 중 어느 하나로 결정될 수 있다.

상기 블랭크 전압(VB1, VB2)은 상기 입력 영상 이미지를 기초로 표시 패널(100)의 픽셀들의 평균 픽셀 전압에 대응하여 결정될 수 있다. 예를 들어, 상기 외부 블랭크 전압(EVB1, EVB2)은 실시간으로 가변하지 않을 수 있다. 상기 외부 블랭크 전압(EVB1, EVB2)은 일반적인 영상 이미지를 표시하는 표시 패널(100)의 픽셀들의 평균 픽셀 전압에 대응하여 미리 결정될 수 있다. 예를 들어, 상기 내부 블랭크 전압(IVB1, IVB2)은 상기 입력 영상 이미지에 따라 실시간으로 가변할 수 있다. 상기 내부 블랭크 전압(IVB1, IVB2)은 프레임마다 상기 입력 영상 이미지를 표시하는 표시 패널(100)의 픽셀들의 평균 픽셀 전압에 대응하여 결정될 수 있다.

예를 들어, 제1 블랭크 전압(VB1)은 제1 극성을 가질 수 있고, 제2 블랭크 전압(VB2)은 상기 제1 극성과 반대되는 제2 극성을 가질 수 있다. 이에 대응하여, 제1 외부 블랭크 전압(EVB1)은 상기 제1 극성을 가질 수 있고, 제2 외부 블랭크 전압(EVB2)은 상기 제2 극성을 가질 수 있다. 이에 대응하여, 제1 내부 블랭크 전압(IVB1)은 상기 제1 극성을 가질 수 있고, 제2 내부 블랭크 전압(IVB2)은 상기 제2 극성을 가질 수 있다.

상기 블랭크 전압 공급부(595)는 블랭크 디지털 아날로그 변환부(BDAC1, BDAC2), 블랭크 버퍼부(BB1, BB2) 및 블랭크 멀티플렉싱부(BMUX1, BMUX2)를 포함한다.

상기 블랭크 디지털 아날로그 변환부(BDAC1, BDAC2)는 제1 블랭크 디지털 아날로그 컨버터(BDAC1) 및 제2 블랭크 디지털 아날로그 컨버터(BDAC2)를 포함한다. 상기 제1 블랭크 디지털 아날로그 컨버터(BDAC1)는 상기 전원 제어부(580)로부터 수신한 디지털 형태의 제1 내부 블랭크 전압(IVB1)을 아날로그 형태로 변환한다. 상기 제2 블랭크 디지털 아날로그 컨버터(BDAC2)는 상기 전원 제어부(580)로부터 수신한 디지털 형태의 제2 내부 블랭크 전압(IVB2)을 아날로그 형태로 변환한다.

상기 블랭크 버퍼부(BB1, BB2)는 제1 블랭크 버퍼(BB1) 및 제2 블랭크 버퍼(BB2)를 포함한다. 상기 제1 블랭크 버퍼(BB1)는 상기 제1 블랭크 디지털 아날로그 컨버터(BDAC1)에 연결되어 상기 아날로그 형태의 상기 제1 내부 블랭크 전압(IVB1)을 버퍼링한다. 상기 제2 블랭크 버퍼(BB2)는 상기 제2 블랭크 디지털 아날로그 컨버터(BDAC2)에 연결되어 상기 아날로그 형태의 상기 제2 내부 블랭크 전압(IVB2)을 버퍼링한다.

상기 블랭크 멀티플렉싱부(BMUX1, BMUX2)는 제1 블랭크 멀티플렉서(BMUX1) 및 제2 블랭크 멀티플렉서(BMUX2)를 포함한다. 상기 제1 블랭크 멀티플렉서(BMUX1)는 제1 외부 블랭크 전압(EVB1)을 인가하는 제1 외부 배선 및 상기 제1 블랭크 버퍼(BB1)에 연결되어 상기 제1 외부 블랭크 전압(EVB1) 및 상기 제1 내부 블랭크 전압(IVB1) 중 어느 하나를 선택적으로 출력한다. 상기 제2 블랭크 멀티플렉서(BMUX2)는 제2 외부 블랭크 전압(EVB2)을 인가하는 제2 외부 배선 및 상기 제2 블랭크 버퍼(BB2)에 연결되어 상기 제2 외부 블랭크 전압(EVB2) 및 상기 제2 내부 블랭크 전압(IVB2) 중 어느 하나를 선택적으로 출력한다.

상기한 바와 달리, 상기 블랭크 전압(VB1, VB2)은 상기 전원 제어부(580)에서 생성되는 내부 블랭크 전압(IVB1, IVB2)에 의해서만 결정될 수 있다. 이 때, 상기 블랭크 전압(VB1, VB2)은 상기 입력 영상 데이터(RGB)에 따라 실시간으로 가변할 수 있다. 이 때, 상기 블랭크 전압 공급부(595)는 블랭크 멀티플렉싱부(BMUX1, BMUX2)를 포함하지 않을 수 있다.

상기한 바와 달리, 상기 블랭크 전압(VB1, VB2)은 상기 데이터 구동부(500)의 외부에서 제공되는 외부 블랭크 전압(EVB1, EVB2)에 의해서만 결정될 수 있다. 이 때, 상기 블랭크 전압(VB1, VB2)은 실시간으로 가변하지 않을 수 있다. 이 때, 상기 데이터 구동부(500)는 상기 블랭크 전압 공급부(595)를 포함하지 않을 수 있다.

도 6a는 상기 액티브 구간에서의 상기 데이터 구동부(500)의 동작을 나타낸다. 도 6a를 다시 참조하면, 상기 액티브 구간에서는 상기 래치부(510), 상기 디지털 아날로그 변환부(530), 상기 버퍼부(540)가 턴 온되어, 상기 데이터 라인(DL)에 인가할 정상 데이터 전압을 생성한다. 또한, 상기 액티브 구간에, 상기 제1 스위칭부(550)가 온이 되어 상기 데이터 전압을 상기 데이터 라인(DL)에 인가한다.

반면, 상기 액티브 구간에서 상기 블랭크 전압 공급부(595)는 턴 오프되어, 상기 블랭크 전압(VB1, VB2)을 생성하지 않는다. 또한, 상기 액티브 구간에서 상기 제2 스위칭부(570)의 모든 스위치가 오프 되어 상기 블랭크 전압 인가 라인이 상기 데이터 라인(DL)에 연결되지 않도록 한다.

도 6b는 상기 블랭크 구간에서의 상기 데이터 구동부(500)의 동작을 나타낸다. 도 6b를 다시 참조하면, 상기 블랭크 구간에서는 상기 래치부(510), 상기 디지털 아날로그 변환부(530), 상기 버퍼부(540)가 턴 오프되어, 상기 데이터 라인(DL)에 인가할 정상 데이터 전압을 생성하지 않는다. 또한, 상기 블랭크 구간에서 상기 제1 스위칭부(550)가 오프 되어 상기 버퍼부(450)가 상기 데이터 라인(DL)에 연결되지 않도록 한다.

반면, 상기 블랭크 구간에서 상기 블랭크 전압 공급부(595)는 턴 온되어, 상기 블랭크 전압(VB1, VB2)을 상기 제2 스위칭부(570)에 공급한다. 또한, 상기 블랭크 구간에서 상기 제2 스위칭부(570)가 온이 되어 상기 블랭크 전압(VB1, VB2)을 상기 데이터 라인(DL)에 인가한다.

본 실시예에 따르면, 상기 표시 장치가 동영상을 표시할 때, 상기 표시 장치의 입력 영상 데이터(RGB)는 입력 영상의 프레임 레이트(30fps)와 동일한 주파수(30Hz)를 갖는다. 따라서, 상기 입력 영상의 프레임 레이트(예컨대, 30fps)를 상기 프레임 레이트보다 큰 주파수(예컨대, 60Hz, 120Hz)등으로 변환하는 과정에서 발생하는 표시 장치의 소비 전력을 감소시킬 수 있다. 또한, 상기 프레임 레이트(예컨대 30fps)보다 큰 주파수(예컨대, 60Hz, 120Hz)로 영상을 표시하는 과정에서 발생하는 표시 장치의 소비 전력을 감소시킬 수 있다. 특히, 상기 블랭크 구간에 대응하여, 블랭크 파워 컨트롤을 통해 상기 데이터 구동부(500)의 소비 전력을 크게 감소시킬 수 있다. 결과적으로 상기 표시 장치가 동영상을 표시할 때, 상기 표시 장치의 소비 전력을 크게 감소시킬 수 있다.

도 7은 본 발명의 다른 실시예에 따른 타이밍 컨트롤러 및 데이터 구동부의 신호들을 나타내는 개념도이다.

본 실시예에 따른 표시 장치는 상기 입력 영상의 프레임 레이트가 24fps인 것을 제외하면 상기 도 1 내지 도 6b를 참조하여 설명한 표시 장치와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략한다.

도 1 내지 도 3, 도 5, 도 6a, 도 6b 및 도 7을 참조하면, 상기 표시 장치는 표시 패널(100), 패널 구동부 및 애플리케이션 프로세서(600)를 포함한다. 상기 패널 구동부는 타이밍 컨트롤러(200), 게이트 구동부(300), 감마 기준 전압 생성부(400) 및 데이터 구동부(500)를 포함한다.

상기 애플리케이션 프로세서(600)는 디코더(620), 그래픽 프로세싱 유닛(640) 및 메모리(660)를 포함한다.

상기 디코더(620)는 입력 영상을 디코딩한다. 상기 입력 영상은 프레임 레이트를 갖는다. 상기 디코더(620)는 디코딩된 상기 입력 영상(DI)을 상기 메모리(660)에 저장한다.

도 7을 보면, 상기 입력 영상의 프레임 레이트는 24fps인 것을 예시한다. 상기 입력 영상의 프레임 레이트가 24fps인 경우, 상기 입력 영상은 1초에 24 프레임의 영상을 포함한다.

상기 입력 영상 데이터(RGB)는 상기 입력 영상의 프레임 레이트(24fps)와 동일한 제1 주파수를 갖는다. 상기 입력 영상의 프레임 레이트가 24fps인 경우, 상기 입력 영상 데이터(RGB)의 상기 제1 주파수는 24Hz일 수 있다.

상기 입력 영상 데이터(RGB)는 1초에 24장의 프레임을 포함하며, 상기 입력 영상 데이터(RGB)는 1초에 24번의 액티브 구간을 포함한다. 또한, 상기 입력 영상 데이터(RGB)는 1초에 24번의 블랭크 구간을 포함한다.

예를 들어, 상기 제1 주파수가 30Hz 미만일 때, 상기 액티브 구간의 길이는 상기 블랭크 구간의 길이보다 짧을 수 있다. 예를 들어, 상기 제1 주파수가 24Hz일 때, 상기 액티브 구간의 길이는 상기 블랭크 구간의 길이보다 짧을 수 있다.

도 7에서, 상기 입력 영상 데이터(RGB)는 제1 입력 영상(I1)을 표시하는 제1 액티브 구간(A1) 및 상기 제1 액티브 구간(A1)에 이어지는 제1 블랭크 구간(B1)을 포함한다. 상기 제1 액티브 구간(A1)은 약 16.67ms의 시간을 갖는다. 상기 제1 블랭크 구간(B1)은 약 25ms의 시간을 갖는다.

상기 입력 영상 데이터(RGB)는 상기 제1 블랭크 구간(B1)에 이어지고 제2 입력 영상(I2)을 표시하는 제2 액티브 구간(A2) 및 상기 제2 액티브 구간(A2)에 이어지는 제2 블랭크 구간(B2)을 포함한다. 상기 제2 액티브 구간(A2)은 약 16.67ms의 시간을 갖는다. 상기 제2 블랭크 구간(B2)은 약 25ms의 시간을 갖는다.

상기 입력 영상 데이터(RGB)는 상기 제2 블랭크 구간(B2)에 이어지고 제3 입력 영상(I3)을 표시하는 제3 액티브 구간(A3) 및 상기 제3 액티브 구간(A3)에 이어지는 제3 블랭크 구간(B3)을 포함한다. 상기 제3 액티브 구간(A3)은 약 16.67ms의 시간을 갖는다. 상기 제3 블랭크 구간(B3)은 약 25ms의 시간을 갖는다.

상기 타이밍 컨트롤러(200)의 상기 블랭크 파워 컨트롤부(240)는 상기 블랭크 구간에 대응하여 상기 데이터 구동부(500)가 턴 오프 되도록 제어한다. 예를 들어, 상기 데이터 구동부(500)로 전달되는 전원 전압(AVDD2)은 상기 액티브 구간에 대응하여 온(ON) 레벨을 갖고, 상기 블랭크 구간에 대응하여 오프(OFF) 레벨을 가질 수 있다.

본 실시예에 따르면, 상기 표시 장치가 동영상을 표시할 때, 상기 표시 장치의 입력 영상 데이터(RGB)는 입력 영상의 프레임 레이트(24fps)와 동일한 주파수(24Hz)를 갖는다. 따라서, 상기 입력 영상의 프레임 레이트(예컨대, 24fps)를 상기 프레임 레이트보다 큰 주파수(예컨대, 60Hz, 120Hz)등으로 변환하는 과정에서 발생하는 표시 장치의 소비 전력을 감소시킬 수 있다. 또한, 상기 프레임 레이트(예컨대 24fps)보다 큰 주파수(예컨대, 60Hz, 120Hz)로 영상을 표시하는 과정에서 발생하는 표시 장치의 소비 전력을 감소시킬 수 있다. 특히, 상기 블랭크 구간에 대응하여, 블랭크 파워 컨트롤을 통해 상기 데이터 구동부(500)의 소비 전력을 크게 감소시킬 수 있다. 결과적으로 상기 표시 장치가 동영상을 표시할 때, 상기 표시 장치의 소비 전력을 크게 감소시킬 수 있다.

도 8은 본 발명의 다른 실시예에 따른 타이밍 컨트롤러를 나타내는 블록도이다.

본 실시예에 따른 표시 장치는 타이밍 컨트롤러의 구성을 제외하면 상기 도 1 내지 도 6b를 참조하여 설명한 표시 장치와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략한다.

도 1, 도 2, 도 4 내지 도 6b 및 도 8을 참조하면, 상기 표시 장치는 표시 패널(100), 패널 구동부 및 애플리케이션 프로세서(600)를 포함한다. 상기 패널 구동부는 타이밍 컨트롤러(200A), 게이트 구동부(300), 감마 기준 전압 생성부(400) 및 데이터 구동부(500)를 포함한다.

상기 타이밍 컨트롤러(200A)는 데이터 컨트롤부(220), 블랭크 파워 컨트롤부(240)를 포함한다. 상기 타이밍 컨트롤러(200A)는 프레임 레이트 레지스터(260)를 더 포함할 수 있다.

상기 프레임 레이트 레지스터(260)는 상기 입력 영상의 프레임 레이트(FPS)를 저장한다. 상기 그래픽 프로세싱 유닛(640)은 상기 프레임 레이트 레지스터(260)에 상기 입력 영상의 프레임 레이트(FPS)를 출력할 수 있다.

상기 블랭크 파워 컨트롤부(240)는 상기 입력 영상의 상기 프레임 레이트(FPS)에 따라 가변하는 블랭크 컨트롤 신호(BS)를 출력할 수 있다. 예를 들어, 상기 입력 영상의 프레임 레이트가 24fps이면, 상기 블랭크 구간인 약 25ms에 대응하여 상기 전원 전압(AVDD2)을 오프 상태로 유지할 수 있다. 예를 들어, 상기 입력 영상의 프레임 레이트가 30fps이면, 상기 블랭크 구간인 약 16.67ms에 대응하여 상기 전원 전압(AVDD2)을 오프 상태로 유지할 수 있다.

본 실시예에 따르면, 상기 표시 장치가 동영상을 표시할 때, 상기 표시 장치의 입력 영상 데이터(RGB)는 입력 영상의 프레임 레이트(30fps, 24fps)와 동일한 주파수(30Hz, 24Hz)를 갖는다. 따라서, 상기 입력 영상의 프레임 레이트(예컨대, 30fps, 24fps)를 상기 프레임 레이트보다 큰 주파수(예컨대, 60Hz, 120Hz)등으로 변환하는 과정에서 발생하는 표시 장치의 소비 전력을 감소시킬 수 있다. 또한, 상기 프레임 레이트(예컨대, 30fps, 24fps)보다 큰 주파수(예컨대, 60Hz, 120Hz)로 영상을 표시하는 과정에서 발생하는 표시 장치의 소비 전력을 감소시킬 수 있다. 특히, 상기 블랭크 구간에 대응하여, 블랭크 파워 컨트롤을 통해 상기 데이터 구동부(500)의 소비 전력을 크게 감소시킬 수 있다. 결과적으로 상기 표시 장치가 동영상을 표시할 때, 상기 표시 장치의 소비 전력을 크게 감소시킬 수 있다.

이상에서 설명한 본 발명에 따른 표시 장치 및 이를 이용하는 표시 패널의 구동 방법에 따르면, 표시 장치가 동영상을 표시할 때, 표시 장치의 소비 전력을 크게 감소시킬 수 있다.

이상 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100: 표시 패널 200, 200A: 타이밍 컨트롤러
220: 데이터 컨트롤부 240: 블랭크 파워 컨트롤부
260: 프레임 레이트 레지스터 300: 게이트 구동부
400: 감마 기준 전압 생성부 500: 데이터 구동부
510: 래치부 520: 제1 멀티플렉싱부
530: 디지털 아날로그 변환부 540: 버퍼부
550: 제2 멀티플렉싱부 560: 제1 스위칭부
570: 제2 스위칭부 580: 전원 제어부
590: 전원 스위칭부 595: 블랭크 전압 공급부
600: 애플리케이션 프로세서 620: 디코더
640: 그래픽 프로세싱 유닛 660: 메모리

Claims

입력 영상의 프레임 레이트와 동일한 제1 주파수로 입력 영상 데이터를 입력 받아 상기 제1 주파수의 데이터 신호를 생성하는 타이밍 컨트롤러;
상기 데이터 신호를 데이터 전압으로 변환하는 데이터 구동부; 및
상기 데이터 전압을 기초로 영상을 표시하는 표시 패널을 포함하고,
상기 입력 영상 데이터는 교번하는 액티브 구간 및 블랭크 구간을 포함하며,
상기 타이밍 컨트롤러는 상기 블랭크 구간에 대응하여 상기 데이터 구동부가 턴 오프 되도록 제어하는 블랭크 파워 컨트롤부를 포함하는 것을 특징으로 하는 표시 장치.
입력 영상의 프레임 레이트와 동일한 제1 주파수로 입력 영상 데이터를 입력 받아 상기 제1 주파수의 데이터 신호를 생성하는 타이밍 컨트롤러;
상기 데이터 신호를 데이터 전압으로 변환하는 데이터 구동부; 및
상기 데이터 전압을 기초로 영상을 표시하는 표시 패널을 포함하고,
상기 입력 영상을 디코딩하여 메모리에 저장하는 디코더; 및
상기 메모리에 저장된 상기 디코딩된 입력 영상을 상기 제1 주파수의 입력 영상 데이터로 변환하여 상기 타이밍 컨트롤러에 출력하는 그래픽 프로세싱 유닛을 더 포함하는 것을 특징으로 하는 표시 장치.
삭제
제1항에 있어서, 상기 액티브 구간들 사이의 간격은 일정한 것을 특징으로 하는 표시 장치.
제4항에 있어서, 상기 액티브 구간의 길이는 1/60초이고, 상기 블랭크 구간의 길이는 이웃한 액티브 구간들 사이의 간격으로 결정되는 것을 특징으로 하는 표시 장치.
입력 영상의 프레임 레이트와 동일한 제1 주파수로 입력 영상 데이터를 입력 받아 상기 제1 주파수의 데이터 신호를 생성하는 타이밍 컨트롤러;
상기 데이터 신호를 데이터 전압으로 변환하는 데이터 구동부; 및
상기 데이터 전압을 기초로 영상을 표시하는 표시 패널을 포함하고,
상기 입력 영상 데이터는 교번하는 액티브 구간 및 블랭크 구간을 포함하며,
상기 제1 주파수가 30Hz일 때, 상기 액티브 구간의 길이는 상기 블랭크 구간의 길이와 동일한 것을 특징으로 하는 표시 장치.
입력 영상의 프레임 레이트와 동일한 제1 주파수로 입력 영상 데이터를 입력 받아 상기 제1 주파수의 데이터 신호를 생성하는 타이밍 컨트롤러;
상기 데이터 신호를 데이터 전압으로 변환하는 데이터 구동부; 및
상기 데이터 전압을 기초로 영상을 표시하는 표시 패널을 포함하고,
상기 입력 영상 데이터는 교번하는 액티브 구간 및 블랭크 구간을 포함하며,
상기 제1 주파수가 30Hz 미만일 때, 상기 액티브 구간의 길이는 상기 블랭크 구간의 길이보다 짧은 것을 특징으로 하는 표시 장치.
삭제
제1항에 있어서, 상기 타이밍 컨트롤러는 상기 입력 영상의 상기 프레임 레이트를 저장하는 레지스터를 더 포함하고,
상기 블랭크 파워 컨트롤부는 상기 입력 영상의 상기 프레임 레이트에 따라 가변하는 블랭크 컨트롤 신호를 출력하는 것을 특징으로 하는 표시 장치.
제1항에 있어서, 상기 데이터 구동부는
상기 입력 영상에 따라 결정되는 블랭크 컨트롤 신호에 따라 전원을 제어하는 전원 제어부;
디지털 형태의 상기 데이터 신호를 아날로그 형태의 상기 데이터 전압으로 변환하는 디지털 아날로그 변환부;
상기 데이터 전압을 버퍼링하는 버퍼부;
상기 액티브 구간에 대응하여 온(ON) 되어 상기 데이터 전압을 데이터 라인에 인가하는 제1 스위칭부; 및
상기 블랭크 구간에 대응하여 온(ON) 되어 블랭크 전압을 상기 데이터 라인에 인가하는 제2 스위칭부를 포함하는 것을 특징으로 하는 표시 장치.
제10항에 있어서, 상기 데이터 구동부는 상기 블랭크 구간에 대응하여 상기 디지털 아날로그 변환부 및 상기 버퍼부를 턴 오프하는 전원 스위칭부를 더 포함하는 것을 특징으로 하는 표시 장치.
제10항에 있어서, 상기 데이터 구동부는 상기 제2 스위칭부로 상기 블랭크 전압을 공급하는 블랭크 전압 공급부를 더 포함하는 것을 특징으로 하는 표시 장치.
제10항에 있어서, 상기 제2 스위칭부는
교번적으로 온 되어 제1 블랭크 전압을 상기 데이터 라인에 인가하는 제1 행의 스위치들; 및
교번적으로 온 되어 제2 블랭크 전압을 상기 데이터 라인에 인가하는 제2 행의 스위치들을 포함하는 것을 특징으로 하는 표시 장치.
입력 영상의 프레임 레이트와 동일한 제1 주파수로 입력 영상 데이터를 입력 받는 단계;
상기 제1 주파수의 상기 입력 영상 데이터를 기초로 상기 제1 주파수의 데이터 신호를 생성하는 단계;
상기 데이터 신호를 기초로 영상을 표시하는 단계를 포함하고,
상기 입력 영상 데이터는 교번하는 액티브 구간 및 블랭크 구간을 포함하며,
상기 데이터 신호를 생성하는 타이밍 컨트롤러는 상기 블랭크 구간에 대응하여 데이터 구동부가 턴 오프 되도록 제어하는 것을 특징으로 하는 표시 패널의 구동 방법.
입력 영상의 프레임 레이트와 동일한 제1 주파수로 입력 영상 데이터를 입력 받는 단계;
상기 제1 주파수의 상기 입력 영상 데이터를 기초로 상기 제1 주파수의 데이터 신호를 생성하는 단계;
상기 데이터 신호를 기초로 영상을 표시하는 단계를 포함하고,
상기 입력 영상을 디코딩하여 메모리에 저장하는 단계; 및
상기 메모리에 저장된 상기 디코딩된 입력 영상을 상기 제1 주파수의 입력 영상 데이터로 변환하여 타이밍 컨트롤러에 출력하는 단계를 더 포함하는 것을 특징으로 하는 표시 패널의 구동 방법.
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제14항에 있어서, 상기 액티브 구간들 사이의 간격은 일정한 것을 특징으로 하는 표시 패널의 구동 방법.
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