JP2014002331A

JP2014002331A - 液晶表示素子

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Publication number: JP2014002331A
Application number: JP2012139296A
Authority: JP
Inventors: Takeshi Shimizu; 健清水
Original assignee: JVCKenwood Corp
Current assignee: JVCKenwood Corp
Priority date: 2012-06-21
Filing date: 2012-06-21
Publication date: 2014-01-09
Anticipated expiration: 2032-06-21
Also published as: JP5920049B2

Abstract

【課題】液晶表示素子が備える周辺回路を用いて黒を表示することができる液晶表示素子を提供する。
【解決手段】液晶パネル１は、複数の画素Ｐｘがマトリクス状に配置され、画素電極と対向電極とを有する。制御部７は、対向電極に印加され、液晶パネル１に表示する映像データのサブフレームごとにローとハイとが交互に繰り返される電圧と同期させて、画素電極にローとハイの電圧を印加することによって、液晶パネル１に黒を表示させる黒データを生成する。データセレクタ付き並列Ｄフリップフロップ４と画素位置調整シフトレジスタ５と水平方向信号ドライバ６よりなる水平駆動回路と、アドレスデコーダ８ａ，８ｂよりなる垂直駆動回路で、液晶パネル１に黒データを表示させる。
【選択図】図１

Description

本発明は、ＬＣＯＳ（Liquid Crystal On Silicon）等の液晶表示素子に関する。

ＬＣＯＳ等の液晶表示素子を用いて映像を拡大投射する投射型表示装置が普及している。従来、液晶表示素子にアナログ信号を入力して階調を表現するアナログ駆動方式が主として用いられていたが、近年になって、液晶表示素子にＰＷＭ（Pulse Width Modulation）のデジタル信号を入力して階調を表現するデジタル駆動方式が多く用いられるようになってきた。

デジタル駆動方式では、階調に応じたパルス幅のデジタル信号をそれぞれサブフレームのデータとし、例えば６４サブフレームのデータによって階調を表現する。

近年、液晶表示素子に入力する映像データの画素数はますます増大している。液晶表示素子に４Ｋ２Ｋと称される画素数の映像データが入力される場合がある。４Ｋ２Ｋとは、水平方向の画素数×垂直方向の画素数という表記を用いて、例えば、４０９６×２４００，４０９６×２１６０，３８４０×２１６０等の画素数のことである。

特開２００１−５１６４３号公報

例えば、投射型表示装置で投射する映像の領域を狭くした場合、狭くした映像の外側部分は黒となる。映像の外側部分を黒にするためには、一般的には、黒データに相当するデジタル信号を液晶表示素子の画素に書き込む。この場合、液晶表示素子の外部で黒データを生成して液晶表示素子に供給することになる。

ところで、４Ｋ２Ｋの画素数に対応した液晶表示素子に、４Ｋ２Ｋの４４ビットの映像データを６４サブフレームのサブフレーム数で入力したとすると、入力する映像データの必要なデータレートは約１Gbpsとなる。映像データのデータレートが高くなれば、回路規模が増大し、消費電力が増えてしまう。

液晶表示素子に外部から供給するデータを黒データ以外の映像データのみとすれば、データレートを下げることが可能となる。データレートを下げれば、回路規模を削減することができ、消費電力を少なくすることができる。

また、液晶表示素子に外部から供給するデータを黒データ以外の映像データのみとしてデータレートを変更しないとすれば、サブフレーム数を例えば６５サブフレームや６６サブフレームのように増大させることが可能となる。サブフレーム数を増大させれば、表現可能な階調数が増大するので、高画質とすることができる。

このように、液晶表示素子に外部から供給するデータを黒データ以外の映像データのみとすることは、種々の好都合を生むことになる。そこで、黒データを外部から供給しなくても、液晶表示素子が備える周辺回路を用いて黒を表示することができる液晶表示素子が望まれる。

本発明はこのような要望に対応するため、液晶表示素子が備える周辺回路を用いて黒を表示することができる液晶表示素子を提供することを目的とする。

本発明は、上述した従来の技術の課題を解決するため、複数の画素（Ｐｘ）が水平方向及び垂直方向にマトリクス状に配置され、それぞれの画素に設けられた画素電極と、前記画素電極と対向する対向電極と、前記画素電極と前記対向電極間に封入された液晶とを有する液晶パネル（１）と、前記対向電極に印加され、前記液晶パネルに表示する映像データのサブフレームごとにローとハイとが交互に繰り返される電圧と同期させて、前記画素電極に、前記対向電極に印加される電圧がローであればロー、前記対向電極に印加される電圧がハイであればハイの電圧を印加することによって、前記液晶パネルに黒を表示させる黒データを生成する黒データ生成部（７）と、前記黒データを前記液晶パネルの水平方向の所定の位置の画素に表示させるよう駆動する水平駆動回路（４〜６）と、前記黒データを前記液晶パネルの垂直方向の所定のラインに表示させるよう駆動する垂直駆動回路（８ａ，８ｂ）とを備えることを特徴とする液晶表示素子を提供する。

上記の液晶表示素子において、前記水平駆動回路は、前記映像データが有する水平方向の画素数に応じて、前記映像データのラインごとに入力される画素データのタイミングを選択するデータセレクタ付き並列Ｄフリップフロップ（４）を有し、前記黒データを前記データセレクタ付き並列Ｄフリップフロップに入力することが好ましい。

上記の液晶表示素子において、前記水平駆動回路は、前記映像データのそれぞれのラインの画素データを前記液晶パネルに表示させる水平方向の位置を調整する画素位置調整シフトレジスタ（５）を有し、前記黒データを前記画素位置調整シフトレジスタに入力することが好ましい。

上記の液晶表示素子において、前記水平駆動回路は、前記画素データと前記黒データとを選択的に前記液晶パネルのそれぞれの画素に供給する水平方向信号ドライバ（６）を有することが好ましい。

上記の液晶表示素子において、前記垂直駆動回路は、前記液晶パネルのそれぞれのラインに対して接続され、垂直方向のアドレスを生成するアドレスデコーダを有することが好ましい。

本発明の液晶表示素子によれば、液晶表示素子が備える周辺回路を用いて黒を表示することができる。

本発明の液晶表示素子の一実施形態を示すブロック図である。図１中のデータセレクタ付き並列Ｄフリップフロップ４の具体的構成例を示すブロック図である。図２に示すデータセレクタ付き並列Ｄフリップフロップ４の具体的構成例の動作を説明するための図である。図１中の画素位置調整シフトレジスタ５の具体的構成例を示すブロック図である。一実施形態における黒データの生成方法を説明するためのタイミングチャートである。図１中の水平方向信号ドライバ６の具体的構成例を示すブロック図である。図６に示す水平方向信号ドライバ６の具体的構成例の動作を説明するための図である。図６に示す水平方向信号ドライバ６の具体的構成例の動作を説明するための図である。図１中のアドレスデコーダ８ａ，８ｂの具体的構成例を示すブロック図である。一実施形態による映像データ及び黒データの表示例を示す図である。

以下、本発明の液晶表示素子の一実施形態について、添付図面を参照して説明する。図１において、液晶パネル１には、複数の画素Ｐｘがマトリクス状に配置されている。液晶パネル１は、４Ｋ２Ｋに対応した画素数を有する。図１では図示の都合上、画素Ｐｘの数を４Ｋ２Ｋの画素数よりも少ない数としている。

本実施形態では、液晶パネル１の水平方向の画素数は４０９６画素に対応した画素数とする。具体的には、４０９６画素の左右に４画素ずつの調整画素を有して、４１０４画素を有するとする。液晶パネル１の垂直方向のライン数は２４００ラインに対応したライン数とし、同様に、上下に４ラインずつの調整ラインを有して、２４０８ラインを有するとする。

液晶パネル１は、それぞれの画素Ｐｘに対応して設けられた画素電極と、画素電極に対向し、全ての画素電極に対して共通に設けられた対向電極とを有する。対向電極は、例えばITO（Indium Tin Oxide）により形成される。液晶パネル１は、画素電極と対向電極との間に封入された液晶を有する。

液晶パネル１に表示する映像データは、高速インタフェース（高速Ｉ／Ｆ）２を介してデジタル信号バス３へと供給される。映像データにおける１ライン分の画素データは、データセレクタ付き並列Ｄフリップフロップ（データセレクタ付き並列ＤＦＦ）４へと入力される。データセレクタ付き並列ＤＦＦ４は、水平駆動回路である。

制御部７は、液晶パネル１における水平方向の所定の画素に表示する黒データＤblkを生成して、デジタル信号バス３に供給する場合がある。この黒データＤblkは液晶表示素子の周辺回路である制御部７によって生成するデータであり、液晶表示素子の外部より供給されるデータではない。黒データＤblkの生成方法については後述する。

上記のように、４Ｋ２Ｋの画素数は、４０９６×２４００，４０９６×２１６０，３８４０×２１６０と複数存在している。本実施形態では、これらの全ての画素数の映像データを表示可能としている。また、４Ｋ２Ｋの映像データではなく、いわゆるフルＨＤと称されている１９２０×１０８０の画素数の映像データも表示可能としている。

即ち、本実施形態の液晶表示素子には、水平方向の画素数として、４０９６，３８４０，１９２０のいずれかの映像データが入力されることになる。データセレクタ付き並列ＤＦＦ４におけるデータセレクタは、映像データの水平方向の画素数が４０９６，３８４０，１９２０のいずれであっても、それぞれに対応して映像データを表示させるために設けられている。

図２を用いて、データセレクタ付き並列ＤＦＦ４の具体的構成例について説明する。図２は、データセレクタ付き並列ＤＦＦ４における１つの画素に対応して設けられている１カラム分の構成を示している。データセレクタ付き並列ＤＦＦ４は、図２に示す構成が４１０４カラム分、並列的に設けられている。

図２において、データｄ１は水平方向の画素数１９２０の映像データを構成する１画素のデータ、データｄ２は水平方向の画素数３８４０の映像データを構成する１画素のデータ、データｄ３は水平方向の画素数４０９６の映像データを構成する１画素のデータであるとする。

データセレクタ４１には、データｄ１と、データセレクタ４２によって選択されたデータとが入力される。データセレクタ４２には、データｄ２，ｄ３が入力される。データセレクタ４３には、イネーブル信号EN1と、データセレクタ４４によって選択されたイネーブル信号とが入力される。データセレクタ４４には、イネーブル信号EN2，EN3が入力される。

データセレクタ４１，４３にはモード信号Ｍ１が入力され、データセレクタ４２，４４にはモード信号Ｍ２が入力される。モード信号Ｍ１，Ｍ２は、それぞれ、“０”または“１”である。モード信号Ｍ１，Ｍ２は、制御部７より入力される。

データセレクタ４１〜４４は、モード信号Ｍ１，Ｍ２が“０”であれば端子０に入力されるデータまたはイネーブル信号を選択し、モード信号Ｍ１，Ｍ２が“１”であれば端子１に入力されるデータまたはイネーブル信号を選択する。

従って、データセレクタ４５に入力される選択信号SELと入力信号DINは、図３に示すように、モード信号Ｍ１，Ｍ２がいずれも“０”であれば、イネーブル信号EN3とデータｄ３となる。モード信号Ｍ１が“０”、モード信号Ｍ２が“１”であれば、選択信号SELと入力信号DINは、イネーブル信号EN2とデータｄ２となる。モード信号Ｍ１が“１”、モード信号Ｍ２が“０”であれば、選択信号SELと入力信号DINは、イネーブル信号EN1とデータｄ１となる。

データセレクタ４５は、選択信号SELが“１”であれば端子１に入力される入力信号DINを出力し、選択信号SELが“０”であれば、入力信号DINを出力しない。従って、データセレクタ４５の出力は、図３に示すように、イネーブル信号EN3，EN2，EN1が“０”であればＱとして示す前のデータを保持する状態となり、イネーブル信号EN3，EN2，EN1が“１”であればデータｄ３，ｄ２，ｄ１となる。

データセレクタ４５の出力は、ＤＦＦ４６で一旦保持されて、後段の画素位置調整シフトレジスタ５を構成するＤＦＦへと入力される。ＤＦＦ４６には、クロックCLKが入力される。クロックCLKは、制御部７よりＤＦＦ４６へと供給される。

このように、データセレクタ付き並列ＤＦＦ４は、それぞれのカラムにおいて、モード信号Ｍ１，Ｍ２とイネーブル信号EN1〜EN3をそれぞれ設定することによって、データｄ１〜ｄ３のいずれかを選択する。データｄ１〜ｄ３を選択することによって、映像データの水平方向の画素数が４０９６，３８４０，１９２０のいずれであっても、適切な水平位置のカラムに画素データを書き込むことができる。

入力される映像データの画素数が固定であれば、データセレクタを省略してＤＦＦ４６のみとしてもよい。

データセレクタ付き並列ＤＦＦ４より出力された１ライン分の画素データは、画素位置調整シフトレジスタ５に入力される。画素位置調整シフトレジスタ５は、並列入力シフトレジスタによって構成できる。画素位置調整シフトレジスタ５は、水平駆動回路である。

図４に示すように、画素位置調整シフトレジスタ５には、クロックCLKと、データセレクタ付き並列ＤＦＦ４が保持しているデータを画素位置調整シフトレジスタ５へと転送させるためのデータＤloadとが入力される。また、画素位置調整シフトレジスタ５には、制御部７によって生成される黒データＤblkが入力される。

画素位置調整シフトレジスタ５は、データセレクタ付き並列ＤＦＦ４より出力された１ライン分の画素データの水平方向の位置を調整することができる。上記のように、液晶パネル１は、４０９６画素の左右に４画素ずつの調整画素を有しているので、水平方向４０９６画素の映像データを入力した場合であっても、１ライン分の４０９６画素を最も左側に寄せた状態と最も右側に寄せた状態との間で画素データの位置を調整することができる。

画素位置調整シフトレジスタ５は、制御部７よりシリアルに入力される黒データＤblkを水平方向にシフトさせることによって、映像データの画素データ以外に黒データＤblkを保持させることができる。画素位置調整シフトレジスタ５は、１ラインの全てに対して黒データＤblkを保持させることもできる。

ここで、図５を用いて、黒データＤblkの生成方法について説明する。図５において、（ａ）は、対向電極に印加される電圧を示している。対向電極に印加される電圧は、サブフレーム（ＳＦ）ごとにロー（Ｌ）とハイ（Ｈ）とが交互に繰り返される。図５において、（ｂ）は、画素電極に印加される電圧を示している。図５の（ａ）に示す対向電極に印加される電圧のＬ，Ｈと同期させて、画素電極に印加される電圧をＬ，Ｈとすれば、黒が表示されることになる。

そこで、図５の（ｃ）に示すように、１つ前のサブフレームのタイミングで、対向電極に印加される電圧がＬのときにＨ、ＨのときにＬとなるよう、Ｌ，Ｈとを交互に繰り返す黒データＤblkを生成する。図５の（ｃ）に示す黒データＤblkを、図５の（ｄ）に示すそれぞれのサブフレームの先頭でＨとなるパルスのタイミングで、一括して画素に転送する。

制御部７は、対向電極に印加され、液晶パネル１に表示する映像データのサブフレームごとにローとハイとが交互に繰り返される電圧と同期させて、画素電極に、対向電極に印加される電圧がローであればロー、対向電極に印加される電圧がハイであればハイの電圧を印加することによって、液晶パネル１に黒を表示させる黒データを生成する黒データ生成部となっている。

画素位置調整シフトレジスタ５より出力された１ライン分の画素データは、水平方向信号ドライバ６に入力される。水平方向信号ドライバ６は、水平駆動回路である。

図６を用いて、水平方向信号ドライバ６の具体的構成例について説明する。図６は、水平方向信号ドライバ６における１つの画素に対応して設けられている１カラム分の構成を示している。水平方向信号ドライバ６は、図６に示す構成が４１０４カラム分、並列的に設けられている。

図６において、データセレクタ６１の端子００には、画素位置調整シフトレジスタのＤＦＦより出力された画素データが入力される。データセレクタ６１の端子０１には、制御部７より出力されたＬ固定のデータが入力される。データセレクタ６１の端子１０には、制御部７より出力されたＨ固定のデータが入力される。Ｌ固定またはＨ固定のデータは、黒データＤblkに相当する。

データセレクタ６１には、ライン単位で端子００，０１，１０を選択する２ビットの選択信号Ｓ_Lselが入力される。データセレクタ６１は、図７に示すように、選択信号Ｓ_Lselが“００”であれば、通常状態として、端子００を選択する。データセレクタ６１は、選択信号が“０１”であれば、Ｌ固定の端子０１を選択し、選択信号が“１０” であれば、Ｈ固定の端子１０を選択する。

データセレクタ６１の出力は、ＮＡＮＤ回路６２の一方の入力端子に入力される。ＮＡＮＤ回路６２の他方の入力端子には、出力制御信号Ｓ_OUTctlが入力される。図８に示すように、出力制御信号Ｓ_OUTctlは、“１”または“０”である。

図１に示す構成は、液晶表示素子をテストするために液晶パネル１への書き込みを停止させることができる。出力制御信号Ｓ_OUTctlが“０”であれば、ハイインピーダンスとなって、水平方向信号ドライバ６の出力は水平方向信号線をドライブしない状態となる。通常の動作状態では、出力制御信号Ｓ_OUTctlは“１”であるので水平方向信号ドライバ６の出力には画素データが出力される。

データセレクタ６１の出力は反転されて、ＡＮＤ回路６３の一方の入力端子に入力される。出力制御信号Ｓ_OUTctlは、ＮＯＴ回路６４で反転されて、さらに、ＮＯＴ回路６４の出力が反転されて、ＡＮＤ回路６３の他方の入力端子に入力される。

ＮＡＮＤ回路６２の出力はｐ型MOSFET６５に入力され、ＡＮＤ回路６３の出力はｎ型MOSFET６６に入力される。ｐ型MOSFET６５とｎ型MOSFET６６とのCMOS回路の出力が、液晶パネル１の画素Ｐｘへと供給される。この回路構成で出力をハイインピーダンスにする場合はｐ型MOSFET６５とｎ型MOSFET６６をOFF状態にする。また通常状態ではｐ型MOSFET６５とｎ型MOSFET６６が共にON状態になるインバータ動作を行う状態になる。

本実施形態の液晶表示素子は、液晶パネル１の垂直駆動回路として、アドレスデコーダ８ａ，８ｂを備える。図１に示す構成例では、液晶パネル１の左右方向から駆動できるようアドレスデコーダ８ａ，８ｂを備える。左側のアドレスデコーダ８ａのみ、右側のアドレスデコーダ８ｂのみとしてもよい。アドレスデコーダ８ａ，８ｂをアドレスデコーダ８と総称する。

シフトレジスタを垂直駆動回路として用いるのが一般的であるが、本実施形態では、複数ラインに黒を表示する場合でも書き込み時間を少なくすることができるアドレスデコーダ８を垂直駆動回路として用いている。

図９を用いて、アドレスデコーダ８の具体的構成例について説明する。図９は、アドレスデコーダ８における１つのラインに対応して設けられている１ライン分の構成を示している。アドレスデコーダ８は、図９に示す構成が２４０８ライン分、並列的に設けられている。

制御回路７は、ｍビットカウント７１を有する。垂直アドレスデコーダ８１には、ｍビットカウント７１のカウント出力と反転カウント出力とが入力される。垂直アドレスデコーダ８１は、垂直方向のアドレスと一致するカウンタ値が“０”になったら、“１”を出力する。垂直アドレスデコーダ８１には、ラインごとに異なるｍビットカウント７１が接続されている。

ＮＡＮＤ回路８２の一方の入力端子には、垂直アドレスデコーダ８１の出力が反転されて入力される。ＮＡＮＤ回路８２の他方の入力端子には、ライン単位で黒を表示する際に“１”とする黒書き込み信号Ｓ_BWが反転されて入力される。ＮＡＮＤ回路８２の出力は、ＡＮＤ回路８３の一方の入力端子に入力される。ＡＮＤ回路８３の他方の入力端子には、１ラインを駆動する時間の幅を決めるパルス幅信号Ｓ_PWが入力される。

これにより水平方向に画素をドライブする行走査線に出力される画素の有効データ時間とライン選択時間のタイミングを合わせて正しい画素に正しいタイミングで書き込みができる。

ＡＮＤ回路８３の出力は、行走査線を垂直方向に選択するライン選択信号Ｓ_VLselとなる。

アドレスデコーダ８は、黒データＤblkを表示するラインを選択することができる。また、アドレスデコーダ８は、黒データＤblkを表示する複数のラインを選択することができる。

液晶パネル１に書き込んだデータをテスト用に読み出す場合には、シフトレジスタ９にスタートパルスＰsttを入力する。シフトレジスタ９は、液晶パネル１より読み出したデータをシリアルデータとしてテスト用の比較部１０に供給する。

以上のようにして、本実施形態の液晶表示素子によれば、一例として、図１０のように、白で示している映像データの周囲部に、液晶表示素子が有する周辺回路によって生成した黒データＤblkによる黒を表示することができる。図１０でも図示の都合上、画素Ｐｘの数を４Ｋ２Ｋの画素数よりも少ない数としている。

図１０に示す例では、液晶表示素子に白で示している映像データのみを供給すればよく、周囲の黒データを外部から供給する必要はない。よって、映像データのデータレートを下げることができ、回路規模を削減することができ、消費電力を少なくすることができる。また、データレートを変更しない場合には、サブフレーム数を増大させることができ、表現可能な階調数を増させて高画質とすることができる。

本発明は以上説明した本実施形態に限定されることはなく、本発明の要旨を逸脱しない範囲において種々変更可能である。本実施形態では、黒データＤblkをデータセレクタ付き並列Ｄフリップフロップ４、画素位置調整シフトレジスタ５、水平方向信号ドライバ６のいずれに対しても供給するようにしているが、これらのうち、任意の１または２に対して供給するようにしてもよい。

１液晶パネル
２高速インタフェース
３デジタル信号バス
４データセレクタ付き並列Ｄフリップフロップ（水平駆動回路）
５画素位置調整シフトレジスタ（水平駆動回路）
６水平方向信号ドライバ（水平駆動回路）
７制御部（黒データ生成部）
８ａ，８ｂアドレスデコーダ（垂直駆動回路）
９シフトレジスタ
１０比較部

Claims

複数の画素が水平方向及び垂直方向にマトリクス状に配置され、それぞれの画素に設けられた画素電極と、前記画素電極と対向する対向電極と、前記画素電極と前記対向電極間に封入された液晶とを有する液晶パネルと、
前記対向電極に印加され、前記液晶パネルに表示する映像データのサブフレームごとにローとハイとが交互に繰り返される電圧と同期させて、前記画素電極に、前記対向電極に印加される電圧がローであればロー、前記対向電極に印加される電圧がハイであればハイの電圧を印加することによって、前記液晶パネルに黒を表示させる黒データを生成する黒データ生成部と、
前記黒データを前記液晶パネルの水平方向の所定の位置の画素に表示させるよう駆動する水平駆動回路と、
前記黒データを前記液晶パネルの垂直方向の所定のラインに表示させるよう駆動する垂直駆動回路と、
を備えることを特徴とする液晶表示素子。
前記水平駆動回路は、前記映像データが有する水平方向の画素数に応じて、前記映像データのラインごとに入力される画素データのタイミングを選択するデータセレクタ付き並列Ｄフリップフロップを有し、
前記黒データを前記データセレクタ付き並列Ｄフリップフロップに入力する
ことを特徴とする請求項１記載の液晶表示素子。
前記水平駆動回路は、前記映像データのそれぞれのラインの画素データを前記液晶パネルに表示させる水平方向の位置を調整する画素位置調整シフトレジスタを有し、
前記黒データを前記画素位置調整シフトレジスタに入力する
ことを特徴とする請求項１または２に記載の液晶表示素子。
前記水平駆動回路は、前記画素データと前記黒データとを選択的に前記液晶パネルのそれぞれの画素に供給する水平方向信号ドライバを有することを特徴とする請求項１〜３のいずれか１項に記載の液晶表示素子。
前記垂直駆動回路は、前記液晶パネルのそれぞれのラインに対して接続され、垂直方向のアドレスを生成するアドレスデコーダを有することを特徴とする請求項１〜４のいずれか１項に記載の液晶表示素子。