JP2006276545A - 表示装置 - Google Patents

Abstract

【課題】
本発明は、面フリッカを低減しつつ良好に表示動作を可能にした表示装置を提供するものである。
【解決手段】
本発明に係る表示装置は、入力された映像信号が飛び越し走査形式の場合に、該映像信号を順次走査形式に変換するＩＰ変換回路(32)と、該ＩＰ変換部から出力された映像信号のフレームレートを、少なくとも前記入力映像信号のフレームレートよりも高くするフレームレート変換回路(33)と、前記フレームレート変換部から出力された映像信号を、飛び越し走査形式に変換可能なＰＩ変換回路(34)と、制御回路(35)とを備える。この制御回路は、フレームレート変換された映像信号の走査周波数が所定値よりも大きい場合に、記飛び越し走査形式への変換処理を実行するようＰＩ変換回路を制御する。
【選択図】 図１

Description

本発明は、映像信号のフレームレートを変換する構成を備えた表示装置に関する。

表示装置において、入力映像信号のフレームレートを変換して１フレーム当りの駆動時間を短くすることにより表示デバイス(電子放出型の表示デバイス。以下、ＦＥＤと称する)の長寿命化を図るものが、例えば下記特許文献１に記載されている。

特開2003-255882号公報（図５）

上記特許文献１は、例えばその図５に示されるように、フレームレートを４倍にし、そのうち３フレームを非表示フレームとするとともに表示フレームの表示期間を短くしているので、面フリッカが目立ち易くなる可能性がある。特に、入力映像信号がＰＡＬのようなフレームレート(フレーム周波数)が２５Ｈｚの場合は、面フリッカがより顕著となる。また、フレームレートを増加させて全てのフレームを表示フレームとすると、表示デバイス及びその駆動回路の動作可能周波数の上限を越える可能性がある。この場合、表示デバイスを良好に動作させることができない。

本発明は、上記の課題に鑑みてなされたものであり、その目的は、良好な動作を可能にしつつ高画質な映像を表示可能にした表示装置を提供することにある。

上記目的を達成するための、本発明に係る表示装置は、フレームレート変換された映像信号の走査周波数が所定値（例えば、表示デバイスまたは該表示デバイスを駆動する駆動回路の動作可能周波数の上限に対応する値）よりも大きい場合に、フレームレート変換された映像信号を飛び越し走査形式に変換することを特徴とする。

上記本発明の構成によれば、フレームレートを増加するように映像信号のフレームレートを変換したときに、その映像信号を表示するのに必要な動作周波数が例えば上記動作可能周波数の上限を越える場合、フレームレート変換後の映像信号をインターレース化することにより上記動作周波数を低減できる(この場合、動作周波数は半分となる)。従って、フレームレート変換された映像信号の表示に必要な動作周波数を上記動作可能周波数の上限以下にしつつ、表示デバイスに供給される映像信号のフィールド周波数値をインターレース化される前のフレーム周波数値と同じにすることができる。すなわち、本発明によれば、面フリッカを低減するためにフレームレート変換した場合でも、良好に表示デバイスを駆動させることが可能となる。

また、フレームレート変換後の映像信号の走査周波数が所定値以下の場合は、インターレース化せずに順次走査形式のままで表示デバイスに供給される。よって、この場合は、上記動作可能周波数以下で良好に表示デバイスを駆動させつつ、面フリッカ更には線フリッカも低減させて、より高画質な映像を表示することが可能となる。

また本発明では、表示デバイスとして、冷陰極の電子放出素子がマトリクス状に配置された表示デバイス、すなわちＦＥＤを用いている。更に、このＦＥＤを、飛び越し走査形式の映像信号及び順次走査形式の映像信号に両方に対応可能に構成することで、上記のようにフレームレート変換後の映像信号の走査周波数に応じた走査形式の変換処理を可能としている。

本発明によれば、表示デバイスを良好に動作させつつ面フリッカを低減した高画質な映像を表示することが可能となる。

以下、本発明の実施形態について、図面を参照しつつ説明する。なお、以下では、説明を容易とするために、画素（固定画素）がマトリクス状に配置されたマトリクス型の表示装置として、電子放出素子を備えたＦＥＤを用いて説明する。しかしながら、本発明はこれに限定されるものではない。すなわち、本発明は、表示デバイスとして液晶パネル(ＬＣＤ)やプラズマディスプレイパネル(ＰＤＰ)を用いた表示装置にも適用可能である。但し、ＦＥＤは応答速度が速くフリッカが他の表示デバイスよりも目立ち易いため、本発明は、ＦＥＤを用いた表示装置においてより顕著な効果が得られる。また以下の実施形態の説明では、ＦＥＤの電子放出素子として薄膜型の電子放出素子(例えばＭＩＭ型)を例にして説明するが、同様に、本発明はこれに限定されるものではない。

図１は、第１実施例に係る表示装置を示すものでって、薄膜型電子放出素子を有するＦＥＤを用いた表示装置のブロック図である。

ビデオ信号入力端子１０には、例えばＴＶ信号等のインターレース形式の映像信号(例えばＮＴＳＣ信号，ＰＡＬ信号等。以下、インターレース信号と呼ぶ)、及び／またはパソコン等からのプログレッシブ形式の映像信号(以下、プログレッシブ信号と呼ぶ)が入力される。ビデオ信号入力端子１０に入力された映像信号は、ビデオ信号処理回路３１により所定の信号処理が施される。ビデオ信号処理回路３１は、入力された映像信号がＴＶ信号の場合にはそのデコード処理も行う。ビデオ信号処理回路３１からの出力信号は、ＩＰ変換回路に供給される。ＩＰ変換回路３２は、入力された映像信号がインターレース信号であった場合に、インターレース信号をプログレッシブ信号に変換する(以下、この変換処理をＩ／Ｐ変換と称する)。フレームレート変換回路３３は、ＩＰ変換回路３２からの出力信号が入力され、この入力されたプログレッシブ信号のフレーム周波数（フレームレート）を高くする方向に変換する。ＰＩ変換回路３４は、フレームレート変換回路３３でフレームレート変換されたプログレッシブ信号をインターレース信号に変換する(以下、この変換処理をＰＩ変換と称する)。このＰＩ変換回路３４は、入力されたプログレッシブ信号のフレームレートが表示部１００の動作周波数の上限を超えると判断される場合に動作する。演算制御回路３５は、それに内蔵されるプログラムに従って表示装置のシステム制御を行うものであり、例えばＣＰＵ等で構成される。

演算制御回路３５は、ビデオ入力端子１０に入力された映像信号が供給され、この映像信号からＮＴＳＣ信号やＰＡＬ信号等の信号判別を行ない、入力された映像信号のフレーム周波数（ｆｒ）／フィールド周波数（ｆｉ）を検出する。すなわち、演算制御回路３５は、例えばＮＴＳＣ信号であればｆｒ＝３０Ｈｚ／ｆｉ＝６０Ｈｚ、ＰＡＬ信号であればｆｒ＝２５Ｈｚ／ｆｉ＝５０Ｈｚと検出する。また、演算制御回路３５は、入力映像信号がインターレース信号化かプログレッシブ信号かを判別し、ＩＰ変換回路３２の動作を制御する。例えば入力映像信号がインターレース信号の場合には、そのインターレース信号をＩＰ変換するようにＩＰ変換回３２を制御する。一方、入力映像信号がプログレッシブ信号の場合には、ＩＰ変換を行わないようにスルー処理とする。更に、演算制御回路３５は、面フリッカが生じないようにフレームレート変換回路３３のフレームレート変換処理を制御する。さらにまた、演算制御回路３５は不揮発性のメモリ(以下、ＲＡＭと称する)を内蔵しており、ＲＡＭは、表示部１００の上限動作周波数が予め記憶されている。演算制御回路３５は、ＲＡＭに記憶された上限動作周波数とフレームレート変換回路３３によってフレームレート変換された映像信号の走査周波数(本実施例では垂直走査周波数)とを比較し、その走査周波数が上限動作周波数を超えたか否かを判定する。そして演算制御回路３５は、フレームレート変換された映像信号の走査周波数が上限動作周波数よりも大きいと判定すると、フレームレート変換された映像信号に対しＰＩ変換するようにＰＩ変換回路３３を制御する。また上限動作周波数を超えない場合には、フレームレート変換された映像信号についてＰＩ変換を行わずに、プログレッシブ信号のままスルーさせるように制御する。これらの一連の処理は、演算制御回路３５に内蔵された図示しないＲＯＭ内のプログラムに従って行なわれる。

表示部１００は、プログレッシブ信号とインターレース信号の両方の表示が可能で、本実施例では冷陰極型の電子放出素子をマトリクス状に配設した電子放出型表示パネルを備えている。ここで、表示部１００の構成の一例について説明する。

表示部１００は、複数の薄膜型電子放出素子１ａがマトリクス状に配設された表示パネル１、表示パネル１を駆動するスキャンドライバ２，３およびデータドライバ４，５、表示パネル１に印加される高電圧の加速電圧を発生させる高圧発生回路６、及び表示部１００に入力される入力映像信号に基づいてスキャンドライバ２，３およびデータドライバ４，５の制御を行うタイミングコントローラ７を有する。

表示パネル１は、パッシブマトリクス方式の表示パネルであり、互いに対向する背面基板（図示せず）と前面基板（図示せず）を有している。背面基板には、列方向(画面垂直方向)に延びる複数のデータ線４２，４３が行方向(画面水平方向)に配列され、行方向に延びる複数のスキャン線４１が列方向に配列されている。そして、複数のデータ線と複数のスキャン線の各交点部に電子放出素子（例えばＭＩＭ型等の薄膜型電子放出素子）１ａを設けることにより、複数の電子放出素子１ａをマトリクス状に配置する。前面基板には、各電子表出素子と対向して図示しない蛍光体が配置されている。

表示パネル１のスキャン線４１にはスキャンドライバ２および３が接続される。スキャンドライバ２および３が左右に配置されている理由は、スキャン線の有する抵抗で生じる電圧降下に起因する輝度傾斜を低減するためであり、左右同時にスキャン線４１にスキャンパルスを供給するシステムとしている。なお、スキャン線に印加されるスキャンパルスには、スキャン線を選択するライン選択パルスと、後述する非表示期間に全スキャン線に同時に印加される逆極性パルスとがある。

スキャンドライバ２および３は、タイミングコントローラ７からのライン選択パルスに基づき、複数の電子放出素子１ａを行単位(１または２行)で選択するための選択信号を、列方向に順次スキャン線に印加する。これにより、次々に行の選択動作が行われる。

また、表示パネル１のデータ線は、スキャン線とデータ線との結合容量によるパルスノイズで生じる誤点灯を低減するために、表示パネルの画面上側領域と画面下側領域で分割されている。そして、画面上側領域と画面下側領域は、それぞれ個別に駆動されている。画面上側領域のデータ線４２にはデータドライバ４が接続され、画面下側領域のデータ線４３にはデータドライバ５が接続されている。

データドライバ４，５は、スキャンドライバ２，３による行選択に対応したタイミングコントローラ７からの映像データに基づいて動作する。そして、１行の電子放出素子に対し、それぞれ入力映像信号に基づく駆動信号をデータ線４２または４３に供給する。またデータドライバ４および５は、タイミングコントローラ７からのタイミング信号(水平同期信号、表示パネルの精細度に応じたクロック周波数を持つクロック信号信号)に基づいて、表示パネル１の１行分のデータ、すなわちタイミングコントローラ７からの１ラインの映像データを１水平期間保持し、１水平周期毎にデータを書き換える。なお、画面上側領域の表示期間ではデータドライバ４から、画面下側領域の表示期間ではデータドライバ５から駆動信号が供給される。

ところで、表示部１００は前述したように、電子放出素子を用いており、通常プログレッシブ表示が行なわれるが、本実施例では、プログレッシブ表示の場合よりも動作周波数を低くできるインターレース表示にも対応している。そのため、タイミングコントローラ７は、プログレッシブ／インターレース切換機能(以下、Ｐ／Ｉ切換部と称する)を有している。演算制御回路３５から表示部１００に対してインターレース表示が指示されると、Ｐ／Ｉ切換部はその指示を受けて、上記したライン選択パルスの出力タイミングを制御する。すなわち、タイミングコントローラ７は、インターレース表示の指示があると、奇数フィールドでは例えば奇数番目のスキャン線を選択するためのライン選択パルスを、偶数フィールドでは偶数番目のスキャン線を選択するためのライン選択パルスを生成し、スキャンドライバ２及び３に供給する。このライン選択パルスの出力動作と同期して、タイミングコントローラ７は、データドライバ４，５に対しスキャンドライバ２，３による行選択に対応した映像データを供給する。これにより、表示パネル１にインターレース表示を行わせることができる。ここで、表示パネル１は画面上側領域と画面下側領域に２分割されているものとする。画面を上下に分割して表示するための画素データの並べ替えは、上記タイミングコントローラ７で行われる。

表示パネル１のアノード線４４には、高圧(例えば７ｋＶ)の加速電圧を発生させる高圧発生回路６が接続されている。この加速電圧は、背面基板上に設けられた電子放出素子１ａから放出された電子を、蛍光体が配設された前面基板側に加速するためのものである。

次に表示パネルにおける、表示に係る動作について説明する。上記スキャンドライバ２および３によってスキャン線４１を介して選択信号が印加された(すなわち選択された)１行の電子放出素子１ａに、データドライバ４，５からデータ線４２，４３を介して駆動信号が与えられると、当該行の電子放出素子は、上記選択信号と駆動信号との電位差に応じた量の電子を放出する。選択時において印加される選択信号のレベルは、電子放出素子の位置に関わらず一定であるため、電子放出素子からの電子放出量は、駆動信号のレベルにより変化する(すなわち、駆動信号の基となる映像信号のレベルによって定まる)。そして表示パネル１のアノード線４４には、高圧発生回路６からの加速電圧(例えば７ｋＶ)が加えられている。このため、電子放出素子から放出された電子は、この加速電圧により加速され、表示パネル１の図示しない前面基板に配置された蛍光体に衝突する。蛍光体は、この加速電子の衝突により励起され、発光を行う。これにより、選択された１水平ラインの映像が表示される。さらに、スキャンドライバ２および３は、複数のスキャン線に対し、プログレッシブ表示の場合には列方向に順次選択信号を印加することにより１行ずつ電子放出素子の選択を行う。一方、インターレース表示の場合には、フィールド毎に交互に奇数番目の行あるいは偶数番目の行の電子放出素子を選択する。これにより、１フレームあるいは１フィールドの映像を表示パネル１の表示面上に形成すことができる。

尚、本実施例においては、タイミングコントローラ７は、逆極性パルスを生成してスキャンドライバ２，３に供給する機能も含んでいる。この逆極性パルスは、電子放出素子の駆動電圧を通常動作とは逆方向にして、電子放出素子内の絶縁層(電子加速層)内に蓄積された電荷を放出させるためのものである。スキャンドライバ２，３は、タイミングコントローラ７から逆極性パルスを受けると、例えば映像信号の非表示期間(例えば垂直ブランキング期間)内において、この逆極性パルスを全スキャン線に同時に印加する。このため、電子放出素子に印加される駆動電圧は通常動作と逆の方向となり、電子放出素子内の電子は蛍光体とは反対の方向に向かう。従って、本実施例によれば、電子放出素子内に蓄積された電荷を良好に放出でき、電子放出素子の劣化を低減して電子放出素子の長寿命化を図ることができる。

図５にプログレッシブ表示の一フレーム期間における表示期間／非表示期間とライン選択パルス期間／逆極性パルス期間との関係を模式的に示す。図５（ａ）は１フレーム期間における表示期間／非表示期間とライン選択パルス期間／逆極性パルス期間との関係を示す模式図、図５（ｂ）はライン選択パルスと逆極性パルスの動作波形を示す図である。図５では、説明を簡略化するために、表示部でプログレッシブ表示を行う場合のタイミングで示している。

図５に示すように、映像の１フレーム期間の中で映像の表示期間中では、スキャンドライバ２，３は各行の電子放出素子を選択すべく、画面上部のスキャン線から順次列方向に１行（ライン）ごとに選択信号（ライン選択パルス）４６をシフトしていく。また、映像の垂直非表示期間（垂直方向のブランキング期間）では、タイミングコントローラ７から選択信号とは異なる極性の逆極性パルスがスキャンドライバ２，３に供給される。スキャンドライバ２，３は、全スキャン線に対して同時に逆極性パルス４７を印加して、電子放出素子内の絶縁層内に蓄積された電荷を放出する。

このように、非表示期間に逆極性パルスを印加することにより、電子放出素子内の絶縁層内に蓄積された電荷を放出でき、電子放出素子の寿命を延ばすことができる。本実施例では、上述したように、フレーム周波数／フィールド周波数を上げる信号処理をしているため、絶縁層での電荷蓄積が増大し、より寿命が低下する恐れがある。しかしながら、本実施例では、ＩＰ変換後あるいはフレームレート変換後に逆極性パルスを挿入するようにしているので、増加されたフレーム毎或いはフィールド毎に蓄積電荷の放出が行われる。このため、本実施例によれば、フレーム周波数／フィールド周波数を上げても、寿命低下を抑制することができる。

次に、ＩＰ変換の動作を模式的に図４に示す。図４（ａ）では、図示を容易とするために、水平走査線の数を５本とし、白ラインで表示のための水平走査線を示している。ＩＰ変換は、図４（ａ）に示すようなフレーム周波数（ｆｒ）２５Ｈｚ／フィールド周波数（ｆｉ）５０ＨｚのＰＡＬ信号（５０ｉ）から、例えば周知の２度書きまたは補間法等により、図４（ｂ）に示すようなフレーム周波数（ｆｒ）５０Ｈｚのプログレッシブ信号（５０Ｐ）に変換する処理である。

次に、フレームレート変換回路３３、ＰＩ変換回路３４の動作について説明する。図２は本実施例によるフレームレート変換およびＰＩ変換回路３４の動作を示す図で、図２（ａ）はＩＰ変換回路の出力映像、図２（ｂ）はフレームレート変換回路の出力映像、図２（ｃ）はＰＩ変換回路の出力映像である。ここで、ＩＰ変換回路３２の出力信号が、図２（ａ）に示すような、フレーム周波数５０Ｈｚのプログレッシブ信号(ＰＡＬ信号)であるものとする。フレームレート変換回路３３では、そのプログレッシブ信号を、例えば図２（ｂ）に示すように、フレーム周波数５０Ｈｚを例えば２倍にして１００Ｈｚのフレーム周波数を持つ映像信号に変換する。本実施例においては、フレームレート変換回路３３では、図２（ｂ）に示すように、同一の映像を２回連続させて表示することでフレーム周波数を２倍にする動作を行うものとする。しかしながら、本発明はこれに限定されるものではなく、前後のフレームの情報から新しいフレームを生成し、これを元の映像信号に挿入してフレーム周波数を２倍にしてもよい。フレーム周波数を２倍にすることにより、面フリッカを抑えることができる。更に本実施例ではＩＰ変換も行っているので、ラインフリッカも低減できる。

一般的に、固定画素を用いた表示装置の場合、フレーム周波数が２倍になると回路の動作周波数も２倍になるため。従って、フレーム周波数を２倍にした場合の映像表示に必要な動作周波数が、データドライバ４，５等の駆動回路や表示パネルの動作周波数の上限を超える場合がある。この現象について、水平１３６６画素、垂直７６８画素の精細度を有する表示パネルに、ＩＰ変換及びフレームレート変換されたフレーム周波数が１００ＨｚのＰＡＬ信号(以下、１００Ｐ信号と称す)を表示する場合を例にして説明する。この場合において、１００Ｐ信号を表示するのに必要なクロック周波数(データドライバ４，５に供給されるクロック信号の周波数)は、映像のブランキング部分も考慮すると、約１３６ＭＨｚとなる。ここで、データドライバ４，５が対応可能なクロック周波数の上限が例えば９０ＭＨｚの場合、上記１００Ｐ信号を表示するのに必要なクロック周波数は、この上限周波数を大きく超えてしまい、良好な表示動作が行われない。

このような場合は、本実施例では、図２（ｃ）に示すように、１００Ｐ信号について、例えばあるフレームで偶数水平走査線を間引いて奇数フィールドとし、次のフレームで奇数水平走査線を間引いて偶数フィールドとする。このような処理を交互に繰り返すことにより、二つのフィールドで一つのフレームを構成する。すなわち、本実施例は、プログレッシブ変換され、更にフレームレートを増加させた信号について、特定の条件下(つまりそのような信号を表示させるのに必要なクロック周波数が、駆動回路や表示パネルの動作可能周波数の上限を越えた場合)において、インターレース信号に変換するものである。従って、上記１００Ｐ信号はインターレース信号に変換され、この信号を表示するのに必要なクロック周波数は、上記１００Ｐ信号を表示するのに必要なクロック周波数である１３６ＭＨｚの半分の約６８ＭＨｚとなる。これは、上記データドライバ４，５が対応可能なクロック周波数の上限９０ＭＨｚよりも低くなるため、良好な表示動作が行える。

このように、本実施例は、プログレッシブ信号をインターレース信号に変換するＰＩ変換を行うことによって、フレームレート変換後のフレーム周波数（１００Ｈｚ）と同じ周波数値であるフィールド周波数（１００Ｈｚ）に変換して映像信号の走査周波数を１／２にし、回路の動作周波数や表示パネルの動作周波数内で動作させる。ＰＩ変換後でもフィールド周波数はフレームレート変換後のフレーム周波数と同じ周波数値の１００Ｈｚのままでありので、面フリッカが軽減できる。さらに、映像信号の走査周波数を低減できるため、駆動回路、表示パネルを良好に動作させることができる。

以上述べたＴＶ信号のデコード処理、ＩＰ変換、フレームレート変換の制御は演算制御回路３５で行われる。以下、その制御処理について、図６に示されたフローチャートを参照しつつ説明する。

演算制御回路３５は制御処理を開始すると、まず、ステップ（以下、ステップを「Ｓ」と省略する）６０１で入力映像信号の信号判別を行ない、その信号種別，フレーム周波数，フィールド周波数等を演算制御回路３５内のＲＡＭに記憶させる。そしてＳ６０２で入力映像信号がＴＶ信号であるか判定する。インターレース信号であるＴＶ信号、例えばＰＡＬ信号（インターレース信号でフレーム周波数２５Ｈｚ）であれば、ビデオ信号処理回路３１でＰＡＬ信号のデコード処理をさせ（Ｓ６０３）、ＩＰ変換回路３２でＩＰ変換を行わせ、フレーム周波数を５０Ｈｚとし（Ｓ６０４）、Ｓ６０５に進む。また、Ｓ６０２で入力映像信号がＴＶ信号でない（例えばパソコン等からのプログレッシブ信号）と判定されれば、ビデオ信号処理回路３１で所定の信号処理を行わせ、ＩＰ変換回路３２をスルーさせて、Ｓ６０５に進む。

Ｓ６０５では、フレームレート変換回路３３に入力されるプログレッシブ信号のフレーム周波数を、ＲＡＭに格納された入力映像信号の信号種別，フレーム周波数，及び／またはフィールド周波数から算出する。プログレッシブ信号のフレーム周波数は、実際に検出するようにしてもよい。そしてＳ６０５において、算出もしくは検出されたプログレッシブ信号のフレーム周波数が、面フリッカが目立ち難いと見なされる６０Ｈｚ以上であるかを判定する。ＮｏであればＳ６０６に進み、フレームレート変換回路３３でフレームレート変換(２倍に)し、上記プログレッシブ信号のフレーム周波数を１００Ｈｚとする。Ｓ６０７で、フレームレート変換後の映像信号の走査周波数を取得し、これと予めＲＡＭに記憶されている周波数値と比較する。そして、取得された走査周波数が記憶された周波数値を超えているかを判定する。ここで、ＲＡＭ内の周波数値は、表示パネル１／データドライバ４，５の動作可能周波数の上限に対応しているものとする。本実施例では、取得されるフレームレート変換後の映像信号の走査周波数は、垂直走査周波数とする。表示パネル１の精細度は予め判っているので、フレームレート変換後の映像信号の垂直走査周波数が判明すれば、当該映像信号の表示に必要な動作周波数は一意的に定まるためである。

上記判定の結果、Ｙｅｓであれば（表示部１００の上限動作周波数を超えると判定されれば）、Ｓ６０８で上記フレームレート変換された映像信号をＰＩ変換回路３４でインターレース信号に変換させる。これにより、動作周波数を下げ、表示部１００で表示できるようにする。そして、表示部１００(タイミングコントローラ７)に対してインターレース表示をするように制御して処理を終了する。一方、Ｓ６０７でＮｏであればフレームレート変換された映像信号をそのまま表示部１００で表示可能なので、ＰＩ変換を実行せずに処理を終了する。また、Ｓ６０５でＹｅｓであれば、面フリッカが生じないので、フレームレート変換およびＰＩ変換を行わせず、スルーとさせて、処理を終了する。

なお、演算制御回路３５は、電源オン時に、また電源オン後も信号種別を逐次判別し、その判定が変わった場合に、適切に上記した制御処理が実施されるのはいうまでもない。

以上述べたように、本実施例によれば、ＩＰ変換後でも面フリッカが生じる恐れがある場合、面フリッカが目立つ難いフレーム周波数に変換する。このフレームレート変換によって映像信号の走査周波数が表示部の上限動作周波数を超える場合には、フレームレート変換後のフレーム周波数値と同じ周波数値のフィールド周波数を持つインターレース信号に変換する。これより、面フリッカを低減しながら、良好の表示動作を可能とする。

上述した第１実施例では、ＰＡＬ信号をＩＰ変換し、フレームレート変換回路でフレーム周波数を５０Ｈｚから整数倍(２倍)の１００Ｈｚにフレームレート変換する場合を例にして説明した。しかしながら、ＩＰ変換後のフレーム周波数を５０Ｈｚから面フリッカが目立ち難い非整数倍のフレーム周波数例えば６０Ｈｚに変換するようにしてもよい。本実施例は、フレーム周波数を５０Ｈｚから６０Ｈｚに変換する礼であり、その詳細について以下に説明する。なお、本実施例に係る表示装置は、図１に示したものと第１実施例と同じ回路構成であり、演算制御回路３５による処理の流れも図６に示されたフローチャートの内容と同じである。従って、第１実施例と重複する部分についてはその詳細な説明を省略し、異なる点についてのみ記述する。また、以下の説明においては、表示装置にＰＡＬ信号が入力された場合を例にして第２実施例の詳細について述べる。

図３は本実施例によるフレームレート変換回路の動作を説明する図で、図３（ａ）はＩＰ変換回路の出力映像、図３（ｂ）はフレームレート変換回路の出力映像である。フレーム周波数２５ＨｚのＰＡＬ信号が入力された場合、演算制御回路３５は、第１の実施例と同様に、ＩＰ変換後のプログレッシブ信号のフレーム周波数を、信号種別，フレーム周波数，フィールド周波数から算出する。ＩＰ変換後のプログレッシブ信号のフレーム周波数は、実際に検出するようにしてもよい。そして、算出もしくは検出されたプログレッシブ信号のフレーム周波数が、面フリッカが目立ち難い６０Ｈｚ以上であるかを判定する。この場合フレーム周波数が５０Ｈｚなので、面フリッカが生じると判定される。従って、演算制御回路３５は、フレームレート変換回路３３に対して、ＩＰ変換後のフレーム周波数を５０Ｈｚから６０Ｈｚにフレームレート変換するように制御する。

フレームレート変換回路３３は、これを受けて、入力されるプログレッシブ信号（５０ｐ）のフレーム周波数を５０Ｈｚから６０Ｈｚに変換する。このときのフレームレート変換は、例えば図３に示すような処理で行われる。すなわち、プログレッシブ信号（５０ｐ）の５枚のフレームに対して、フレーム周波数６０Ｈｚで表示すると、一フレーム（１／６０秒）不足するので、５枚目のフレーム画像を追加の６枚目のフレーム画像として連続させる。これによりフレーム周波数を５０Ｈｚから６０Ｈｚ（６０ｐ）に変換している。勿論、同一のフレーム（５枚目のフレーム）を連続させるのではなくて、前後のフレーム（５枚目と６枚目のフレーム）の情報から補間フレームを生成し、これを５枚目のフレームと６枚目のフレームとの間に挿入するようにしてもよい。

フレーム周波数６０Ｈｚのプログレッシブ信号は表示部１００の上限動作周波数を超える恐れはないので、ＰＩ変換回路を動作させる必要はなく、スルーとする。この場合においても、タイミングコントローラ７は、６０Ｈｚに変換された映像信号の非表示期間に対して逆極性パルスを挿入する。よって、この場合でも表示パネル１の長寿命化が図れる。

このように、本実施例によれば、フレ−ム周波数を５０Ｈｚから２倍の１００Ｈｚにフレームレート変換することで生じる、表示部の上限動作周波数を超える可能性を低減しながら、面フリッカを適切に低減できる。勿論、この場合でも、フレームレート変換された映像信号を表示するのに必要な動作周波数が上記上限動作周波数を超える可能性があるときには、フレームレート変換された映像信号をインターレース信号に変換してもよい。

本発明の第１実施例を示す表示装置のブロック図 フレームレート変換およびＰＩ変換回路の動作を示す図 本発明の第２実施例によるフレームレート変換回路の動作を説明するための図 ＩＰ変換回路の動作を説明する図 フレームレート変換前後の逆極性パルスの挿入動作を説明する図 第１実施例による演算制御回路３５の制御処理の一例を示すフローチャート

符号の説明

１…表示パネル、２，３…スキャンドライバ、４，５…データドライバ、６…高圧発生回路、７…タイミングコントローラ、１０…ビデオ信号入力端子、３１…ビデオ信号処理回路、３２…ＩＰ変換回路、３３…フレームレート変換回路、３４…ＰＩ変換回路、３５…演算制御回路、

Claims (14)

1. 表示装置において、
   表示部と、
   入力された映像信号のフレームレートを変換するフレームレート変換部と、
   前記フレームレート変換部でフレームレート変換された映像信号の走査周波数が所定値よりも大きい場合に、前記フレームレート変換された映像信号を飛び越し走査形式に変換して表示部に供給する信号変換部と、
   を備えることを特徴とする表示装置。
2. 請求項１に記載の表示装置において、前記前記フレームレート変換部でフレームレート変換された映像信号は、順次走査形式の映像信号であり、
   前記フレームレート変換された映像信号の走査周波数が所定値よりも小さい場合は、前記信号査変換部における変換処理を行わないことを特徴とする表示装置。
3. 請求項１に記載の表示装置において、前記表示部が、電子放出素子がマトリクス状に配置された表示デバイスであって、飛び越し走査形式の映像信号及び順次走査形式の映像信号に両方に対応可能であることを特徴とする表示装置。
4. 請求項１に記載の表示装置において、前記フレームレート変換された映像信号の走査周波数は、垂直走査周波数であることを特徴とする表示装置。
5. 表示装置において、
   入力された映像信号が飛び越し走査形式の場合に、該映像信号を順次走査形式に変換するＩＰ変換部と、
   該ＩＰ変換部から出力された映像信号のフレームレートを、少なくとも前記入力映像信号のフレームレートよりも高くするように変換するフレームレート変換部と、
   前記フレームレート変換部から出力された映像信号を、飛び越し走査形式に変換可能なＰＩ変換部と、
   前記ＰＩ変換部から出力された映像信号を用いて映像を表示する表示部と、を備え
   前記ＰＩ変換部は、前記フレームレート変換部でフレームレート変換された映像信号の走査周波数が所定値よりも大きい場合に、該フレームレート変換された映像信号を飛び越し走査形式の信号に変換することを特徴とする表示装置。
6. 請求項５に記載の表示装置において、前記ＰＩ変換部は、前記フレームレート変換部でフレームレート変換された映像信号の走査周波数が所定値よりも小さい場合は、該フレームレート変換された映像信号を飛び越し走査形式の信号に変換する処理を実行しないことを特徴とする表示装置。
7. 請求項５に記載の表示装置において、入力映像信号が順次走査形式の映像信号の場合、該入力映像信号は、前記ＩＰ変換部による順次走査変換処理が為されずに前記フレームレート変幹部に供給されることを特徴とする表示装置。
8. 請求項５に記載の表示装置において、前記フレームレート変換部は、前記ＩＰ変換部から出力された映像信号のフレームレートを、前記入力された映像信号のフレームレートの２倍とすることを特徴とする表示装置。
9. 請求項５に記載の表示装置において、前記表示部が、電子放出素子がマトリクス状に配置された表示デバイスであって、飛び越し走査形式の映像信号及び順次走査形式の映像信号に両方に対応可能であることを特徴とする表示装置。
10. 複数のスキャン線と、該行電極と直交するデータ線と、該複数のスキャン線と該複数のデータ線との交差部にそれぞれ設けられた複数の電子放出素子とを備えた表示デバイスを有する表示装置において、
    入力された映像信号が飛び越し走査形式の場合に、該映像信号を順次走査形式に変換するＩＰ変換部と、
    該ＩＰ変換部から出力された映像信号のフレームレートを、少なくとも前記入力映像信号のフレームレートよりも高くするように変換するフレームレート変換部と、
    前記フレームレート変換部から出力された映像信号を飛び越し走査形式に変換可能なＰＩ変換部と、
    前記複数の行電極のうち少なくとも一つを選択するための選択信号を、前記行電極に供給するスキャンドライバと、
    映像信号に基づく駆動信号を生成して前記複数の列電極に供給するデータドライバと、
    制御部とを備え、
    前記制御部は、前記フレームレート変換部でフレームレート変換された映像信号の走査周波数に応じて前記ＰＩ変換部における走査形式の変換処理、及び前記スキャンドライバにおける前記選択信号の出力動作を制御することを特徴とする表示装置。
11. 請求項１０に記載の表示装置において、前記制御部は、前記フレームレート変換された映像信号の走査周波数が所定値よりも大きいと第１状態の場合は、ＰＩ変換部による走査形式の変換処理を実行するように制御し、前記フレームレート変換された映像信号の走査周波数が所定値よりも小さいと第２状態の場合は、ＰＩ変換部による走査形式の変換処理を実行しないように制御することを特徴とする表示装置。
12. 請求項１１に記載の表示装置において、前記第１状態の場合に、前記制御手段は、前記スキャン線を飛び越し走査するための選択信号を出力するように前記スキャンドライバを制御し、
    前記第２状態の場合に、前記制御手段は、前記スキャン線を順次走査するための選択信号を出力するように前記スキャンドライバを制御することを特徴とする表示装置。
13. 請求項１０に記載の表示装置において、前記ＩＰ変換部は、入力された映像信号の垂直表示期間内における走査線数を２倍化し、前記フレームレート変換部は、前記ＩＰ変換部から出力された映像信号のフレームレートを２倍化し、前記ＰＩ変換部は、前記フレームレート変換部から出力された映像信号の垂直表示期間内における走査線数を１／２にすることを特徴とする表示装置。
14. 請求項１０に記載の表示装置において、前記フレームレート変換部は、入力された映像信号の垂直周波数の整数倍ではない周波数の垂直同期信号をもつ映像信号に変換し、該フレームレート変換された映像信号に対して、前記ＰＩ変換部は、前記飛び越し走査の変換処理を行わないことを特徴とする表示装置
    

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