JP4219594B6 - プラズマディスプレイ装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、プラズマディスプレイ装置及びその駆動方法に関し、特に簡単な回路変更で表示輝度を向上させたプラズマディスプレイ装置に関する。
【０００２】
【従来の技術】
平面ディスプレイとしてプラズマディスプレイ装置（ＰＤＰ装置）が実用化されており、高輝度の薄型ディスプレイとして期待されている。ＰＤＰ装置には各種の方式があるが、３電極面放電ＡＣ型ＰＤＰ装置が一般的であり、ここでもこれを例として説明する。
【０００３】
ディスプレイには、１つのフィールドですべての表示ラインを表示するノンインターレース方式と、奇数番目の表示ラインを表示する奇数フィールドと偶数番目の表示ラインを表示する偶数フィールドを交互に表示するインターレース方式がある。通常のテレビジョン放送はインターレース方式で行われ、コンピュータ用のディスプレイなどはノンインターレース方式で表示を行うのが一般的である。ノンインターレース方式は、表示ラインを連続して表示するのでプログレッシブ方式と呼ばれるので、ここでもこの語を使用する。
【０００４】
図１は、インターレース方式の表示ラインを示す図であり、（Ａ）は奇数フィールドを、（Ｂ）は偶数フィールドを示す。奇数フィールドでは奇数番目の表示ラインが表示され、偶数フィールドでは偶数番目の表示ラインが表示される。
【０００５】
近年、各種の方式のプラズマディスプレイ装置が提案されている。その中でも特に特許第２８０１８９３号に開示されたＡＬＩＳ(Alternate Lighting of Surfaces)が注目されている。ＡＬＩＳ方式は、従来方式と同じ表示電極数で表示ライン数が２倍になるので高精細のＰＤＰ装置を低コストで実現できるという特徴がある。
【０００６】
図２は、特許第２８０１８９３号に開示されたＡＬＩＳ方式のＰＤＰ装置の概略構成を示すブロック図である。図示のように、ＡＬＩＳ方式のＰＤＰ装置は、サスティン電極を構成する第１電極（Ｘ電極）Ｘ１，Ｘ２，…及び第２電極（Ｙ電極）Ｙ１，Ｙ２，…と、アドレス電極Ａ１，Ａ２…とが設けられたパネル１と、制御回路２１と、アドレスドライバ２２と、走査ドライバ２３と、奇数Ｙサスティン回路２４と、偶数Ｙサスティン回路２５と、奇数Ｘサスティン回路２６と、偶数Ｘサスティン回路２７と、電源回路２９とを備える。
【０００７】
図３は、ＡＬＩＳ方式のＰＤＰ装置のアドレス期間における走査順の例を示す図である。図３（Ａ）の例は、奇数フィールドにおいては、１番目、３番目、５番目…の表示ラインの順に点灯画素を選択する書き込み（アドレス処理）を行い、偶数フィールドにおいては、２番目、４番目、６番目…の表示ラインの順にアドレス処理を行う。図３（Ｂ）の例は、奇数フィールドにおいては、１番目、５番目、９番目…の表示ラインの順にアドレス処理を行った後、３番目、７番目、１１番目…の表示ラインの順にアドレス処理を行い、奇数フィールドのアドレス処理が終了する。偶数フィールドにおいては、２番目、６番目、１０番目…の表示ラインの順にアドレス処理を行った後、４番目、８番目、１２番目…の表示ラインの順にアドレス処理を行い、偶数フィールドのアドレス処理が終了する。図３（Ａ）の例に比べて図３（Ｂ）の例の方がアドレス期間におけるＸ電極とＹ電極に印加するパルス数を低減でき、消費電量を低減できるという利点がある。
【０００８】
図４は、ＡＬＩＳ方式のＰＤＰ装置の駆動波形の例を示す図であり、アドレス期間において図３（Ｂ）の走査順でアドレス処理を行う場合の例である。図４の（Ａ）に示すように、奇数フィールドの各サブフィールドでは、リセット期間において、Ｘ電極に正の電圧を印加し、Ｙ電極に０Ｖを印加した状態でアドレス電極に高電圧を印加してそれまでの状態にかかわらず全画素でリセット放電を発生させ、全画素を同じ状態にする。アドレス期間の前半では、奇数番目のＸ電極には正の小電圧を印加し、偶数番目のＸ電極には０Ｖを印加し、偶数番目のＹ電極には負の小電圧を印加した状態で、奇数番目のＹ電極に順次走査パルスを印加する。これに同期してアドレス電極に点灯画素を選択するアドレスパルスを印加する。これにより点灯画素ではアドレス放電が発生して壁電荷が蓄積される。アドレス期間の後半では、奇数番目のＸ電極には０Ｖを印加し、偶数番目のＸ電極には正の小電圧を印加し、奇数番目のＹ電極には負の小電圧を印加した状態で、偶数番目のＹ電極に順次走査パルスを印加し、それに同期してアドレス電極に点灯画素を選択するアドレスパルスを印加する。これにより点灯画素に壁電荷が蓄積される。サスティン期間では、奇数番目のＹ電極と偶数番目のＸ電極の組と、偶数番目のＹ電極と奇数番目のＸ電極の組に交互にサスティンパルスを印加して、アドレス処理で選択した点灯画素でサスティン放電を発生させ、表示を行う。サスティンパルス数、すなわちサスティン期間の長さでサブフィールドの表示輝度が決定される。以上のようにして、奇数番目の表示ラインの表示が行われる。
【０００９】
図４の（Ｂ）に示すように、偶数フィールドの各サブフィールドでは、奇数番目と偶数番目のＸ電極とＹ電極で印加される電圧が逆になるが、図４の（Ａ）と類似の動作が行われ、偶数番目の表示ラインの表示が行われる。以上のようにして、特許第２００１８９３号に開示されたＡＬＩＳ方式のＰＤＰ装置は、インターレース方式で駆動される。
【００１０】
ＡＬＩＳ方式のＰＤＰ装置の各要素の構成及び動作については、特許第２００１８９３号に開示されているので、ここではこれ以上の説明は省略する。
【００１１】
ＰＤＰ装置がブラウン管ＴＶに劣る点の一つに、ピーク輝度が低いことがある。特開平１０−１３３６２１号公報は、このような問題を解決する方法として、インターレース信号の１ラインのデータを２ライン同時にアドレス処理して２ライン同時に同じ表示データを表示する駆動方法、すなわちインターレース信号であっても全表示ラインを同時に表示することにより輝度を向上する方法を開示している。しかし、この方法はずれて表示されるべき奇数フィールドと偶数フィールドの２つの表示ラインが同じ位置に表示されるため表示に違和感を生じるという問題がある。
【００１２】
また、特開２０００−３４７６１６号は、一部のサブフィールドのアドレス期間において隣接するｎラインに同時に同じデータを書き込む（アドレス処理する）ことによりアドレス期間を短縮し、サスティン期間を短縮された時間だけ増加さ画素ことにより輝度を向上する同時アドレス技術を開示している。図５は、特開２０００−３４７６１６号に開示された同時アドレス技術を説明する図である。１フィールドは複数のサブフィールドから構成され、ここでは４個のサブフィールドＳＦ１−ＳＦ４で構成されているとする。図５の（Ａ）に示すように、各サブフィールドは、リセット期間Ｒと、アドレス期間Ａと、サスティン期間Ｓとで構成され、すべてのサブフィールドのリセット期間Ｒとアドレス期間Ａの長さは等しく、サスティン期間Ｓの長さはサブフィールド毎に異なる。輝度に寄与するのはサスティン期間Ｓであるが、図示のように、実際の構成ではリセット期間Ｒとアドレス期間Ａの長さの占める割合が大きく、サスティン期間Ｓの占める割合は小さい。
【００１３】
１つのサブフィールドのアドレス期間Ａにおいて、隣接するｎ本の表示ラインに同時に走査パルスを印加してｎ本の表示ラインに同一表示データをアドレス処理すると、そのサブフィールドのアドレス期間を１／ｎにでき、アドレス期間の（ｎ−１）／ｎだけ時間が短縮できる。そこで、この短縮された時間を各サブフィールドのサスティン期間に割り当てることにより輝度を向上させる。アドレス期間を短縮されたサブフィールドは連続するｎ本の表示ラインに同じ表示データが表示されるため粗い表示になる。そこで、アドレス期間を短縮させるサブフィールドは輝度の低いサブフィールドとし、輝度の高いサブフィールドは従来と同様にすべての表示ラインに独立に表示データをアドレス処理する。図５の（Ｂ）は、もっとも輝度の低いＳＦ４において、２ライン同時に同じデータをアドレス処理することによりアドレス期間を１／２にし、各サブフィールドのサスティン期間を増加させた時のサブフィールドの構成を示している。なお、アドレス処理が同時に行われるｎ本の表示ラインに対して、できるだけ画像情報を保持するために、垂直方向のｎ個の画素間で演算を行うことも開示されている。同時アドレス技術は、同時にアドレス処理するｎ本の表示ラインのデータを同じにするため、表示データが圧縮されることになるので、そのためのデータ変換をデータ圧縮と呼ぶ。
【００１４】
【発明が解決しようとする課題】
特開２０００−３４７６１６号は、上記の同時アドレス技術をＡＬＩＳ方式のＰＤＰ装置に適用した例を開示している。しかし、ＡＬＩＳ方式のＰＤＰ装置に同時アドレス技術を適用すると以下のような表示上の問題を生じる。図６と図７は、この問題を説明する図であり、同時に２本の表示ラインを同時アドレス処理するためにデータ圧縮される画素の組み合わせを示す。図３の（Ａ）のような走査順でアドレス処理を行う場合に、データ圧縮される画素は、図６の（Ａ）に示すように、１ラインおきになる。また、図３の（Ｂ）のような走査順でアドレス処理を行う場合に、データ圧縮される画素は、図６の（Ｂ）に示すように、３ライン離れたラインになる。図７は、エッジ画像において、（Ａ）はデータ圧縮を行わない場合を示し、（Ｂ）は１ラインおきにデータ圧縮した場合を示す。図示のように、エッジの内側に濃度の逆転が生じ不規則なぼけが生じることがわかる。図３の（Ｂ）のような走査順で４ライン毎にアドレス処理を行う場合には、この影響はより大きくなる。このような現象は、ＡＬＩＳ方式に限らず、インターレース方式であれば発生する。
【００１５】
本発明は、インターレース方式、特にＡＬＩＳ方式のＰＤＰ装置において、同時アドレス技術を適用して輝度を向上させた場合も、エッジ部分の画質が劣化しないＰＤＰ装置の実現を目的とする。
【００１６】
【課題を解決するための手段】
上記問題を解決するため、本発明のプラズマディスプレイ装置は、インターレース信号を一旦プログレッシブ信号に変換した後、ｎ本毎のインターレース信号に変換して表示を行い、所定のサブフィールドでは隣接するｎ本に対してデータ圧縮してアドレス期間の長さを短縮する。短縮された期間は、他のサブフィールドも含めてサスティン期間を延長して輝度を向上するのに使用される。
【００１７】
図８は、ｎ＝２とした場合の本発明の表示ラインを示し、（Ａ）は奇数フィールドを、（Ｂ）は偶数フィールドを示す。図示のように、２ラインずつのインターレース表示が行われる。同時アドレス技術及びデータ圧縮は、隣接する２ラインに適用される。図９と図１０は、同時アドレス技術を適用した場合の表示画像を示す図であり、（Ａ）は原画像を、（Ｂ）は本発明を適用した画像を、（Ｃ）はＡＬＩＳ方式で図３の（Ｂ）に示す走査順で同時アドレス技術を行った場合の画像を示す。同時アドレス技術を適用しても画質の劣化が少ないことが分かる。
【００１８】
上記のような２ライン毎のインターレース信号への変換は、例えば、表示率が２０％以下であるといった所定の条件を満たした場合のみ行い、それ以外の場合は通常の入力画像信号通りのインターレース表示を行う。
【００１９】
本発明を適用するＡＬＩＳ方式のプラズマディスプレイ装置は、隣接する表示ラインが同時に表示できることが必要であり、特願２０００−３０４４０４に記載された、交互に隣接して配置された第１の電極と第２の電極、及びそれらに直交する方向に伸びる第３の電極を有し、すべての第１の電極と第２の電極の間で表示ラインが形成され、第１の電極と第２の電極の上に各表示ラインを区切る隔壁を設けたプラズマディスプレイパネルを使用する。
【００２０】
更に、ＡＬＩＳ方式のプラズマディスプレイ装置で隣接する表示ラインで同時に表示を行うため、第１の電極（Ｘ電極）に印加する電圧を、それに適した電圧に変換する補償回路を設けることが望ましい。補償回路は、例えば、奇数第１電極駆動回路の間の配線長と、偶数番目の第１の電極と偶数第１電極駆動回路の間の配線長を、ほぼ等しくする配線回路である。また、補償回路は、サスティン期間中に、第１の電極に印加する電圧を第２の電極に印加する電圧より大きくする回路である。
【００２１】
【発明の実施の形態】
図１１は、本発明の第１実施例のＡＬＩＳ方式のＰＤＰ装置のブロック構成図である。図２の従来例のＡＬＩＳ方式のＰＤＰ装置と異なる点は、プラズマディスプレイパネル１０が特願２０００−３０４４０４に記載された隣接する表示ラインが同時に表示できる形式のものである点と、通常の１ライン毎のインターレース信号をｎ（ここではｎ＝２）ライン毎のインターレース信号に変換して表示するために以下のような回路が付加されている点である。出力選択回路４１は、インターレース入力画像信号を、同時アドレス技術を適用する時にはＩ−Ｐ変換回路４２に入力し、適用しない時には入力選択回路４５に入力するように選択する。Ｉ−Ｐ変換回路４２は、インターレース入力画像信号を表示ラインの連続したプログレッシブ信号に変換する。データ圧縮回路４３は、プログレッシブ信号の所定のサブフィールド（ＳＦ）の隣接する２ラインが同じデータになるようにデータを圧縮する。Ｐ−Ｉ変換回路４４は、圧縮されたプログレッシブ信号を２ライン毎のインターレース信号に変換する。入力選択回路は、同時アドレス技術を適用する時にはＰ−Ｉ変換回路４４の出力を選択し、適用しない時には出力選択回路４１の出力する元のインターレース入力画像信号を選択し、アドレスドライバ２２に供給する。平均輝度検出回路４６は、インターレース入力画像信号の表示データを調べて各フィールドの平均輝度を検出し、平均輝度を示す検出信号をデータ圧縮制御・駆動信号制御回路２１Ａに送る。データ圧縮制御・駆動信号制御回路２１Ａは、図２の従来例の制御回路に相当し、平均輝度検出回路４６からの検出信号に応じて、例えば、平均輝度が２０％以下の時に圧縮したデータを同時アドレス処理し、平均輝度が２０％以上の時には従来例と同様の駆動を行う。更に、奇数Ｘサスティン回路２６と偶数Ｘサスティン回路２７とＸ電極を接続する途中に駆動補償回路３０が設けられている。以下、従来例と異なる部分について順次説明する。
【００２２】
図１２は、特願２０００−３０４４０４に記載された隣接する表示ラインが同時に表示できる形式のプラズマディスプレイパネル１０のセル構造を示す斜視図である。図１２に示すように、一方の透明な基板１１には第１の電極（Ｘ電極）と第２の電極（Ｙ電極）に相当する電極が隣接して形成されている。この電極は同じ構造を有し、透明電極１２上に不透明な金属電極１３が形成されている。その上に更に誘電体層１４と保護層１５が形成されている。他方の基板１９上には、アドレス電極Ａ、誘電体層１７及び格子状の隔壁１６が形成されている。隔壁１６は、一方がアドレス電極Ａの中間に、他方が金属電極１３上に位置するよう形成される。参照番号１８Ｒ，１８Ｇ，１８Ｂは３色の蛍光体である。２枚の基板１１と１９は位置合わせして貼り合わされ、間に放電用ガスが充填される。
【００２３】
図１３は、上記のプラズマディスプレイパネル１０の平面図であり、隔壁１６で区切られる部分が各画素の放電エリアである。各画素では、透明電極１２が隣接し、その間で放電が行われる。図示のように、透明電極１２と金属電極１３は、ＡＬＩＳ方式と同様に隣接する表示ラインで共通に使用される。ここではこれ以上の詳しい説明は省略するが、このＰＤＰを使用すれば隣接する２ラインを同時に表示することが可能である。
【００２４】
図１４は、駆動補償回路３０の構成例を示す図である。この駆動補償回路３０は、奇数サスティン回路２６からの配線を一旦回路３０の中央部まで引き伸ばしてから各奇数Ｘ電極に配線し、同様に偶数サスティン回路２７からの配線を一旦回路３０の中央部まで引き伸ばしてから各偶数Ｘ電極に配線する。これにより、隣接する奇数Ｘ電極と偶数Ｘ電極は、それぞれの奇数サスティン回路２６と偶数サスティン回路２７までの配線長がほぼ等しくなり、サスティン放電中に印加されるパルス電圧をほぼ等しくできる。
【００２５】
図１５は、Ｘ電極に印加するサスティンパルスの電圧Ｖｓを２倍の２Ｖｓに変換する回路である。ゲートＧ１をオン、ゲートＧ２をオフにすると、電源からの電圧Ｖｓにより出力電圧はＶｓとなり、容量は電圧Ｖｓに充電される。この状態でゲートＧ１をオフ、ゲートＧ２をオンにすると、出力電圧は電源Ｖｓと容量の出力の合計となり、２Ｖｓとなる。なおここではサスティンパルスの電圧を２倍にする例を示したが、出力電圧は一方の画素の面放電による電圧降下より大きな電圧を元のサスティンパルスの電圧Ｖｓに加えた電圧以上であればよい。
【００２６】
なお、ここでは説明しないが、特願２０００−３９１３８９に開示された、渦電流によって各配線に生じた電圧降下のばらつきを低減する電圧変動バランスユニットを用いてもよい。
【００２７】
図１６は、データ圧縮制御・駆動信号制御回路２１Ａに関係する処理を示すフローチャートである。ステップ１０１では、平均輝度検出回路４６がインターレース入力画像信号を調べて平均輝度を検出し、検出信号をデータ圧縮制御・駆動信号制御回路２１Ａに送る。平均輝度は、全画素を最高輝度で点灯する時の輝度を１００％とし、全画素の輝度を加算して画素数で除した値である。
【００２８】
ステップ１０２で、データ圧縮制御・駆動信号制御回路２１Ａは、例えば平均輝度が２０％以上の時にはステップ１０７に進み、全ＳＦで図４の駆動信号の印加電圧波形を設定し、ステップ１０８で通常のサスティンパルス数を各ＳＦに配分し、ステップ１０９でそれをサスティン回路へ出力して表示を行う。すなわち、平均輝度が２０％以上の時にはデータ圧縮は行わず、インターレース入力画像信号を従来の駆動方法で表示する。
【００２９】
平均輝度が２０％以下の時には、ステップ１０３に進み、検出信号が示す平均輝度に応じて、圧縮するＳＦと総サスティンパルス数をＲＯＭなどの記憶手段から読み出す。圧縮対象のＳＦは平均輝度に応じてあらかじめ決められており、例えば、平均輝度が１５〜２０％では最低輝度のＳＦ４のみを圧縮し、平均輝度が１０〜１５％ではＳＦ４とＳＦ３を圧縮し、平均輝度が５〜１０％ではＳＦ４，ＳＦ３，ＳＦ２を圧縮する。
【００３０】
ステップ１０４では、圧縮ＳＦ用の印加電圧波形を設定し、ステップ１０５では非圧縮ＳＦ用の印加電圧波形を設定する。ステップ１０６では、データ圧縮により短縮されるアドレス時間をサスティン期間として利用する場合の総サスティンパルス数を算出して、各ＳＦに所定の比率で配分する。ステップ１０９でこのようにして算出した制御信号をサスティン回路へ出力して、変換された２ライン毎のインターレース信号の表示を行う。
【００３１】
上記のように、本実施例では、平均輝度が２０％以上の時にはデータ圧縮は行わず、インターレース入力画像信号を従来の駆動方法で表示する。平均輝度が２０％以下の時には、変換された２ライン毎のインターレース信号を、一部のＳＦはデータ圧縮を行わず、一部のＳＦはデータ圧縮を行って表示する。
【００３２】
図１７は、２ライン毎のインターレース信号を、データ圧縮を行わず表示する非圧縮ＳＦでの走査順を示す図であり、（Ａ）は奇数フィールドでの走査順を、（Ｂ）は偶数フィールドでの走査順を示す。また、図１８は、非圧縮ＳＦでの印加電圧波形を示し、（Ａ）は奇数フィールドでの印加電圧波形を、（Ｂ）は偶数フィールドでの印加電圧波形を示す。奇数フィールドでは、リセット動作の後、アドレス期間の前半で、奇数Ｘ電極の正の小スキャン電圧を印加し、偶数Ｘ電極と偶数Ｙ電極に０Ｖを印加し、奇数Ｙ電極に負の小電力を印加した状態で、奇数Ｙ電極に順に走査パルスを印加するのに同期してアドレス電極にデータ電圧を印加する。これにより、奇数Ｙ電極と奇数Ｘ電極の間の表示ラインへのアドレス処理が行われる。アドレス期間の後半で、偶数奇数Ｘ電極の正の大スキャン電圧を印加し、奇数Ｘ電極と偶数Ｙ電極に０Ｖを印加し、奇数Ｙ電極に負の小電力を印加した状態で、奇数Ｙ電極に順に走査パルスを印加するのに同期してアドレス電極にデータ電圧を印加する。これにより、奇数Ｙ電極と偶数Ｘ電極の間の表示ラインへのアドレス処理が行われる。
【００３３】
サスティン期間では、奇数Ｙ電極と、Ｘ電極及び偶数Ｙ電極の組に交互にサスティンパルスを印加する。この時、Ｘ電極に印加するサスティンパルスは、図１５の駆動補償回路３０によりＹ電極に印加されるサスティンパルスの２倍の電圧を有する。これにより、奇数Ｙ電極の両側のＸ電極でアドレス処理により壁電荷が蓄積した画素ではサスティン放電が発生して発光する。
【００３４】
偶数フィールドでの印加電圧波形は、奇数Ｙ電極と偶数Ｙ電極が入れ替わった以外は奇数フィールドでの印加電圧波形と同じである。
【００３５】
図１９は、２ライン毎のインターレース信号を、データ圧縮を行って表示する圧縮ＳＦでの走査順を示す図であり、（Ａ）は奇数フィールドでの走査順を、（Ｂ）は偶数フィールドでの走査順を示す。また、図２０は、圧縮ＳＦでの印加電圧波形を示し、（Ａ）は奇数フィールドでの印加電圧波形を、（Ｂ）は偶数フィールドでの印加電圧波形を示す。奇数フィールドでは、リセット動作の後、アドレス期間で、Ｘ電極の正の小スキャン電圧を印加し、偶数Ｙ電極に０Ｖを印加し、奇数Ｙ電極に負の小電力を印加した状態で、奇数Ｙ電極に順に走査パルスを印加するのに同期してアドレス電極にデータ電圧を印加する。これにより、奇数Ｙ電極と奇数Ｘ電極の間と奇数Ｙ電極と偶数Ｘ電極の間の２本の表示ラインへのアドレス処理が同時に行われる。
【００３６】
サスティン期間では、奇数Ｙ電極と、Ｘ電極及び偶数Ｙ電極の組に交互にサスティンパルスを印加する。この時、非圧縮ＳＦの場合と同様に、Ｘ電極に印加するサスティンパルスは、Ｙ電極に印加されるサスティンパルスの２倍の電圧を有する。これにより、奇数Ｙ電極の両側のＸ電極でアドレス処理により壁電荷が蓄積した画素ではサスティンが発生して発光する。
【００３７】
偶数フィールドでの印加電圧波形は、奇数Ｙ電極と偶数Ｙ電極が入れ替わった以外は奇数フィールドでの印加電圧波形と同じである。
【００３８】
次にデータ圧縮処理について説明する。特開２０００−３４７６１６は、データ圧縮処理について開示しており、第１実施例でも同様のデータ圧縮の方法を使用する。従って、特開２０００−３４７６１６に開示されている図に類似した図を使用して簡単に説明する。
【００３９】
圧縮ＳＦのデータを同一にする場合、もっとも簡単方法は、一方のラインのデータを他方のラインでもそのまま使用し、他方のラインのデータは使用しない方法である。図２１は、そのような処理を行うデータ圧縮回路４３の構成を示す図である。圧縮する時には、ラインメモリ５１で１ライン分遅延させた前のラインのデータＰ２と次のラインのデータＰ１のいずれかを処理回路５２で選択して同一のデータＯ１とＯ２を出力し、一方はラインメモリ５３で遅延させ、スイッチ５４で順に選択することにより２ラインの同じデータが出力される。圧縮しない時には、処理回路５２はＰ２をＯ２とし、Ｐ１をＯ１として出力する。
【００４０】
しかし、圧縮するＳＦが輝度が最下位の１個のＳＦであれば図２１の回路でも特に問題は生じないが、１個のフィールドが４個のＳＦで構成され、そのうちの３個のＳＦでデータ圧縮する場合には、実際の表示輝度と圧縮した時の表示輝度が大きく異なる場合が生じる。例えば、一方の画素はＳＦ１がオンでＳＦ２−ＳＦ４がオフである輝度レベル８であり、他方の画素はＳＦ１がオフでＳＦ２−４がオンである輝度レベル７である場合、２つの画素の輝度差は１である。これを上記の方法で圧縮すると、一方の画素はＳＦ１がオンでＳＦ２−ＳＦ４がオフである輝度レベル８のままであり、他方の画素はＳＦ１がオフでＳＦ２−４も一方の画素に合わせてオフである輝度レベル０になり差が大きくなる。非圧縮のＳＦも含めて圧縮を行うことが望ましい。
【００４１】
図２２は、２ラインの対応する画素データの平均と出力Ｏ１とＯ２の平均が一致するようにした上で所定のＳＦのデータを一致させる原理を示す図である。また、図２３はこの処理を行うデータ圧縮回路５２のハードウエア構成を示す図である。図２２に示すように、２ラインの対応する画素データＰ１とＰ２の平均ｆ０と差分ｆ１を算出し、ｆ１を下位ｎビットが「０」になるように変換し、量子化差分値ｆ１’とする。そして、出力データＯ１＝ｆ０＋ｆ１’、Ｏ２＝ｆ０−ｆ１’を算出する。これらの処理については特開２０００−３４７６１６に開示されているので、これ以上の詳しい説明は省略する。
【００４２】
更に、特開２０００−３４７６１６は、所定のサブフィールドのアドレス期間を圧縮することにより生じた空き時間の利用について開示しており、本発明でもこの方法が適用できる。以下、この方法について簡単に説明する。図２４は、空き時間を各サブフィールドのサスティン期間に分配する方法を説明する図である。図２４の（Ａ）は、表示率が２０％以上である圧縮無しのフィールドを示す図であり、フィールドは４個のサブフィールドＳＦ１−ＳＦ４から構成され、各サブフィールドはリセット期間とアドレス期間とサスティン期間を有し、ＳＦ１−ＳＦ４のリセット期間とアドレス期間は同じ長さであり、サスティン期間はＳＦ４がもっとも短く、ＳＦ３，ＳＦ２，ＳＦ１の順に大きくなる。なお、図５の構成とはサブフィールドの配列順が逆であるが、特に違いはない。
【００４３】
圧縮有りのフィールドではＳＦ１とＳＦ２でデータ圧縮（同時アドレス処理）を行うことにより、図２４の（Ｂ）に示すように、ＳＦ４とＳＦ３のアドレス期間を半分に短縮する。これにより空き時間を生じる。この空き時間を、図２４の（Ｃ）に示すように、ＳＦ１−ＳＦ４の輝度比（サスティン期間の長さ比）に従って、ＳＦ１−ＳＦ４のサスティン期間に分配して各サブフィールドのサスティン期間の長さを増加させる。
【００４４】
図２５と図２６は、データ圧縮の例を示す図である。図２５の（Ａ）は、圧縮無しのフィールドを示し、図２５の（Ｂ），（Ｃ）及び図２６の（Ａ），（Ｂ）は圧縮した時のサブフィールド構成を示す。図２５の（Ｂ）は、ＳＦ４のアドレス期間を半分にして、空き時間をＳＦ１−ＳＦ４に分配した例を示す。図２５の（Ｃ）は、ＳＦ４とＳＦ３のアドレス期間を半分にして、空き時間をＳＦ１−ＳＦ４に分配した例を示す。図２６の（Ａ）は、ＳＦ３とＳＦ２のアドレス期間を半分にして、空き時間をＳＦ１−ＳＦ４に分配した例を示す。図２６の（Ｂ）は、ＳＦ４とＳＦ３のアドレス期間を半分にして、空き時間を利用してＳＦ４と同じ構成のサブフィールドＳＦ５を新たに設けた例を示す。この場合は、表現できる階調数を増加できる。
【００４５】
図２７は、図２５の（Ｂ），（Ｃ）及び図２６の（Ａ）に示したような構成にした場合の輝度向上の効果を説明する図であり、アドレス期間とサスティン期間の変化を示す図である。参照符号Ａは図２５の（Ａ）のデータ圧縮無しの場合に対応し、ＳＦ１−ＳＦ４は同じアドレス期間の長さである。Ｂは図２５の（Ｂ）の場合に対応し、ＳＦ４のアドレス期間が半分になり、その分サスティン期間の長さが増加している。Ｃは図２５の（Ｃ）の場合に対応し、ＳＦ４とＳＦ３のアドレス期間が半分になり、その分サスティン期間の長さが増加している。ＤはＳＦ４−ＳＦ２のアドレス期間が半分になり、その分サスティン期間の長さが増加している。このように、アドレス期間を短縮するサブフィールドの個数が増加するに従って、増加するサスティン期間の長さも長くなる。
【００４６】
図２８は、参照符号ＡとＢは図２７と同様にサスティン期間の長さを長くするが、ＣではＳＦ４とＳＦ３のアドレス期間を半分にし、生じた空き時間の一部を利用して５番目のサブフィールドＳＦ５を新たに設け、残りの空き時間はサスティン期間の長さを増加させるのに使用する。ＤではＳＦ４−ＳＦ２のアドレス期間を半分にし、生じた空き時間の一部を利用して５番目と６番目のサブフィールドＳＦ５，ＳＦ６を新たに設け、残りの空き時間はサスティン期間の長さを増加させるのに使用する。このように、図２８ではサスティン期間の長さを増加し、更にデータ圧縮するサブフィールド数を増加させた時には階調数を増加する。
【００４７】
図２９は、本発明の第２実施例のＰＤＰ装置の構成を示す図である。図１１と比較して明らかなように、第２実施例のＰＤＰ装置は、パネル温度検出回路４７が設けられている点が第１実施例と異なる。本発明を適用して輝度を向上した場合、プラズマディスプレイパネル１０の温度が局部的に上昇してパネル表面が破損する可能性がある。これを防止するため、第２実施例のＰＤＰ装置では、パネル温度検出回路４７がプラズマディスプレイパネル１０の表面温度を監視し、パネル表面の温度が一定以上上昇したことを検出した時には、検出信号をデータ圧縮制御／駆動信号制御回路２１Ｂに通知する。データ圧縮制御／駆動信号制御回路２１Ｂは、検出信号を受信したら、出力選択回路４が出力Ａを選択し、入力選択回路４５が入力Ａを選択するように制御する信号を出力する。そして、全フィールドのサブフィールドに対して図４に示した駆動波形で駆動するように制御する。すなわち、本発明を適用せずに従来通りの駆動を行う。
【００４８】
図３０は、本発明の第３実施例のＰＤＰ装置の構成を示す図である。図２９と比較して明らかなように、第３実施例のＰＤＰ装置は、動き検出回路４８が設けられている点が第２実施例と異なる。本発明を適用して輝度を向上する場合、データ圧縮された画像は、図８に示すように所定のサブフィールドが隣接２ライン毎のインターレース表示される。このため、動きの激しい画像では表示がギクシャクする可能性がある。これを回避するため、第３実施例のＰＤＰ装置では、動き検出回路４８が動きのある画像であるか監視し、一定以上の激しい動きを検出したら検出信号をデータ圧縮制御／駆動信号制御回路２１Ｃに通知する。データ圧縮制御／駆動信号制御回路２１Ｃは、検出信号を受信したら、出力選択回路４が出力Ａを選択し、入力選択回路４５が入力Ａを選択するように制御する信号を出力する。そして、全フィールドのサブフィールドに対して図４に示した駆動波形で駆動するように制御する。すなわち、本発明を適用せずに従来通りの駆動を行う。
【００４９】
以上、ＡＬＩＳ方式のＰＤＰ装置を例として本発明の実施利を説明したが、本発明は通常のＰＤＰ装置にも適用可能である。また、各種の変形例が可能であり、例えば、２ライン毎のインターレース表示でなくｎ本毎のインターレース表示も可能であり、データ圧縮する場合には、すべてのサブフィールドを複数ライン毎のインターレース表示にしてもよい。
【００５０】
【発明の効果】
以上説明したように、本発明によれば、インターレース表示方式のプラズマディスプレイ装置のピーク輝度を向上させることができ、更に階調表示も向上できる。
【図面の簡単な説明】
【図１】インターレース方式の表示ラインを示す図である。
【図２】従来のＡＬＩＳ方式のプラズマディスプレイ装置（ＰＤＰ装置）の概略構成を示すブロック図である。
【図３】ＡＬＩＳ方式のＰＤＰ装置の走査順を示す図である。
【図４】ＡＬＩＳ方式のＰＤＰ装置の駆動波形の例を示す図である。
【図５】同時アドレス技術を説明する図である。
【図６】ＡＬＩＳ方式でデータ圧縮する画素を示す図である。
【図７】ＡＬＩＳ方式でデータ圧縮した画像の例を示す図である。
【図８】本発明における圧縮時の表示ラインを示す図である。
【図９】本発明による画像を示す図である。
【図１０】本発明による画像を示す図である。
【図１１】本発明の第１実施例のＰＤＰ装置の概略構成を示すブロック図である。
【図１２】第１実施例のプラズマディスプレイパネルのセル構造を示すブロック図である。
【図１３】第１実施例のプラズマディスプレイパネルの隔壁パターンを示す平面図である。
【図１４】駆動補償回路の構成例を示す図である。
【図１５】駆動補償回路の別の構成例を示す図である。
【図１６】第１実施例の駆動制御処理を示すフローチャートである。
【図１７】第１実施例の非圧縮サブフィールドにおける走査順を示す図である。
【図１８】第１実施例の非圧縮サブフィールドにおける駆動波形を示す図である。
【図１９】第１実施例の圧縮サブフィールドにおける走査順を示す図である。
【図２０】第１実施例の圧縮サブフィールドにおける駆動波形を示す図である。
【図２１】第１実施例のデータ圧縮処理回路例の構成を示すブロック図である。
【図２２】第１実施例におけるデータ圧縮処理の別の例を説明する図である。
【図２３】第１実施例の別のデータ圧縮処理回路別の例のハードウエア構成を示すブロック図である。
【図２４】第１実施例における空き時間のサスティン期間への分配を説明する図である。
【図２５】第１実施例における空き時間のサスティン期間への分配例を示す図である。
【図２６】第１実施例における空き時間のサスティン期間への分配例を示す図である。
【図２７】第１実施例におけるデータ圧縮による輝度向上を説明する図である。
【図２８】第１実施例におけるデータ圧縮による輝度向上及び階調表現の向上を説明する図である。
【図２９】本発明の第２実施例のＰＤＰ装置の概略構成を示すブロック図である。
【図３０】本発明の第３実施例のＰＤＰ装置の概略構成を示すブロック図である。
【符号の説明】
１０…プラズマディスプレイパネル
２１Ａ，２１Ｂ，１Ｃ…データ圧縮制御・駆動信号制御回路
２２…アドレスドライバ
２３…スキャン回路
２４…奇数Ｙサスティン回路
２５…偶数Ｙサスティン回路
２６…奇数Ｘサスティン回路
２７…偶数Ｘサスティン回路
３０…駆動補償回路
４２…Ｉ−Ｐ変換回路
４３…データ圧縮回路
４４…Ｐ−Ｉ変換回路

Claims (2)

1. 複数の表示電極対が、表示ライン毎に面放電のための電極対を構成し、隣接する２表示ラインの表示に１本の電極を共用するように配列され、前記電極対と交差して表示セルを構成するように複数のアドレス電極が配列され、各表示セルを分離する格子状の隔壁を備えるプラズマディスプレイ装置であって、
   入力画像信号の平均輝度を検出する平均輝度検出回路と、
   奇数フィールドと偶数フィールドから構成される１表示ライン飛び越しのインターレース入力画像信号をプログレッシブ画像信号に変換した後、該プログレッシブ画像信号を、隣接する２表示ライン毎にグループ分けし、所定のサブフィールドにおける各グループにおいて２表示ラインの表示データが同一になるように変換して圧縮データを生成するデータ圧縮回路と、
   前記圧縮データを前記グループ毎に交互に第１フィールドと第２フィールドに並び換えて２表示ライン飛び越しのインターレースを行う表示画像信号を生成するＰ−Ｉ変換回路と、
   アドレス期間において、前記表示画像信号に応じて点灯画素を選択し、前記平均輝度検出回路の検出結果に応じて、前記所定のサブフィールドにおいては各グループの表示ラインを２表示ライン同時に選択し、前記所定のサブフィールド以外のサブフィールドにおいては１表示ライン毎に選択し、選択した画素が放電するように駆動する、アドレス駆動回路を含む駆動回路とを備えることを特徴とするプラズマディスプレイ装置。
2. 請求項１に記載のプラズマディスプレイ装置であって、
   前記平均輝度検出回路の検出結果が所定値以下の場合には、前記入力画像信号は前記データ圧縮回路及び前記Ｐ−Ｉ変換回路を介して前記アドレス駆動回路に供給されると共に、前記駆動回路において前記所定のサブフィールドで２表示ライン同時に表示ラインが選択され、
   前記検出結果が所定値より大きい場合には、前記入力画像信号は前記データ圧縮回路及び前記Ｐ−Ｉ変換回路を介することなく前記アドレス駆動回路に供給され、前記駆動回路において全てのサブフィールドで１表示ライン毎に表示ラインが選択されることを特徴とするプラズマディスプレイ装置。

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