KR101128686B1 - 인버젼 제어 회로 - Google Patents

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Abstract

본 발명은 라인 인버젼 기능을 가진 Display Driver IC 내부의 인버젼 제어회로에 관한 것으로 특히, LCD 패널을 구동하기 위한 소스 드라이버 칩 내부에 구현되는 인버젼 제어회로에 관한 것이다.
본 발명의 인버젼 제어회로는, 영상 표시를 위한 수평동기 신호(hsync)를 입력받아 2 분주된(frequency divided) 신호를 출력하기 위한 수평동기 분주기(frequency divider); 영상 표시를 위한 수직동기 신호(vsync)를 입력받아 2 분주된 신호를 출력하기 위한 수직동기 분주기; 및 상기 수평동기 분주기의 출력 신호 및 상기 수직동기 분주기의 출력 신호을 입력받아 XOR 연산값을 출력하기 위한 XOR 연산기를 포함한다.
상기와 같은 구성의 라인 인버젼 회로를 실시함에 의해, 간단한 구조로 정확한 라인 인버젼을 수행할 수 있는 효과, 특히 한 화면 프레임의 스캔라인 개수가 짝수인 경우에도 프레임에 따라 교번되는 라인 인버젼을 수행할 수 있는 효과가 있다.
인버젼, 수직동기, 수평동기, 소스 드라이버, DDI

Description

인버젼 제어 회로{INVERSION CONTROL CIRCUIT}
도 1은 종래기술에 의한 라인 인버젼 제어 회로를 도시한 회로도,
도 2는 도 1의 라인 인버젼 제어 회로가 생성하는 인버젼 제어 신호를 도시한 타이밍도,
도 3은 본 발명 제1 실시예에 따른 라인 인버젼 제어 회로를 도시한 회로도,
도 4는 도 3의 라인 인버젼 제어 회로가 생성하는 인버젼 제어 신호를 도시한 타이밍도,
도 5는 본 발명 제2 실시예에 따른 라인 인버젼 제어 회로를 도시한 회로도,
도 6은 도 5의 라인 인버젼 제어 회로가 생성하는 인버젼 제어 신호를 도시한 타이밍도,
도 7은 본 발명 제3 실시예에 따른 라인 인버젼 제어 회로를 도시한 회로도,
도 8은 도 7의 라인 인버젼 제어 회로가 생성하는 인버젼 제어 신호를 도시한 타이밍도.
본 발명은 라인 인버젼 기능을 가진 DDI(Display Driver IC) 내부의 인버젼 제어회로에 관한 것으로 특히, LCD 패널을 구동하기 위한 소스 드라이버 칩 내부에 구현되는 인버젼 제어회로에 관한 것이다.
액정 디스플레이 패널의 경우 양단에 전압을 가하여 그 절대값에 대응하는 색조를 표시하게 되는데, 액정 물질의 피로를 줄이기 위해 패널 양단에 가하는 전압의 극성을 교번하는 것이 바람직하다. 이를 위해 각 스캔라인 별로 디스플레이 패널에 가하는 전압의 극성을 교번하는 라인 인버젼 방식의 DDI 소자가 실시되고 있으며, 이러한 DDI 소자 내에서는 각 스캔라인에 대하여 패널 인가 전압의 극성을 표시하는 라인 인버젼 제어 신호를 생성한다. 상기 라인 인버젼 제어 신호가 하이일 때는 패널에 +극성의 전압을 인가하고, 상기 라인 인버젼 제어신호가 로우일 때는 패널에 -극성의 전압을 인가하는 방식으로 라인 인버젼이 수행된다.
도시한 바와 같이 라인 인버젼 제어 신호의 주파수는 수평동기신호 주파수의 1/2이 된다. 따라서, 도 1에 도시한 바와 같은 단순히 수평동기 신호(hsync)에 대한 2 분주기(frequency divider)로서 라인 인버젼 제어 신호에 대한 생성 회로를 구현할 수 있다. 그런데, 한 화면(frame)에 대한 투사를 하는 동안 발생되는 수평동기신호의 개수가 짝수일 때, 상기와 같은 단순한 라인 인버젼 제어 회로를 사용하는 경우에는, 도 2에 도시한 바와 같이 짝수번째 스캔라인은 항상 + 극성 전 압이 인가되고, 홀수번째 스캔라인은 항상 - 극성 전압이 인가되는 식의 문제점이 발생한다.
따라서, 한 프레임의 스캔라인의 개수가 짝수일 때는, 프레임 자체의 짝수번째/홀수번째 여부를 판단하여, 짝수번째 프레임인 경우 상기 도 1의 분주기가 생성한 라인 인버젼 제어 신호를 그대로 사용하고, 홀수번째 프레임인 경우 상기 라인 인버젼 제어 신호를 반전하여 사용하는 방식이 필요하다.
그런데, 상기와 같은 방식을 실제 회로로 구현하면 회로의 구조가 복잡해지며, 복잡해진 구조에 따라 타이밍 미스매치의 확률도 높아지는 문제점이 발생한다.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로서, 한 화면 프레임의 스캔라인 개수가 짝수인 경우에도 정확한 라인 인버젼을 수행할 수 있는 인버젼 제어회로를 제공하는데 그 목적이 있다.
또한, 본 발명은 보다 간단한 구조를 가진 인버젼 제어회로를 제공하는데 다른 목적이 있다.
또한, 본 발명은 수평동기 신호 및 수직동기 신호에 약간의 미스매치가 존재하더라도 정상적인 라인 인버젼 동작을 보장할 수 있는 인버젼 제어회로를 제공하는데 또 다른 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 인버젼 제어회로는, 영상 표시를 위한 수평동기 신호(hsync)를 입력받아 2 분주된(frequency divided) 신호를 출력하 기 위한 수평동기 분주기(frequency divider); 영상 표시를 위한 수직동기 신호(vsync)를 입력받아 2 분주된 신호를 출력하기 위한 수직동기 분주기; 및 상기 수평동기 분주기의 출력 신호 및 상기 수직동기 분주기의 출력 신호을 입력받아 XOR 연산값을 출력하기 위한 XOR 연산기를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
(실시예 1)
도 3에 도시한 바와 같은 본 실시예의 인버젼 제어회로는, 영상 표시를 위한 수평동기 신호(hsync)를 입력받아 2 분주된 신호(h_hsync)를 출력하기 위한 수평동기 분주기(120); 영상 표시를 위한 수직동기 신호(vsync)를 입력받아 2 분주된 신호(h_vsync)를 출력하기 위한 수직동기 분주기(140); 및 상기 수평동기 분주기(120)의 출력 신호 및 상기 수직동기 분주기(140)의 출력 신호을 입력받아 XOR 연 산하여 라인 인버젼 제어 신호를 출력하기 위한 XOR 연산기(160)를 포함한다.
본 실시예에서는 2 분주기로서 출력신호가 반전되어 입력신호로 피드백 되는 D플립플롭을 사용할 수 있다. 이에 따라, 도시한 수평동기 분주기(120)는 수평동기 신호(hsync)를 클럭으로서 입력받아 수평동기 2 분주 신호(h_hsync)를 출력하는 D플립플롭(DF12); 및 상기 D플립플롭(DF12)의 출력단 신호를 반전하여 상기 D플립플롭(DF12)의 입력단으로 인가하는 반전기(IN12)를 포함한다. 마찬가지로, 수직동기 분주기(140)는 수직동기 신호(vsync)를 클럭으로서 입력받아 수직동기 2 분주 신호(h_vsync)를 출력하는 D플립플롭(DF11); 및 상기 D플립플롭의 출력단 신호를 반전하여 상기 D플립플롭의 입력단으로 인가하는 반전기(IN11)를 포함한다.
XOR 연산기(160)는 2개의 반전기와 3개의 낸드게이트로 구현할 수 있다. 이에 따라, 도시한 XOR 연산기(160)는 수평동기 2 분주 신호(h_hsync) 및 수직동기 2 분주 신호의 반전 신호를 입력받는 제1 낸드게이트(NAN11); 수평동기 2 분주 신호(h_hsync)의 반전 신호 및 수직동기 2 분주 신호(h_vsync)를 입력받는 제2 낸드게이트(NAN12); 상기 제1 낸드게이트 (NAN11)의 출력 신호 및 상기 제2 낸드게이트 (NAN12)의 출력 신호를 입력받아 라인 인버젼 제어 신호를 출력하는 제3 낸드게이트(NAN13); 상기 수직동기 2 분주 신호(h_vsync)를 반전하기 위한 제1 반전기(IN11); 및 상기 수평동기 2 분주 신호(h_hsync)를 반전하기 위한 제2 반전기(IN12)를 포함한다. 여기서 2개의 반전기(IN11, IN12)는 XOR 연산기(160)의 구성요소 및 수평동기/수직동기 분주기(120, 240)의 구성요소의 역할을 겸하고 있음을 알 수 있다.
도 4는 본 실시예에 의한 인버젼 제어 회로에 입력되는 수평동기 신호(hsync) 및 수직동기 신호(vsync)와, 상기 인버젼 제어 회로에서 생성되는 수평동기 2 분주 신호(h_hsync), 수직동기 2 분주 신호(h_vsync) 및 라인 인버젼 제어 신호(rev)의 파형을 도시하고 있다.
상기 도면은 하나의 프레임에 짝수개의 스캔라인이 존재하는 경우에도(도면에서는 14개로 단순화함), 본 실시예에 따라 라인 인버젼이 수행됨을 보여주기 위한 것이다. 도시한 바와 같이, 라인 인버젼 제어 신호는, 수직동기 2 분주 신호(h_vsync)가 하이 상태인 구간에서는, 최초 입력되는 수평동기 신호(hsync)에 맞추어 하이 상태로 발진하고, 수직동기 2 분주 신호(h_vsync)가 로우 상태인 구간에서는, 최초 입력되는 수평동기 신호(hsync)에 맞추어 로우 상태가 되어 발진한다. 한편, 짝수번째 프레임이 투사되는 동안에는 수직동기 2 분주 신호(h_vsync)는 하이이며, 홀수번째 프레임이 투사되는 동안에는 수직동기 2 분주 신호(h_vsync)는 로우이다. 따라서, 각 스캔라인은 짝수번째 프레임에서 투사 전압 인가 극성과, 홀수번째 프레임에서 투사 전압 인가 극성이 서로 달라지게 되어, 정확한 라인 인버젼이 수행된다.
그런데, 본 실시예의 경우 수직동기 신호(vsync)와 수평동기 신호(hsync)의 불일치의 정도에 따라, 수직동기 신호가 인에이블된 직후, 해당 프레임에 대한 라인 스캔이 시작되기 직전의 짧은 기간 동안 라인 인버젼 제어 신호 상에 단펄스(SPS: 개시점 기생 단펄스)가 발생된다. 또한, 수직동기 신호의 인에이블에 따른 해당 프레임의 투사 구간의 완료시점에도 다른 기생 단펄스(SPE: 종료점 기생 단펄 스)가 발생된다. 상기 단펄스가 존재하는 시점에서는 라인 스캔이 수행되지 않으므로, 디스플레이 동작에는 영향을 주지 않지만, 이와 같은 불필요한 기생 펄스의 존재는 제어 회로의 타이밍 조절에 예상치 못한 영향을 끼칠 수 있는 우려가 된다. 특히, 개시점 기생 단펄스(SPS)의 경우 라인 인버젼 극성을 바꿀 수 있는 위험이 있는 바, 하기의 제2 실시예에서는 상기 개시점 기생 단펄스(SPS)를 제거할 수 있는 라인 인버젼 제어 회로를 제안한다.
(실시예 2)
도 5에 도시한 바와 같은 본 실시예의 인버젼 제어회로는, 영상 표시를 위한 수직동기 신호(vsync)를 입력받아 2 분주된 수직동기 2 분주 신호(h_vsync)를 출력하기 위한 수직동기 분주기(240); 상기 수직동기 2 분주 신호가 하이상태인 동안, 수평동기 신호(hsync)를 입력받아 2 분주된 신호를 출력하기 위한 제1 수평동기 분주기(220); 상기 수직동기 2 분주 신호(h_vsync)가 로우상태인 동안, 수평동기 신호(hsync)를 입력받아 2 분주된 신호를 출력하기 위한 제2 수평동기 분주기(230); 상기 제1 수평동기 분주기(220)의 출력 신호 및 상기 제2 수평동기 분주기(230)의 출력 신호를 입력받아 수평동기 2 분주 신호를 출력하기 위한 낸드게이트(NAN20); 및 상기 낸드게이트(NAN20)의 출력 신호 및 상기 수직동기 분주기(240)의 출력 신호를 XOR 연산하여 라인 인버젼 제어 신호를 출력하기 위한 XOR 연산기(260)를 포함한다.
본 실시예에서는 2 분주기(frequency divider)로서 출력신호가 반전되어 입 력신호로 피드백 되는 D플립플롭을 사용할 수 있다. 이에 따라, 도시한 수직동기 분주기(240)는 수직동기 신호(vsync)를 클럭으로서 입력받아 수직동기 2 분주 신호(h_vsync)를 출력하는 D플립플롭(DF21); 및 상기 D플립플롭(DF21)의 출력단 신호를 반전하여 상기 D플립플롭(DF21)의 입력단으로 인가하는 반전기(IN21)를 포함한다.
마찬가지로, 제1 수평동기 분주기(220)는 수평동기 신호(hsync)를 클럭으로서 입력받아 제1 수평동기 2 분주 신호(P1)를 출력하는 제1 D플립플롭(DF22); 및 상기 제1 D플립플롭(DF22)의 출력단 신호를 반전하여 상기 제1 D플립플롭(DF22)의 입력단으로 인가하는 제1 반전기(IN22)를 포함하며, 제2 수평동기 분주기(230)는 수평동기 신호(hsync)를 클럭으로서 입력받아 제2 수평동기 2 분주 신호를 출력하는 제2 D플립플롭(DF23); 및 상기 제2 D플립플롭(DF23)의 출력단 신호를 반전하여 상기 제2 D플립플롭(DF23)의 입력단으로 인가하는 제2 반전기(IN23)를 포함한다. 상기 제1 D플립플롭(DF22)으로는 수직동기 2 분주 신호(h_vsync)가 리셋 신호로서 입력되며, 상기 제2 D플립플롭(DF23)으로는 수직동기 2 분주 신호(h_vsync)의 반전 신호가 리셋 신호로서 입력된다.
상기 제1 수평동기 분주기(220)의 출력 신호는 수직동기 2 분주 신호(h_vsync)가 로우인 구간에서는 리셋되어 로우값을 유지하고, 하이인 구간에서는 수평동기 신호를 2 분주한 신호(P1)를 출력하며, 상기 제2 수평동기 분주기(230)의 출력 신호는 수직동기 2 분주 신호(h_vsync)가 하이인 구간에서는 리셋되어 로우값을 유지하고, 로우인 구간에서는 수평동기 신호를 2 분주한 신호(P2)를 출력한다. 도시한 낸드게이트(NAN20)는 상기 제1/제2 수평동기 분주기 출력 신호의 반전 신호를 입력받아 낸드 연산을 수행하므로, 그 출력값(P12)은, 수직동기 2 분주 신호(h_vsync)의 트랜지션 직후 입력되는 수평동기신호에 따라 하이로 천이되는 일종의 초기화 값을 가지게 된다.
XOR 연산기(260)는 2개의 반전기(IN20, IN21)와 3개의 낸드게이트(NAN21 ~ 23)로 구현할 수 있다. 이에 따라, 도시한 XOR 연산기(260)는 상기 낸드게이트(NAN20)의 출력 신호(P12) 및 수직동기 2 분주 신호(h_vsync)의 반전 신호를 입력받는 제1 낸드게이트(NAN21); 상기 낸드게이트(NAN20)의 출력 신호(P12)의 반전 신호 및 수직동기 2 분주 신호(h_vsync)를 입력받는 제2 낸드게이트(NAN22); 상기 제1 낸드게이트(NAN21)의 출력 신호 및 상기 제2 낸드게이트(NAN22)의 출력 신호를 입력받아 라인 인버젼 제어 신호(rev)를 출력하는 제3 낸드게이트(NAN23); 상기 상기 낸드게이트(NAN20)의 출력 신호(P12)를 반전하기 위한 제1 반전기(IN20); 및 상기 수직동기 2 분주 신호(h_vsync)를 반전하기 위한 제2 반전기(IN21)를 포함한다. 도면에서 알 수 있는 바와 같이 상기 제2 반전기(IN21)는 수직동기 분주기(240)의 구성요소으로서 기능도 수행한다.
도 6는 본 실시예에 의한 인버젼 제어회로에 입력되는 수평동기신호 및 수직동기신호와, 상기 인버젼 제어회로에서 생성되는 수평동기 2 분주 신호, 수직동기 2 분주 신호(h_vsync) 및 라인 인버젼 제어신호 등의 파형을 도시하고 있다.
상기 도면은 하나의 프레임에 짝수개의 스캔라인이 존재하는 경우에도(도면에서는 4개로 단순화함), 본 실시예에 따라 라인 인버젼이 수행됨을 보여주기 위한 것이다. 도시한 바와 같이, P1 신호는 수직동기 2 분주 신호(h_vsync)가 하이 상태인 구간에서는, 최초 입력되는 수평동기 신호(hsync)에 맞추어 하이의 초기 상태로 발진하고, 수직동기 2 분주 신호(h_vsync)가 로우 상태인 구간에서는 로우 상태가 된다. 반면, P2 신호는 수직동기 2 분주 신호(h_vsync)가 로우 상태인 구간에서는, 최초 입력되는 수평동기 신호(hsync)에 맞추어 하이의 초기 상태가 되어 발진하고, 수직동기 2 분주 신호(h_vsync)가 하이 상태인 구간에서는 로우 상태가 된다.
상기 P1 신호와 P2 신호를 앤드 연산한 결과값인 P12 신호는, 수평동기 신호를 2 분주한 신호와 거의 동일하며, 다만, 수직동기 2 분주 신호(h_vsync)의 천이 시점후 최초의 수평동기신호가 입력될 때까지 로우값을 가지게 되는 것에 차이가 있다.
상기 P12 노드 신호와 수직동기 2 분주 신호(h_vsync)의 XOR 연산 결과값인 라인 인버젼 제어 신호는, 수직동기 2 분주 신호(h_vsync)가 하이 상태인 구간에서는, 최초 입력되는 수평동기 신호(hsync)에 맞추어 하이 상태로 발진하고, 수직동기 2 분주 신호(h_vsync)가 로우 상태인 구간에서는, 최초 입력되는 수평동기 신호(hsync)에 맞추어 로우 상태가 되어 발진한다. 한편, 짝수번째 프레임이 투사되는 동안에는 수직동기 2 분주 신호(h_vsync)는 하이이며, 홀수번째 프레임이 투사되는 동안에는 수직동기 2 분주 신호(h_vsync)는 로우이다. 따라서, 각 스캔라인은 짝수번째 프레임에서 투사 전압 인가 극성과, 홀수번째 프레임에서 투사 전압 인가 극성이 서로 달라지게 되어, 정확한 라인 인버젼이 수행된다.
또한, 본 실시예의 인버젼 제어 신호가 생성하는 라인 인버젼 제어 신호는, 수직동기 2 분주 신호(h_vsync)의 천이 시점후 최초의 수평동기 2 분주 신호(h_hsync)가 입력될 때까지는 라인 인버젼 제어 신호에 트랜지션이 없다는 점이 상기 제1 실시예의 경우와 구별된다. 즉, 도 4에 나타난 개시점 기생 단펄스(SPS)가 도 6에서는 제거되었음을 알 수 있다. 따라서, 수평동기 2 분주 신호(h_hsync)가 발생되지 않는 구간에서의 라인 인버젼 제어 신호의 트랜지션으로 인한, 제어 회로의 타이밍 조절에 예상치 못한 영향을 끼칠 수 있는 우려가 제거된다.
( 실시예 3)
도 6에 도시한 상기 제2 실시예의 인버젼 제어 회로가 생성하는 인버젼 제어 신호에는 여전히 종료점 기생 단펄스(SPE)가 존재한다. 인버젼의 극성에 심각한 영향을 줄 수 있는 개시점 기생 단펄스(SPS)와는 달리 종료점 기생 단펄스(SPE)는 그 자체로는 인버젼에 심각한 영향을 끼칠 가능성은 낮다. 그러나, 인버젼 제어 회로와 관련한 수직동기신호, 수평동기신호, 수직동기 2 분주 신호, 수평동기 2 분주 신호, 인버젼 제어 신호가 외부 요인에 의해 부정합이 발생할 수 있고, 이 경우 상기 종료점 기생 단펄스(SPE)가 라인 인버젼 제어에 예상치 못한 악영향을 끼칠 수 있다. 본 실시예에서는 종료점 기생 단펄스(SPE)도 방지하는 라인 인버젼 회로를 제안한다.
도 7에 도시한 바와 같은 본 실시예의 인버젼 제어회로는, 영상 표시를 위한 수직동기 신호(vsync)를 입력받아 2 분주된 수직동기 2 분주 신호(h_vsync)를 출력하기 위한 수직동기 분주기(340); 상기 수직동기 2 분주 신호(h_vsync)의 트 랜지션을, 해당 트랜지션 시점후 최초의 수평동기 신호(hsync)의 인에이블 시점으로 늦춘 신호인 수직동기 2 분주 조정 신호(h_vsync_syn)를 출력하기 위한 2 분주 신호 조정기(DF34); 상기 수직동기 2 분주 조정 신호(h_vsync_syn)가 하이 상태인 동안, 수평동기 신호(hsync)를 입력받아 2 분주된 신호(P1)를 출력하기 위한 제1 수평동기 분주기(320); 상기 수직동기 2 분주 조정 신호(h_vsync_syn)가 로우상태인 동안, 수평동기 신호(hsync)를 입력받아 2 분주된 신호(P2)를 출력하기 위한 제2 수평동기 분주기(330); 상기 제1 수평동기 분주기(320)의 출력 신호(P1) 및 상기 제2 수평동기 분주기(330)의 출력 신호(P2)를 입력받아 수평동기 2 분주 신호(P12)를 출력하기 위한 낸드게이트(NAN30); 및 상기 낸드게이트(NAN30)의 출력 신호(P12) 및 상기 2 분주 신호 조정기(DF34)의 출력 신호(h_vsync_syn)를 입력받아 라인 인버젼 제어 신호(rev)를 출력하기 위한 XOR 연산기(360)를 포함한다.
상기 제2 실시예와 비교할 때, 상기 2 분주 신호 조정기(DF34)가 추가된 점이 상이점인데, 상기 추가된 구성에 따라 상기 제1 수평동기 분주기(320) 및 제2 수평동기 분주기(330)가 동작을 개시하는 기준 시점이, 해당 프레임에 대한 수직동기 신호(vsync)의 인에이블 시점후 최초로 입력되는 수평동기 신호(hsync)의 인에이블 시점으로 늦춰주는 효과와, 발생한 종료점 기생 단펄스(SPE)의 하이 구간을 다음 프레임의 최초 인버젼 신호(rev)의 하이 인에이블 시점까지 연장시켜, 종료점 기생 단펄스(SPE)를 제거한 것과 같은 효과를 가져온다. 이에 따라, 본 실시예의 라인 인버젼 회로가 생성하는 인버젼 제어 신호(rev)에는 종료점 기생 단펄스(SPE) 및 개시점 기생 단펄스(SPS)가 존재하지 않게 되어, 한 프레임 구간에 발생하는 인 버젼 신호(rev) 펄스의 개수를 정확하게 유지함으로써, 예상치 못한 오동작의 가능성을 제거한다.
상기 종료점 기생 단펄스(SPE)를 제거하기 위한 2 분주 신호 조정기의 구성을 제외하고 본 실시예의 구성 및 작용은 상기 제2 실시예와 유사하므로 설명을 생략한다.
본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
본 발명에 따른 라인 인버젼 회로를 실시함에 의해, 간단한 구조로 정확한 라인 인버젼을 수행할 수 있는 효과가 있다. 특히, 한 화면 프레임의 스캔라인 개수가 짝수인 경우에도 프레임에 따라 교번되는 라인 인버젼을 수행할 수 있는 효과가 있다.
또한, 수평동기 신호 및 수직동기 신호에 미스매치가 존재하더라도, 한 프레임에 정확한 개수의 인버젼 신호 펄스를 보장할 수 있는 효과도 있다.

Claims (9)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 영상 표시를 위한 수직동기 신호를 입력받아 2 분주된 수직동기 2 분주 신호를 출력하기 위한 수직동기 분주기;
    상기 수직동기 2 분주 신호가 하이 상태인 동안, 수평동기 신호를 입력받아 2 분주된 신호를 출력하기 위한 제1 수평동기 분주기;
    상기 수직동기 2 분주 신호가 로우상태인 동안, 수평동기 신호를 입력받아 2 분주된 신호를 출력하기 위한 제2 수평동기 분주기;
    상기 제1 수평동기 분주기의 출력 신호 및 상기 제2 수평동기 분주기의 출력 신호를 입력받아 수평동기 2 분주 신호를 출력하기 위한 낸드게이트; 및
    상기 낸드게이트의 출력 신호 및 상기 수직동기 분주기의 출력 신호를 입력받아 라인 인버젼 제어 신호를 출력하기 위한 XOR 연산기
    를 포함하는 인버젼 제어 회로.
  5. 제4항에 있어서, 상기 수직동기 분주기는,
    수직동기 신호를 클럭으로서 입력받아 수직동기 2 분주 신호를 출력하는 D플립플롭; 및
    상기 D플립플롭의 출력단 신호를 반전하여 상기 D플립플롭의 입력단으로 인가하는 반전기
    를 포함하는 인버젼 제어 회로.
  6. 제4항에 있어서, 상기 제1 수평동기 분주기 및 제2 수평동기 분주기는,
    수평동기 신호를 클럭으로서 입력받아 2 분주한 신호를 출력하는 D플립플롭; 및
    상기 D플립플롭의 출력단 신호를 반전하여 상기 D플립플롭의 입력단으로 인가하는 반전기
    를 포함하는 인버젼 제어 회로.
  7. 영상 표시를 위한 수직동기 신호를 입력받아 2 분주된 수직동기 2 분주 신호를 출력하기 위한 수직동기 분주기;
    상기 수직동기 2 분주 신호의 트랜지션을, 해당 트랜지션 시점후 최초의 수평동기 신호의 인에이블 시점으로 늦춘 신호인 수직동기 2 분주 조정 신호를 출력하기 위한 2 분주 신호 조정기;
    상기 수직동기 2 분주 조정 신호가 하이 상태인 동안, 수평동기 신호를 입력받아 2 분주된 신호를 출력하기 위한 제1 수평동기 분주기;
    상기 수직동기 2 분주 조정 신호가 로우상태인 동안, 수평동기 신호를 입력받아 2 분주된 신호를 출력하기 위한 제2 수평동기 분주기;
    상기 제1 수평동기 분주기의 출력 신호 및 상기 제2 수평동기 분주기의 출력 신호를 입력받아 수평동기 2 분주 신호를 출력하기 위한 낸드게이트; 및
    상기 낸드게이트의 출력 신호 및 상기 2 분주 신호 조정기의 출력 신호를 입력받아 라인 인버젼 제어 신호를 출력하기 위한 XOR 연산기
    를 포함하는 인버젼 제어 회로.
  8. 제7항에 있어서, 상기 수직동기 분주기는,
    수직동기 신호를 클럭으로서 입력받아 수직동기 2 분주 신호를 출력하는 D플립플롭; 및
    상기 D플립플롭의 출력단 신호를 반전하여 상기 D플립플롭의 입력단으로 인가하는 반전기를 포함하며,
    상기 2 분주 신호 조정기는,
    상기 수직동기 2 분주 신호를 입력단으로 입력받으며, 수평동기 신호를 클럭으로서 입력받아 2 분주 조정 신호를 출력하는 D플립플롭을 포함하는
    인버젼 제어 회로.
  9. 제7항에 있어서, 상기 제1 수평동기 분주기 및 제2 수평동기 분주기는,
    수평동기 신호를 클럭으로서 입력받아 2 분주한 신호를 출력하는 D플립플롭; 및
    상기 D플립플롭의 출력단 신호를 반전하여 상기 D플립플롭의 입력단으로 인가하는 반전기
    를 포함하는 인버젼 제어 회로.
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KR100448937B1 (ko) * 1997-09-29 2004-11-16 삼성전자주식회사 박막 트랜지스터 액정 표시 장치용 극성제어신호발생회로

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