TWI401668B - 訊號產生方法及應用其之顯示裝置與時脈控制器 - Google Patents

Description

訊號產生方法及應用其之顯示裝置與時脈控制器

本發明是有關於一種訊號產生方法，且特別是有關於一種訊號產生方法及應用其之顯示裝置與時脈控制器。

一般的顯示裝置係於驅動器之驅動下顯示畫面，且經常使用時序控制器(Timing Controller)來產生控制驅動器所需之訊號。舉例來說，一般之時序控制器係接收水平同步訊號(Horizontal Synchronous)、垂直同步訊號(Vertical Synchronous)及主要時脈訊號(Master Clock)，並據以產生控制驅動器所需之水平、垂直起始訊號及時脈訊號。

以液晶顯示器之掃描驅動器為例。為了提供控制掃描驅動器所需之水平起始訊號(Horizontal Start Pulse)及水平時脈訊號(Horizontal Clock)，傳統之顯示裝置係藉由整合計數器於時序控制器內，並利用計數器計數主要時脈訊號的週期數，以產生驅動掃描驅動器之水平起始訊號與水平時脈訊號。然而，由於計數器常為高位元之數位電路，因此不僅增加了整個系統之電路複雜度、還佔用了可觀之面積。

為了避免增加系統之電路複雜度，故傳統亦有不使用計數器之作法，但卻造成了以下所述之問題。首先，由於時序控制器係利用除頻器對主要時脈訊號進行除頻的動作，以產生水平時脈訊號，因此，若不使用計數器來計數 正確的時序，被除頻之水平時脈訊號會有起始位置無法確定之問題，故必須再使用由外部電路所提供之一重置訊號來解決此問題。再者，若不使用計數器來產生水平起始訊號，則必須要使用固定脈衝寬度(pulse width)之HSYNC，才能產生具有所要之脈衝寬度之水平同步訊號。

由此可知，使用計數器之時脈控制器會增加整個系統之電路複雜度、佔用面積、且還增加成本。然而，於不使用計數器之時序控制器中，不僅需要外部提供一重置訊號來解決訊號之起始位置無法確定之問題，而且還需使用固定脈衝寬度之水平同步訊號，才能產生正確的水平起始訊號。如此將會限制所能使用之水平同步訊號，而降低顯示裝置之相容性。因此，如何降低時序控制器之電路複雜度、又不會過度限制所能使用之訊號，乃業界所致力之方向之一。

本發明係有關於一種訊號產生方法及應用其之顯示裝置與時脈控制器，能降低電路複雜度、減少時序控制器佔用之面積、不會過度限制所能使用之同步訊號、並能增加時序控制器之設計彈性。

根據本發明之一實施例，提出一種訊號產生方法，係應用於顯示裝置中，顯示裝置具有畫素陣列及驅動器，驅動器用以根據起始訊號及時脈訊號驅動畫素陣列，顯示裝置係接收同步訊號及參考時脈訊號，此方法包括下列步 驟。延遲同步訊號，以產生相位延遲訊號。根據相位延遲訊號產生起始訊號。根據同步訊號產生重置訊號。於重置訊號之控制之下，根據參考時脈訊號產生時脈訊號。當同步訊號為致能時，重置訊號為致能，使得時脈訊號維持於第一位準，當同步訊號為非致能時，重置訊號為非致能，使得時脈訊號與參考時脈訊號相關。

根據本發明之另一實施例，提出一種顯示裝置，包括畫素陣列、驅動器及時脈產生器。驅動器用以根據起始訊號及時脈訊號驅動畫素陣列。時脈產生器用以接收同步訊號及參考時脈訊號，以產生起始訊號及時脈訊號。時脈產生器包括相位延遲電路、重置同步電路及時脈訊號產生電路。相位延遲電路用以延遲同步訊號，以產生相位延遲訊號，並根據相位延遲訊號產生起始訊號。重置同步電路用以根據同步訊號產生重置訊號。時脈訊號產生電路用以於重置訊號之控制之下，根據參考時脈訊號產生時脈訊號。當同步訊號為致能時，重置訊號為致能，使得時脈訊號維持於第一位準，當同步訊號為非致能時，重置訊號為非致能，使得時脈訊號與參考時脈訊號相關。

根據本發明之又一實施例，提出一種時脈產生器，應用於顯示裝置，顯示裝置具有畫素陣列及驅動器，驅動器用以根據起始訊號及時脈訊號驅動畫素陣列，時脈產生器包括相位延遲電路、重置同步電路及時脈訊號產生電路。相位延遲電路用以延遲同步訊號，以產生相位延遲訊號，並根據相位延遲訊號產生起始訊號。重置同步電路用以根 據同步訊號產生重置訊號。時脈訊號產生電路用以於重置訊號之控制之下根據參考時脈訊號產生時脈訊號。當同步訊號為致能時重置訊號為致能使得時脈訊號維持於第一位準，當同步訊號為非致能時重置訊號為非致能，使得時脈訊號與參考時脈訊號相關。

為讓本發明之上述內容能更明顯易懂，下文特舉一些較佳實施例，並配合所附圖式，作詳細說明如下：

本發明之一實施例所提出之應用於顯示裝置之訊號產生方法中，顯示裝置具有畫素陣列及驅動器。驅動器係根據起始訊號及時脈訊號來驅動畫素陣列。顯示裝置係接收同步訊號及參考時脈訊號。請參照第1圖，其繪示依照本發明之一實施例之應用於顯示裝置之訊號產生方法之流程圖。此訊號產生方法包括下列步驟。於步驟S101中，延遲同步訊號，以產生相位延遲訊號。於步驟S102中，根據相位延遲訊號產生起始訊號。於步驟S103中，根據同步訊號產生重置訊號。於步驟S104中，於重置訊號之控制之下，根據參考時脈訊號產生時脈訊號。於步驟S105中，當同步訊號為致能時，重置訊號為致能，使得時脈訊號維持於第一位準；當同步訊號為非致能時，重置訊號為非致能，使得時脈訊號與參考時脈訊號相關。茲以多個實施例說明應用本發明之訊號產生方法之顯示裝置與時脈控制器。

第一實施例

於本實施例之應用本發明之訊號產生方法之顯示裝置中，驅動器係為水平驅動器，起始訊號係為水平起始訊號(Horizontal Start Pulse)，時脈訊號係為水平時脈訊號(Horizontal Clock)，同步訊號係為水平同步訊號(Horizontal Synchronous Signal)，參考時脈訊號係為主要時脈訊號(Master Clock)。

請參照第2圖，其繪示依照本發明之第一實施例之應用訊號產生方法之顯示裝置之方塊圖。顯示裝置200包括畫素陣列220、水平驅動器240、時脈控制器260及垂直驅動器280。時脈控制器260接收水平同步訊號HSYNC及主要時脈訊號MCK，以產生水平起始訊號HST及水平時脈訊號HCK。水平驅動器240根據時脈控制器260所產生之水平起始訊號HST及水平時脈訊號HCK，來驅動畫素陣列220。時脈控制器260更接收垂直同步訊號VSYNC，以產生垂直起始訊號VST及垂直時脈訊號VCK。

茲於下說明應用本發明之訊號產生方法之時脈控制器。請參照第3圖，其繪示依照本發明之第一實施例之應用訊號產生方法之顯示裝置之時脈控制器之方塊圖。時脈控制器260包括相位延遲電路262、重置同步電路264及水平時脈訊號產生電路266。

請參照第4A圖，其繪示第3圖中之時脈控制器所接收及所產生之訊號波形圖，以及水平驅動器240所產生之多個脈波訊號SR1至SRn波形圖。假設主要時脈訊號MCK 週期為T，並假設水平同步訊號HSYNC脈衝寬度(pulse width)PW為N倍主要時脈訊號MCK。其中，第4A圖係以N等於2為例做說明，亦即PW＝2T。時脈控制器260所接收之主要時脈訊號MCK及水平同步訊號HSYNC係由外部之電路所提供。

請同時參照第3及4A圖，於本實施例之時脈控制器260中，相位延遲電路262接收水平同步訊號HSYNC，並延遲水平同步訊號HSYNC P個主要時脈訊號MCK之週期T，以產生相位延遲訊號Sd。較佳地，P介於0.5至2之間，然亦不限制於此。舉例來說，於第4A圖中，相位延遲訊號Sd係藉由延遲水平同步訊號HSYNC 1個主要時脈訊號MCK週期所產生。

相位延遲電路262根據相位延遲訊號Sd產生水平起始訊號HST。舉例來說，第4A圖之相位延遲電路262係藉由反相相位延遲訊號Sd，以產生水平起始訊號HST。

重置同步電路264根據水平同步訊號HSYNC產生重置訊號Srst。本實施例係將水平同步訊號HSYNC直接作為重置訊號Srst為例說明之。如此，第4A圖之重置同步電路264所產生之重置訊號Srst與水平同步訊號HSYNC具有實質上相同之時序。

水平時脈訊號產生電路266於重置訊號Srst之控制之下，根據主要時脈訊號MCK產生水平時脈訊號HCK。較佳地，水平時脈訊號產生電路266包括除頻電路(未繪示於第3圖中)，用以於重置訊號Srst之控制之下，對主要時 脈訊號MCK進行除頻，以產生水平時脈訊號HCK。茲進一步說明第4A圖中之水平時脈訊號HCK之產生方式如下。

於時段t1中，水平同步訊號HSYNC係為致能，例如為低位準。因此，於時段t1中，致能之水平同步訊號HSYNC使得重置訊號Srst亦為致能，水平時脈訊號產生電路266將處於被重置的狀態，而使得水平時脈訊號HCK維持於第一位準，第一位準例如為低位準。

之後，於時段t2中，水平同步訊號HSYNC係為非致能，例如為高位準，故重置訊號Srst亦為非致能。此時，水平時脈訊號產生電路266之除頻電路對主要時脈訊號MCK進行除頻，以產生水平時脈訊號HCK。舉例來說，於第4A圖中，假設除頻電路之除頻倍率被設定為2，因此，水平時脈訊號HCK之頻率為主要時脈訊號MCK之頻率之一半。其中，假設時脈控制器於時間點t3時，水平時脈訊號HCK由低位準轉變成方波訊號。此時，水平時脈訊號HCK之頻率係為主要時脈訊號MCK之頻率相關。水平時脈訊號HCK能使得水平驅動器240產生脈波訊號SR1至SRn。

此外，本實施例係不需限制時脈控制器260所能使用之水平同步訊號HSYNC之脈衝寬度。請參照第4B及4C圖，請分別繪示第3圖中之時脈控制器260所接收及所產生之訊號之另一實施例之時序圖。於第4B圖中，假設水平同步訊號HSYNC2之脈衝寬度PW2係為1個主要時脈 訊號MCK之週期T，亦即PW2＝T於第4C圖中，假設水平同步訊號HSYNC3之脈衝寬度PW3係為4個主要時脈訊號MCK之週期T，亦即PW3＝4T。

於實際應用上，時脈控制器260所能接收之水平同步訊號HSYNC之脈衝寬度係可以為N個主要時脈訊號之週期，N為大於1之正整數，甚至可以不是主要時脈訊號MCK之週期的整數倍。此外，於第4A~4C圖中，雖以將水平同步訊號HSYNC延遲1個主要時脈訊號MCK之週期T，以得到水平起始訊號HST為例做說明，然亦不限於此。其理由如下。

由於水平起始訊號HST、HST2及HST3中，與產生水平時脈訊號HCK有關的部分係為位於時段t2中的部分。因此，不管水平同步訊號HSYNC、HSYNC2及HSYNC3之脈衝寬度為何，或者延遲之主要時脈訊號MCK之週期數為何，只要水平起始訊號HST、HST2及HST3之位於時段t2中的致能時間的長度足以觸發水平時脈訊號產生電路266來產生轉為方波之水平時脈訊號HCK，即在本發明的範圍之內。

因此，於本實施例之應用本發明之訊號產生方法之顯示裝置中，時脈控制器260可使用之水平同步訊號HSYNC之脈衝寬度可為大於1之任意倍數之主要時脈訊號週期。與傳統之需使用特定脈衝寬度之水平同步訊號的作法相較，本實施例不需限制時脈控制器260所能使用之水平同步訊號HSYNC之脈衝寬度，故可提高系統之相容性。

請參照第5圖，其繪示為第3圖之時脈控制器之一實施例之電路圖。時脈控制器260除了包括相位延遲電路262及水平時脈訊號產生電路266之外，還包括兩位準移位器(level shifter)268a及268b、反相器I、及多個緩衝器B1至B4。位準移位器268a及268b分別用以接收水平同步訊號HSYNC及主要時脈訊號MCK。相位延遲電路262包括兩個D型正反器262a及262b、以及緩衝器B1及B2，用以產生與起始訊號HST之相位相反之反相起始訊號XHST。水平時脈訊號產生電路266包括除頻電路266a及緩衝器B4，用以產生與水平時脈訊號HCK之相位相反之反相水平時脈訊號XHCK。

上述之位準移位器268a係用以調整水平同步訊號HSYNC之位準。舉例來說，一般之水平同步訊號HSYNC之電壓位準例如是0至2.8伏特，而於此實施例中，相位延遲電路262、除頻電路266a、反相器I及緩衝器B1至B4，所使用之電壓位準例如為0至5伏特，故藉由此些位準移位器268a及268b將水平同步訊號HSYHC及主要時脈訊號MCK之位準電壓之位準由0至2.8伏特調整至0至5伏特，使時脈控制器260能正常動作。

茲於下說明本實施例產生反相水平起始訊號XHST及反相水平時脈訊號XHCK之方式。位準移位器268a調整水平同步訊號HSYNC之位準為合適之位準。接著，時脈控制器260係藉由反相器I反相水平同步訊號HSYNC，產生反相水平同步訊號XHSYNC。然後，時脈控制器260 再藉由兩個串聯之D型正反器262a及262b，於反相之主要時脈訊號MCK之觸發下，將反相水平同步訊號XHSYNC延遲2個主要時脈訊號MCK週期，以產生反相水平起始訊號XHST。

調整位準後之水平同步訊號HSYNC係作為重置訊號Srst。接著，經由反相器I後所產生之反相重置訊號XSrst係傳送至除頻電路266a之重置端Rc。因此，當水平同步訊號HSYNC為致能時，除頻電路266a將被重置，而使XHCK具有第二位準，例如為高位準。當水平同步訊號HSYNC轉為非致能時，重置訊號Srst亦為非致能，而使得除頻電路266a不被重置。此時，除頻電路266a對主要時脈訊號MCK進行除頻，以產生反相水平時脈訊號XHCK。

本發明之實施例中所提出之時脈控制器具有以下之優點。首先，相較於傳統使用計數器之時脈控制器，由於本實施例之時脈控制器並不使用計數器來產生控制水平驅動器所需之水平起起訊號及水平時脈訊號，因此，能夠減少時脈控制器所佔用之面積，並且能降低系統之電路複雜度。

再者，相較於傳統不使用計數器之時脈控制器，本實施例之時脈控制器並不需使用外部提供額外之一重置訊號，亦可產生正確的水平時脈訊號。此外，本實施例並不會過度限制時脈控制器所能使用之水平同步訊號之脈衝寬度。

第二實施例

於本實施例中，應用本發明之訊號產生方法之顯示裝置之驅動器係為垂直驅動器，起始訊號係為垂直起始訊號(Vertical Start Pulse)，時脈訊號係為垂直時脈訊號(Vertical Clock)，同步訊號係為垂直同步訊號(Vertical Synchronous Signal)，參考時脈訊號係為水平同步訊號。

請參照第6圖，其繪示依照本發明之第二實施例之應用訊號產生方法之顯示裝置之方塊圖。顯示裝置600包括畫素陣列620、水平驅動器640、時脈控制器660及垂直驅動器680。時脈控制器660接收垂直同步訊號VSYNC及水平同步訊號HSYNC，以產生垂直起始訊號VST及垂直時脈訊號VCK。垂直驅動器680根據時脈控制器660所產生之垂直起始訊號VST及垂直時脈訊號VCK，來驅動畫素陣列620。時脈控制器660更產生水平起始訊號HST及水平時脈訊號HCK。

請參照第7圖，其繪示依照本發明之第二實施例之應用訊號產生方法之顯示裝置600之時脈控制器660之方塊圖。於本實施例中，時脈控制器660包括相位延遲電路662、重置同步電路664及垂直時脈訊號產生電路666。

請參照第8圖，其繪示第7圖中之時脈控制器660所接收及產生之訊號波形圖，以及垂直驅動器680所產生之多個脈波訊號VSR1至VSRm波形圖。假設水平同步訊號HSYNC週期為T’，而垂直同步訊號VSYNC脈衝寬度PW’為N’倍水平同步訊號HSYNC。其中，第8圖係以N’等於 2為例做說明，亦即PW’＝2T。

請同時參照第7及8圖，於本實施例之時脈控制器660中，相位延遲電路662接收垂直同步訊號VSYNC，並延遲垂直同步訊號VSYNC P’個水平同步訊號HSYNC之週期T’，以產生相位延遲訊號Sd’。較佳地，P’介於0.5至2之間，然亦不限於此。舉例來說，於第8圖中，相位延遲訊號Sd’係藉由延遲垂直同步訊號VSYNC 1個水平同步訊號HSYNC週期所產生。

相位延遲電路662根據相位延遲訊號Sd’產生垂直起始訊號VST。舉例來說，第8圖之相位延遲電路662係藉由反相相位延遲訊號Sd’，以產生垂直起始訊號VST。

重置同步電路664根據垂直同步訊號VSYNC產生重置訊號Srst’。本實施例係將垂直同步訊號VSYNC直接作為重置訊號Srst’為例說明之。如此，第8圖之重置同步電路664所產生之重置訊號Srst’與垂直同步訊號VSYNC具有實質上相同之時序。

垂直時脈訊號產生電路666於重置訊號Srst’之控制之下，根據水平同步訊號HSYNC產生垂直時脈訊號VCK。較佳地，垂直時脈訊號產生電路666包括除頻電路(未繪示於第7圖中)，用以於重置訊號Srst’之控制之下，對水平同步訊號HSYNC進行除頻，以產生垂直時脈訊號VCK。茲進一步說明第8圖中之垂直時脈訊號VCK之產生方式如下。

於時段t1’中，垂直同步訊號VSYNC係為致能，例 如為低位準。因此，於時段t1’中，致能之垂直同步訊號VSYNC使得重置訊號Srst’亦為致能，垂直時脈訊號產生電路666將處於被重置的狀態，而使得垂直時脈訊號VCK維持於第一位準，第一位準例如為低位準。

之後，於時段t2’中，垂直同步訊號VSYNC係為非致能，例如為高位準，故重置訊號Srst’亦為非致能。此時，垂直時脈訊號產生電路666之除頻電路對水平同步訊號HSYNC進行除頻，以產生垂直時脈訊號VCK。舉例來說，於第8圖中，假設除頻電路之除頻倍率被設定為2，因此，垂直時脈訊號VCK之頻率為水平同步訊號HSYNC之頻率之一半。其中，假設時脈控制器於時間點t3’時，垂直時脈訊號VCK由低位準轉變成方波訊號。此時，垂直時脈訊號VCK之頻率係為水平同步訊號HSYNC之頻率相關。垂直時脈訊號VCK能使得垂直驅動器680產生脈波訊號VSR1至VSRm。

於第二實施例中，係以N’等於2為例，然亦不限於此。於實際應用上，時脈控制器所能接收之垂直同步訊號脈衝寬度係可以為N’倍水平同步訊號HSYNC，N’為大於1之正整數，甚至可以不是水平同步訊號HSYNC週期的整數倍。因此，於本實施例之應用本發明之訊號產生方法之顯示裝置中，時脈控制器660可使用之垂直同步訊號VSYNC脈衝寬度可為大於1之任意倍數之水平同步訊號HSYNC週期，故不會限制時脈控制器660所能使用之垂直同步訊號VSYNC之脈衝寬度，而可提高系統之相容性。

再者，於第8圖中，係以P’等於1為例，然亦不限於此，P’之數值亦可為其他值。較佳地，P’小於等於N’。

本發明上述實施例所揭露之訊號產生方法及其時脈控制器，係可應用於系統面板(System On Panel,SOP)之顯示裝置。亦即是將時序控制器、水平驅動器、垂直驅動器整合於玻璃面板上之顯示裝置。特別地，本發明亦適用於液晶顯示器中。上述之水平驅動器與垂直驅動器係可分別達到液晶顯示器之資料驅動器(data driver)與掃描驅動器(scan driver)之功能。

本發明上述之實施例所揭露之顯示裝置，不需整合計數器於時脈控制器內，因此能夠減少時序控制器所佔用之面積，並且能降低系統之電路複雜度。再者，時脈控制器可接收之水平同步訊號或垂直同步訊號脈衝寬度可為任意倍數之參考時脈訊號週期，故不會過度限制可使用之同步訊號的脈衝寬度，故能增加時序控制器之設計彈性。而且，本發明不需從外界接收一重置訊號以使水平時脈訊號或垂直時脈訊號的起始位置或起始位準可以確定，更可減少顯示裝置之輸入輸出端之數目。

綜上所述，雖然本發明已以一較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

S101~S105‧‧‧流程步驟

200、600‧‧‧顯示裝置

220、620‧‧‧畫素陣列

240、640‧‧‧水平驅動器

260、660‧‧‧時脈控制器

262、662‧‧‧相位延遲電路

264、664‧‧‧重置同步電路

266‧‧‧水平時脈訊號產生電路

266a‧‧‧除頻電路

268a、268b‧‧‧位準移位器

280、683‧‧‧垂直驅動器

666‧‧‧垂直時脈訊號產生電路

B1~B4‧‧‧緩衝器

B3a、B3b、I‧‧‧反相器

第1圖繪示繪示依照本發明之一實施例之應用於顯示裝置之訊號產生方法之流程圖。

第2圖繪示依照本發明之第一實施例之應用訊號產生方法之顯示裝置之方塊圖。

第3圖繪示依照本發明之第一實施例之應用訊號產生方法之顯示裝置之時脈控制器之方塊圖。

第4A圖繪示第3圖中之時脈控制器所接收及所產生之訊號波形圖，以及水平驅動器所產生之多個脈波訊號SR1至SRn波形圖。

第4B~4C圖繪示第3圖中之時脈控制器所接收及所產生之訊號之另一實施例之時序圖。

第5圖繪示為第3圖之時脈控制器之一實施例之電路圖。

第6圖繪示依照本發明之第二實施例之應用訊號產生方法之顯示裝置之方塊圖。

第7圖繪示依照本發明之第二實施例之應用訊號產生方法之顯示裝置之時脈控制器之方塊圖。

第8圖繪示第7圖中之時脈控制器所接收及產生之訊號時序圖，以及垂直驅動器所產生之多個脈波訊號VSR1至VSRm波形圖。

S101~S105‧‧‧流程步驟

Claims (19)

1. 一種訊號產生方法，係應用於一顯示裝置中，該顯示裝置具有一畫素陣列及一驅動器，該驅動器用以根據一起始訊號及一時脈訊號驅動該畫素陣列，該顯示裝置係接收一同步訊號及一參考時脈訊號，該方法包括：延遲該同步訊號，以產生一相位延遲訊號；根據該相位延遲訊號產生該起始訊號；根據該同步訊號產生一重置訊號；以及於該重置訊號之控制之下，根據該參考時脈訊號產生該時脈訊號；其中，當該同步訊號為致能時，該重置訊號為致能，使得該時脈訊號維持於一第一位準，當該同步訊號為非致能時，該重置訊號為非致能，使得該時脈訊號與該參考時脈訊號相關。
2. 如申請專利範圍第1項所述之方法，其中，該驅動器係為一水平驅動器，該起始訊號係為一水平起始訊號，該時脈訊號係為一水平時脈訊號，該同步訊號係為一水平同步訊號，該參考時脈訊號係為一主要時脈訊號。
3. 如申請專利範圍第1項所述之方法，其中，產生該重置訊號之步驟包括：將該同步訊號作為該重置訊號。
4. 如申請專利範圍第1項所述之方法，其中，產生該時脈訊號之步驟包括：於該重置訊號之控制之下，對該參考時脈訊號進行除 頻，以產生該時脈訊號。
5. 如申請專利範圍第1項所述之方法，其中，延遲該同步訊號之步驟包括：延遲該同步訊號P個該參考時脈訊號之週期，以產生該相位延遲訊號，P介於0.5至2之間。
6. 如申請專利範圍第1項所述之方法，其中，產生該起始訊號之步驟包括：反相該相位延遲訊號以產生該起始訊號。
7. 如申請專利範圍第1項所述之方法，其中，該驅動器係為一垂直驅動器，該起始訊號係為一垂直起始訊號，該時脈訊號係為一垂直時脈訊號，該同步訊號係為一垂直同步訊號，該參考時脈訊號係為一水平同步訊號。
8. 一種顯示裝置，包括：一畫素陣列；一驅動器，用以根據一起始訊號及一時脈訊號驅動該畫素陣列；以及一時脈控制器，用以接收一同步訊號及一參考時脈訊號，以產生該起始訊號及該時脈訊號，該時脈控制器包括：一相位延遲電路，用以延遲該同步訊號，以產生一相位延遲訊號，並根據該相位延遲訊號產生該起始訊號；一重置同步電路，用以根據該同步訊號產生一重置訊號；及一時脈訊號產生電路，用以於該重置訊號之控 制之下，根據該參考時脈訊號產生該時脈訊號；其中，當該同步訊號為致能時，該重置訊號為致能，使得該時脈訊號維持於一第一位準，當該同步訊號為非致能時，該重置訊號為非致能，使得該時脈訊號與該參考時脈訊號相關。
9. 如申請專利範圍第8項所述之顯示裝置，其中，該驅動器係為一水平驅動器，該起始訊號係為一水平起始訊號，該時脈訊號係為一水平時脈訊號，該同步訊號係為一水平同步訊號，該參考時脈訊號係為一主要時脈訊號。
10. 如申請專利範圍第8項所述之顯示裝置，其中，該重置訊號與該同步訊號具有實質上相同之時序。
11. 如申請專利範圍第8項所述之顯示裝置，其中，該時脈訊號產生電路包括一除頻電路，用以於該重置訊號之控制之下，對該參考時脈訊號進行除頻，以產生該時脈訊號。
12. 如申請專利範圍第8項所述之顯示裝置，其中，該相位延遲電路更用以延遲該同步訊號P個該參考時脈訊號之週期，以產生該相位延遲訊號，P介於0.5至2之間。
13. 如申請專利範圍第8項所述之顯示裝置，其中，該驅動器係為一垂直驅動器，該起始訊號係為一垂直起始訊號，該時脈訊號係為一垂直時脈訊號，該同步訊號係為一垂直同步訊號，該參考時脈訊號係為一水平同步訊號。
14. 一種時脈控制器，應用於一顯示裝置，該顯示裝置具有一畫素陣列及一驅動器，該驅動器用以根據一起始 訊號及一時脈訊號驅動該畫素陣列，該時脈控制器包括：一相位延遲電路，用以延遲一同步訊號，以產生一相位延遲訊號，並根據該相位延遲訊號產生該起始訊號；一重置同步電路，用以根據該同步訊號產生一重置訊號；以及一時脈訊號產生電路，用以於該重置訊號之控制之下，根據一參考時脈訊號產生該時脈訊號；其中，當該同步訊號為致能時，該重置訊號為致能，使得該時脈訊號維持於一第一位準，當該同步訊號為非致能時，該重置訊號為非致能，使得該時脈訊號與該參考時脈訊號相關。
15. 如申請專利範圍第14項所述之時脈控制器，其中，該驅動器係為一水平驅動器，該起始訊號係為一水平起始訊號，該時脈訊號係為一水平時脈訊號，該同步訊號係為一水平同步訊號，該參考時脈訊號係為一主要時脈訊號。
16. 如申請專利範圍第14項所述之時脈控制器，其中，該重置訊號與該同步訊號具有實質上相同之時序。
17. 如申請專利範圍第14項所述之時脈控制器，其中，該時脈訊號產生電路包括一除頻電路，用以於該重置訊號之控制之下，對該參考時脈訊號進行除頻，以產生該時脈訊號。
18. 如申請專利範圍第14項所述之時脈控制器，其中，該相位延遲電路係用以延遲該同步訊號P個該參考時 脈訊號之週期，以產生該相位延遲訊號，P介於0.5至2之間。
19. 如申請專利範圍第14項所述之時脈控制器，其中，該驅動器係為一垂直驅動器，該起始訊號係為一垂直起始訊號，該時脈訊號係為一垂直時脈訊號，該同步訊號係為一垂直同步訊號，該參考時脈訊號係為一水平同步訊號。