CN101329832B - 信号产生方法及应用其的显示装置与时钟脉冲控制器 - Google Patents

Abstract

一种信号产生方法，应用于显示装置中，显示装置具有像素阵列及驱动器，驱动器用以根据起始信号及时钟脉冲信号驱动像素阵列，显示装置接收同步信号及参考时钟脉冲信号，此方法包括延迟同步信号，以产生相位延迟信号。根据相位延迟信号产生起始信号同时根据同步信号产生重置信号并于重置信号的控制之下，根据参考时钟脉冲信号产生时钟脉冲信号。当同步信号为致能时，重置信号为致能，使得时钟脉冲信号维持于第一电平，当同步信号为非致能时，重置信号为非致能，使得时钟脉冲信号与参考时钟脉冲信号相关。

Description

信号产生方法及应用其的显示装置与时钟脉冲控制器

技术领域

本发明是有关于一种信号产生方法，且特别是涉及一种信号产生方法及应用其的显示装置与时钟脉冲控制器。

背景技术

一般的显示装置在驱动器的驱动下显示画面，且经常使用时序控制器(Timing Controller)来产生控制驱动器所需的信号。举例来说，一般的时序控制器接收水平同步信号(Horizontal Synchronous)、垂直同步信号(VerticalSynchronous)及主要时钟脉冲信号(Master Clock)，并据以产生控制驱动器所需的水平、垂直起始信号及时钟脉冲信号。

以液晶显示器的扫描驱动器为例。为了提供控制扫描驱动器所需的水平起始信号(Horizontal Start Pulse)及水平时钟脉冲信号(Horizontal Clock)，传统的显示装置通过整合计数器于时序控制器内，并利用计数器计数主要时钟脉冲信号的周期数，以产生驱动扫描驱动器的水平起始信号与水平时钟脉冲信号。然而，由于计数器常为高比特的数字电路，因此不仅增加了整个系统的电路复杂度、还占用了可观的面积。

为了避免增加系统的电路复杂度，故传统亦有不使用计数器的作法，但却造成了以下所述的问题。首先，由于时序控制器利用分频器对主要时钟脉冲信号进行分频的动作，以产生水平时钟脉冲信号，因此，若不使用计数器来计数正确的时序，被分频的水平时钟脉冲信号会有起始位置无法确定的问题，故必须再使用由外部电路所提供的一重置信号来解决此问题。再者，若不使用计数器来产生水平起始信号，则必须要使用固定脉冲宽度(pulse width)的HSYNC，才能产生具有所要的脉冲宽度的水平同步信号。

由此可知，使用计数器的时钟脉冲控制器会增加整个系统的电路复杂度、占用面积、且还增加成本。然而，在不使用计数器的时序控制器中，不仅需要外部提供一重置信号来解决信号的起始位置无法确定的问题，而且还需使用固定脉冲宽度的水平同步信号，才能产生正确的水平起始信号。如此将会限制所能使用的水平同步信号，而降低显示装置的相容性。因此，如何降低时序控制器的电路复杂度、又不会过度限制所能使用的信号，乃业界所致力的方向之一。

发明内容

本发明有关于一种信号产生方法及应用其的显示装置与时钟脉冲控制器，能降低电路复杂度、减少时序控制器占用的面积、不会过度限制所能使用的同步信号、并能增加时序控制器的设计弹性。

根据本发明的一实施例，提出一种信号产生方法，应用于显示装置中，显示装置具有像素阵列及驱动器，驱动器用以根据起始信号及时钟脉冲信号驱动像素阵列，显示装置接收同步信号及参考时钟脉冲信号，此方法包括下列步骤。延迟同步信号，以产生相位延迟信号。根据相位延迟信号产生起始信号。根据同步信号产生重置信号。在重置信号的控制之下，根据参考时钟脉冲信号产生时钟脉冲信号。当同步信号为致能时，重置信号为致能，使得时钟脉冲信号维持于第一电平，当同步信号为非致能时，重置信号为非致能，使得时钟脉冲信号与参考时钟脉冲信号相关。

根据本发明的另一实施例，提出一种显示装置，包括像素阵列、驱动器及时钟脉冲产生器。驱动器用以根据起始信号及时钟脉冲信号驱动像素阵列。时钟脉冲产生器用以接收同步信号及参考时钟脉冲信号，以产生起始信号及时钟脉冲信号。时钟脉冲产生器包括相位延迟电路、重置同步电路及时钟脉冲信号产生电路。相位延迟电路用以延迟同步信号，以产生相位延迟信号，并根据相位延迟信号产生起始信号。重置同步电路用以根据同步信号产生重置信号。时钟脉冲信号产生电路用以在重置信号的控制之下，根据参考时钟脉冲信号产生时钟脉冲信号。当同步信号为致能时，重置信号为致能，使得时钟脉冲信号维持于第一电平，当同步信号为非致能时，重置信号为非致能，使得时钟脉冲信号与参考时钟脉冲信号相关。

根据本发明的又一实施例，提出一种时钟脉冲产生器，应用于显示装置，显示装置具有像素阵列及驱动器，驱动器用以根据起始信号及时钟脉冲信号驱动像素阵列，时钟脉冲产生器包括相位延迟电路、重置同步电路及时钟脉冲信号产生电路。相位延迟电路用以延迟同步信号，以产生相位延迟信号，并根据相位延迟信号产生起始信号。重置同步电路用以根据同步信号产生重置信号。时钟脉冲信号产生电路用以在重置信号的控制之下，根据参考时钟脉冲信号产生时钟脉冲信号。当同步信号为致能时，重置信号为致能，使得时钟脉冲信号维持在第一电平，当同步信号为非致能时，重置信号为非致能，使得时钟脉冲信号与参考时钟脉冲信号相关。

以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。

附图说明

图1所示为依照本发明的一实施例的应用于显示装置的信号产生方法的流程图；

图2所示为依照本发明的第一实施例的应用信号产生方法的显示装置的方块图；

图3所示为依照本发明的第一实施例的应用信号产生方法的显示装置的时钟脉冲控制器的方块图；

图4A所示为图3中的时钟脉冲控制器所接收及所产生的信号波形图，以及水平驱动器所产生的多个脉冲信号SR1至SRn波形图；

图4B～4C所示为图3中的时钟脉冲控制器所接收及所产生的信号的另一实施例的时序图；

图5所示为图3的时钟脉冲控制器的一实施例的电路图；

图6所示为依照本发明的第二实施例的应用信号产生方法的显示装置的方块图；

图7所示为依照本发明的第二实施例的应用信号产生方法的显示装置的时钟脉冲控制器的方块图；

图8所示为图7中的时钟脉冲控制器所接收及产生的信号时序图，以及垂直驱动器所产生的多个脉冲信号VSR1至VSRm波形图。

其中，附图标记

S101～S105：流程步骤

200、600：显示装置

220、620：像素阵列

240、640：水平驱动器

260、660：时钟脉冲控制器

262、662：相位延迟电路

264、664：重置同步电路

266：水平时钟脉冲信号产生电路

266a：分频电路

268a、268b：电平位移器

280、680：垂直驱动器

666：垂直时钟脉冲信号产生电路

B1～B4：缓冲器

B3a、B3b、I：反相器

具体实施方式

本发明的一实施例所提出的应用于显示装置的信号产生方法中，显示装置具有像素阵列及驱动器。驱动器根据起始信号及时钟脉冲信号来驱动像素阵列。显示装置接收同步信号及参考时钟脉冲信号。请参照图1，其所示为依照本发明的一实施例的应用于显示装置的信号产生方法的流程图。此信号产生方法包括下列步骤。在步骤S101中，延迟同步信号，以产生相位延迟信号。在步骤S102中，根据相位延迟信号产生起始信号。在步骤S103中，根据同步信号产生重置信号。在步骤S104中，在重置信号的控制之下，根据参考时钟脉冲信号产生时钟脉冲信号。在步骤S105中，当同步信号为致能时，重置信号为致能，使得时钟脉冲信号维持于第一电平；当同步信号为非致能时，重置信号为非致能，使得时钟脉冲信号与参考时钟脉冲信号相关。现以多个实施例说明应用本发明的信号产生方法的显示装置与时钟脉冲控制器。

第一实施例

在本实施例的应用本发明的信号产生方法的显示装置中，驱动器为水平驱动器，起始信号为水平起始信号(Horizontal Start Pulse)，时钟脉冲信号为水平时钟脉冲信号(Horizontal Clock)，同步信号为水平同步信号(HorizontalSynchronous Signal)，参考时钟脉冲信号为主要时钟脉冲信号(Master Clock)。

请参照图2，其所示为依照本发明的第一实施例的应用信号产生方法的显示装置的方块图。显示装置200包括像素阵列220、水平驱动器240、时钟脉冲控制器260及垂直驱动器280。时钟脉冲控制器260接收水平同步信号HSYNC及主要时钟脉冲信号MCK，以产生水平起始信号HST及水平时钟脉冲信号HCK。水平驱动器240根据时钟脉冲控制器260所产生的水平起始信号HST及水平时钟脉冲信号HCK，来驱动像素阵列220。时钟脉冲控制器260更接收垂直同步信号VSYNC，以产生垂直起始信号VST及垂直时钟脉冲信号VCK。

下述将说明应用本发明的信号产生方法的时钟脉冲控制器。请参照图3，其所示为依照本发明的第一实施例的应用信号产生方法的显示装置的时钟脉冲控制器的方块图。时钟脉冲控制器260包括相位延迟电路262、重置同步电路264及水平时钟脉冲信号产生电路266。

请参照图4A，其所示为图3中的时钟脉冲控制器所接收及所产生的信号波形图，以及水平驱动器240所产生的多个脉冲信号SR1至SRn波形图。假设主要时钟脉冲信号MCK周期为T，并假设水平同步信号HSYNC脉冲宽度(pulse width)PW为N倍主要时钟脉冲信号MCK。其中，图4A以N等于2为例做说明，亦即PW＝2T。时钟脉冲控制器260所接收的主要时钟脉冲信号MCK及水平同步信号HSYNC由外部的电路所提供。

请同时参照图3及图4A，在本实施例的时钟脉冲控制器260中，相位延迟电路262接收水平同步信号HSYNC，并延迟水平同步信号HSYNC的P个主要时钟脉冲信号MCK的周期T，以产生相位延迟信号Sd。较佳地，P介于0.5至2之间，但是也不限制于此。举例来说，在图4A中，相位延迟信号Sd通过延迟水平同步信号HSYNC的1个主要时钟脉冲信号MCK周期所产生。

相位延迟电路262根据相位延迟信号Sd产生水平起始信号HST。举例来说，图4A的相位延迟电路262通过反相相位延迟信号Sd，以产生水平起始信号HST。

重置同步电路264根据水平同步信号HSYNC产生重置信号Srst。本实施例将水平同步信号HSYNC直接作为重置信号Srst为例说明。如此，图4A的重置同步电路264所产生的重置信号Srst与水平同步信号HSYNC具有实质上相同的时序。

水平时钟脉冲信号产生电路266在重置信号Srst的控制之下，根据主要时钟脉冲信号MCK产生水平时钟脉冲信号HCK。较佳地，水平时钟脉冲信号产生电路266包括分频电路(未示于图3中)，用以在重置信号Srst的控制之下，对主要时钟脉冲信号MCK进行分频，以产生水平时钟脉冲信号HCK。现进一步说明图4A中的水平时钟脉冲信号HCK的产生方式如下。

在时段t1中，水平同步信号HSYNC为致能，例如为低电平。因此，在时段t1中，致能的水平同步信号HSYNC使得重置信号Srst亦为致能，水平时钟脉冲信号产生电路266将处于被重置的状态，而使得水平时钟脉冲信号HCK维持于第一电平，第一电平例如为低电平。

之后，在时段t2中，水平同步信号HSYNC为非致能，例如为高电平，故重置信号Srst亦为非致能。此时，水平时钟脉冲信号产生电路266的分频电路对主要时钟脉冲信号MCK进行分频，以产生水平时钟脉冲信号HCK。举例来说，在图4A中，假设分频电路的分频倍率被设定为2，因此，水平时钟脉冲信号HCK的频率为主要时钟脉冲信号MCK的频率的一半。其中，假设时钟脉冲控制器在时间点t3时，水平时钟脉冲信号HCK由低电平转变成方波信号。此时，水平时钟脉冲信号HCK的频率为主要时钟脉冲信号MCK的频率相关。水平时钟脉冲信号HCK能使得水平驱动器240产生脉冲信号SR1至SRn。

此外，本实施例不需限制时钟脉冲控制器260所能使用的水平同步信号HSYNC的脉冲宽度。请参照图4B及图4C，请分别参见图3中的时钟脉冲控制器260所接收及所产生的信号的另一实施例的时序图。在图4B中，假设水平同步信号HSYNC2的脉冲宽度PW2为1个主要时钟脉冲信号MCK的周期T，亦即PW2＝T。于图4C中，假设水平同步信号HSYNC3的脉冲宽度PW3为4个主要时钟脉冲信号MCK的周期T，亦即PW3＝4T。

在实际应用上，时钟脉冲控制器260所能接收的水平同步信号HSYNC的脉冲宽度可以为N个主要时钟脉冲信号的周期，N为大于1的正整数，甚至可以不是主要时钟脉冲信号MCK的周期的整数倍。此外，在图4A～4C中，虽以将水平同步信号HSYNC延迟1个主要时钟脉冲信号MCK的周期T，以得到水平起始信号HST为例做说明，但不限于此。其理由如下。

由于水平起始信号HST、HST2及HST3中，与产生水平时钟脉冲信号HCK有关的部分为位于时段t2中的部分。因此，不管水平同步信号HSYNC、HSYNC2及HSYNC3的脉冲宽度为何，或者延迟的主要时钟脉冲信号MCK的周期数为何，只要水平起始信号HST、HST2及HST3位于时段t2中的致能时间的长度足以触发水平时钟脉冲信号产生电路266来产生转为方波的水平时钟脉冲信号HCK，即在本发明的范围之内。

因此，在本实施例的应用本发明的信号产生方法的显示装置中，时钟脉冲控制器260可使用的水平同步信号HSYNC的脉冲宽度可为大于1的任意倍数的主要时钟脉冲信号周期。与传统的需使用特定脉冲宽度的水平同步信号的作法相较，本实施例不需限制时钟脉冲控制器260所能使用的水平同步信号HSYNC的脉冲宽度，故可提高系统的相容性。

请参照图5，其所示为图3的时钟脉冲控制器的一实施例的电路图。时钟脉冲控制器260除了包括相位延迟电路262及水平时钟脉冲信号产生电路266之外，还包括两电平位移器(level shifter)268a及268b、反相器I、及多个缓冲器B1至B4。电平位移器268a及268b分别用以接收水平同步信号HSYNC及主要时钟脉冲信号MCK。相位延迟电路262包括两个D型触发器262a及262b、以及缓冲器B1及B2，用以产生与起始信号HST的相位相反的反相起始信号XHST。水平时钟脉冲信号产生电路266包括分频电路266a及缓冲器B4，用以产生与水平时钟脉冲信号HCK的相位相反的反相水平时钟脉冲信号XHCK。

上述的电平位移器268a用以调整水平同步信号HSYNC的电平。举例来说，一般的水平同步信号HSYNC的电压电平例如是0至2.8伏特，而在此实施例中，相位延迟电路262、分频电路266a、反相器I及缓冲器B1至B4，所使用的电压电平例如为0至5伏特，故通过所述电平位移器268a及268b将水平同步信号HSYNC及主要时钟脉冲信号MCK的电平电压的电平由0至2.8伏特调整至0至5伏特，使时钟脉冲控制器260能正常动作。

下文将说明本实施例产生反相水平起始信号XHST及反相水平时钟脉冲信号XHCK的方式。电平位移器268a调整水平同步信号HSYNC的电平为合适的电平。接着，时钟脉冲控制器260通过反相器I反相水平同步信号HSYNC，产生反相水平同步信号XHSYNC。然后，时钟脉冲控制器260再通过两个串联的D型触发器262a及262b，在反相的主要时钟脉冲信号MCK的触发下，将反相水平同步信号XHSYNC延迟2个主要时钟脉冲信号MCK周期，以产生反相水平起始信号XHST。

调整电平后的水平同步信号HSYNC作为重置信号Srst。接着，由反相器I后所产生的反相重置信号XSrst传送至分频电路266a的重置端Rc。因此，当水平同步信号HSYNC为致能时，分频电路266a将被重置，而使XHCK具有第二电平，例如为高电平。当水平同步信号HSYNC转为非致能时，重置信号Srst亦为非致能，而使得分频电路266a不被重置。此时，分频电路266a对主要时钟脉冲信号MCK进行分频，以产生反相水平时钟脉冲信号XHCK。

本发明的实施例中所提出的时钟脉冲控制器具有以下优点。首先，相较于传统使用计数器的时钟脉冲控制器，由于本实施例的时钟脉冲控制器并不使用计数器来产生控制水平驱动器所需的水平起起信号及水平时钟脉冲信号，因此，能够减少时钟脉冲控制器所占用的面积，并且能降低系统的电路复杂度。

再者，相较于传统不使用计数器的时钟脉冲控制器，本实施例的时钟脉冲控制器并不需使用外部提供额外的一重置信号，亦可产生正确的水平时钟脉冲信号。此外，本实施例并不会过度限制时钟脉冲控制器所能使用的水平同步信号的脉冲宽度。

第二实施例

在本实施例中，应用本发明的信号产生方法的显示装置的驱动器为垂直驱动器，起始信号为垂直起始信号(Vertical Start Pulse)，时钟脉冲信号为垂直时钟脉冲信号(Vertical Clock)，同步信号为垂直同步信号(Vertical SynchronousSignal)，参考时钟脉冲信号为水平同步信号。

请参照图6，其所示为依照本发明的第二实施例的应用信号产生方法的显示装置的方块图。显示装置600包括像素阵列620、水平驱动器640、时钟脉冲控制器660及垂直驱动器680。时钟脉冲控制器660接收垂直同步信号VSYNC及水平同步信号HSYNC，以产生垂直起始信号VST及垂直时钟脉冲信号VCK。垂直驱动器680根据时钟脉冲控制器660所产生的垂直起始信号VST及垂直时钟脉冲信号VCK，来驱动像素阵列620。时钟脉冲控制器660更产生水平起始信号HST及水平时钟脉冲信号HCK。

请参照图7，其所示为依照本发明的第二实施例的应用信号产生方法的显示装置600的时钟脉冲控制器660的方块图。在本实施例中，时钟脉冲控制器660包括相位延迟电路662、重置同步电路664及垂直时钟脉冲信号产生电路666。

请参照图8，其所示为图7中的时钟脉冲控制器660所接收及产生的信号波形图，以及垂直驱动器680所产生的多个脉冲信号VSR1至VSRm波形图。假设水平同步信号HSYNC周期为T’，而垂直同步信号VSYNC脉冲宽度PW’为N’倍水平同步信号HSYNC。其中，图8以N’等于2为例做说明，亦即PW’＝2T。

请同时参照图7及图8，在本实施例的时钟脉冲控制器660中，相位延迟电路662接收垂直同步信号VSYNC，并延迟垂直同步信号VSYNC的P’个水平同步信号HSYNC的周期T’，以产生相位延迟信号Sd’。较佳地，P’介于0.5至2之间，但亦不限于此。举例来说，在图8中，相位延迟信号Sd’通过延迟垂直同步信号VSYNC的1个水平同步信号HSYNC周期所产生。

相位延迟电路662根据相位延迟信号Sd’产生垂直起始信号VST。举例来说，图8的相位延迟电路662通过反相相位延迟信号Sd’，以产生垂直起始信号VST。

重置同步电路664根据垂直同步信号VSYNC产生重置信号Srst’。本实施例将垂直同步信号VSYNC直接作为重置信号Srst’为例以说明。如此，图8的重置同步电路664所产生的重置信号Srst’与垂直同步信号VSYNC具有实质上相同的时序。

垂直时钟脉冲信号产生电路666在重置信号Srst’的控制之下，根据水平同步信号HSYNC产生垂直时钟脉冲信号VCK。较佳地，垂直时钟脉冲信号产生电路666包括分频电路(未示于图7中)，用以在重置信号Srst’的控制之下，对水平同步信号HSYNC进行分频，以产生垂直时钟脉冲信号VCK。兹进一步说明图8中的垂直时钟脉冲信号VCK的产生方式如下。

在时段t1’中，垂直同步信号VSYNC为致能，例如为低电平。因此，在时段t1’中，致能的垂直同步信号VSYNC使得重置信号Srst’亦为致能，垂直时钟脉冲信号产生电路666将处于被重置的状态，而使得垂直时钟脉冲信号VCK维持于第一电平，第一电平例如为低电平。

之后，在时段t2’中，垂直同步信号VSYNC为非致能，例如为高电平，故重置信号Srst’亦为非致能。此时，垂直时钟脉冲信号产生电路666的分频电路对水平同步信号HSYNC进行分频，以产生垂直时钟脉冲信号VCK。举例来说，在图8中，假设分频电路的分频倍率被设定为2，因此，垂直时钟脉冲信号VCK的频率为水平同步信号HSYNC的频率的一半。其中，假设时钟脉冲控制器在时间点t3’时，垂直时钟脉冲信号VCK由低电平转变成方波信号。此时，垂直时钟脉冲信号VCK的频率为水平同步信号HSYNC的频率相关。垂直时钟脉冲信号VCK能使得垂直驱动器680产生脉冲信号VSR1至VSRm。

在第二实施例中，以N’等于2为例，但亦不限于此。在实际应用中，时钟脉冲控制器所能接收的垂直同步信号脉冲宽度可以为N’倍水平同步信号HSYNC，N’为大于1的正整数，甚至可以不是水平同步信号HSYNC周期的整数倍。因此，在本实施例的应用本发明的信号产生方法的显示装置中，时钟脉冲控制器660可使用的垂直同步信号VSYNC脉冲宽度可为大于1的任意倍数的水平同步信号HSYNC周期，故不会限制时钟脉冲控制器660所能使用的垂直同步信号VSYNC的脉冲宽度，而可提高系统的相容性。

再者，在图8中，以P’等于1为例，但亦不限于此，P’的数值亦可为其他值。较佳地，P’小于等于N’。

本发明上述实施例所公开的信号产生方法及其时钟脉冲控制器，可应用于系统面板(System On Panel，SOP)的显示装置。亦即是将时序控制器、水平驱动器、垂直驱动器整合于玻璃面板上的显示装置。特别地，本发明亦适用于液晶显示器中。上述的水平驱动器与垂直驱动器可分别实现液晶显示器的资料驱动器(data driver)与扫描驱动器(scan driver)的功能。

本发明上述的实施例所公开的显示装置，不需整合计数器于时钟脉冲控制器内，因此能够减少时序控制器所占用的面积，并且能降低系统的电路复杂度。再者，时钟脉冲控制器可接收的水平同步信号或垂直同步信号脉冲宽度可为任意倍数的参考时钟脉冲信号周期，故不会过度限制可使用的同步信号的脉冲宽度，故能增加时序控制器的设计弹性。而且，本发明不需从外界接收一重置信号以使水平时钟脉冲信号或垂直时钟脉冲信号的起始位置或起始电平可以确定，更可减少显示装置的输入输出端的数目。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (19)

1.一种信号产生方法，应用于一显示装置中，该显示装置具有一像素阵列及一驱动器，该驱动器用以根据一起始信号及一时钟脉冲信号驱动该像素阵列，该显示装置接收一同步信号及一参考时钟脉冲信号，其特征在于，该方法包括：

延迟该同步信号，以产生一相位延迟信号；

根据该相位延迟信号产生该起始信号；

根据该同步信号产生一重置信号；以及

在该重置信号的控制之下，根据该参考时钟脉冲信号产生该时钟脉冲信号；

其中，当该同步信号为致能时，该重置信号为致能，使得该时钟脉冲信号维持在一第一电平，当该同步信号为非致能时，该重置信号为非致能，使得该时钟脉冲信号与该参考时钟脉冲信号相关。

2.根据权利要求1所述的方法，其特征在于，该驱动器为一水平驱动器，该起始信号为一水平起始信号，该时钟脉冲信号为一水平时钟脉冲信号，该同步信号为一水平同步信号，该参考时钟脉冲信号为一主要时钟脉冲信号。

3.根据权利要求1所述的方法，其特征在于，产生该重置信号的步骤包括：

将该同步信号作为该重置信号。

4.根据权利要求1所述的方法，其特征在于，产生该时钟脉冲信号的步骤包括：

在该重置信号的控制之下，对该参考时钟脉冲信号进行分频，以产生该时钟脉冲信号。

5.根据权利要求1所述的方法，其特征在于，延迟该同步信号的步骤包括：

延迟该同步信号P个该参考时钟脉冲信号的周期，以产生该相位延迟信号，P介于0.5至2之间。

6.根据权利要求1所述的方法，其特征在于，产生该起始信号的步骤包括：

反相该相位延迟信号以产生该起始信号。

7.根据权利要求1所述的方法，其特征在于，该驱动器为一垂直驱动器，该起始信号为一垂直起始信号，该时钟脉冲信号为一垂直时钟脉冲信号，该同步信号为一垂直同步信号，该参考时钟脉冲信号为一水平同步信号。

8.一种显示装置，其特征在于，包括：

一像素阵列；

一驱动器，用以根据一起始信号及一时钟脉冲信号驱动该像素阵列；以及

一时钟脉冲控制器，用以接收一同步信号及一参考时钟脉冲信号，以产生该起始信号及该时钟脉冲信号，该时钟脉冲控制器包括：

一相位延迟电路，用以延迟该同步信号，以产生一相位延迟信号，并根据该相位延迟信号产生该起始信号；

一重置同步电路，用以根据该同步信号产生一重置信号；及

一时钟脉冲信号产生电路，用以在该重置信号的控制之下，根据该参考时钟脉冲信号产生该时钟脉冲信号；

其中，当该同步信号为致能时，该重置信号为致能，使得该时钟脉冲信号维持在一第一电平，当该同步信号为非致能时，该重置信号为非致能，使得该时钟脉冲信号与该参考时钟脉冲信号相关。

9.根据权利要求8所述的显示装置，其特征在于，该驱动器为一水平驱动器，该起始信号为一水平起始信号，该时钟脉冲信号为一水平时钟脉冲信号，该同步信号为一水平同步信号，该参考时钟脉冲信号为一主要时钟脉冲信号。

10.根据权利要求8所述的显示装置，其特征在于，该重置信号与该同步信号具有相同的时序。

11.根据权利要求8所述的显示装置，其特征在于，该时钟脉冲信号产生电路包括一分频电路，用以在该重置信号的控制之下，对该参考时钟脉冲信号进行分频，以产生该时钟脉冲信号。

12.根据权利要求8所述的显示装置，其特征在于，该相位延迟电路更用以延迟该同步信号P个该参考时钟脉冲信号的周期，以产生该相位延迟信号，P介于0.5至2之间。

13.根据权利要求8所述的方法，其特征在于，该驱动器为一垂直驱动器，该起始信号为一垂直起始信号，该时钟脉冲信号为一垂直时钟脉冲信号，该同步信号为一垂直同步信号，该参考时钟脉冲信号为一水平同步信号。

14.一种时钟脉冲控制器，应用于一显示装置，该显示装置具有一像素阵列及一驱动器，该驱动器用以根据一起始信号及一时钟脉冲信号驱动该像素阵列，其特征在于，该时钟脉冲控制器包括：

一相位延迟电路，用以延迟一同步信号，以产生一相位延迟信号，并根据该相位延迟信号产生该起始信号；

一重置同步电路，用以根据该同步信号产生一重置信号；以及

一时钟脉冲信号产生电路，用以在该重置信号的控制之下，根据一参考时钟脉冲信号产生该时钟脉冲信号；

其中，当该同步信号为致能时，该重置信号为致能，使得该时钟脉冲信号维持在一第一电平，当该同步信号为非致能时，该重置信号为非致能，使得该时钟脉冲信号与该参考时钟脉冲信号相关。

15.根据权利要求14所述的显示装置，其特征在于，该驱动器为一水平驱动器，该起始信号为一水平起始信号，该时钟脉冲信号为一水平时钟脉冲信号，该同步信号为一水平同步信号，该参考时钟脉冲信号为一主要时钟脉冲信号。

16.根据权利要求14所述的时钟脉冲控制器，其特征在于，该重置信号与该同步信号具有相同的时序。

17.根据权利要求14所述的时钟脉冲控制器，其特征在于，该时钟脉冲信号产生电路包括一分频电路，用以在该重置信号的控制之下，对该参考时钟脉冲信号进行分频，以产生该时钟脉冲信号。

18.根据权利要求14所述的时钟脉冲控制器，其特征在于，该相位延迟电路用以延迟该同步信号P个该参考时钟脉冲信号的周期，以产生该相位延迟信号，P介于0.5至2之间。

19.根据权利要求14所述的方法，其特征在于，该驱动器为一垂直驱动器，该起始信号为一垂直起始信号，该时钟脉冲信号为一垂直时钟脉冲信号，该同步信号为一垂直同步信号，该参考时钟脉冲信号为一水平同步信号。

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