JPH02244884A - Ａｃ形プラズマディスプレイの水平同期信号調整回路 - Google Patents
Ａｃ形プラズマディスプレイの水平同期信号調整回路Info
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- JPH02244884A JPH02244884A JP1064202A JP6420289A JPH02244884A JP H02244884 A JPH02244884 A JP H02244884A JP 1064202 A JP1064202 A JP 1064202A JP 6420289 A JP6420289 A JP 6420289A JP H02244884 A JPH02244884 A JP H02244884A
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Landscapes
- Control Of Gas Discharge Display Tubes (AREA)
- Synchronizing For Television (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要〕
本発明は、ＸＹマトリクス形ＡＣプラズマディスプレイ
に係り、特にそのプラズマディスプレイパネル（以下、
ＦＤＰという。）の駆動に用いられる水平同期信号調整
回路に関し、 入力される水平同期信号のパルス数が偶数であるか奇数
であるかに拘らず、常にＰＤＰ側に偶数個の水平同期信
号を送出しうる水平同期信号調整回路を提供することを
目的とし、 外部から入力される水平同期信号に同期してプラズマデ
ィスプレイパネルの上下または左右方向一対に設けられ
た走査駆動回路を駆動することにより、階調表示を行う
プラズマディスプレイにおいて、前記入力水平同期信号
のパルス数が偶数か奇数かを判別する偶数判別回路と、
前記入力水平同期信号のパルス数が奇数である場合に１
パルス抜取ることにより偶数化し、その偶数化された水
平同期信号を前記走査駆動回路に出力する偶数化回路と
、を備えて構成する。
に係り、特にそのプラズマディスプレイパネル（以下、
ＦＤＰという。）の駆動に用いられる水平同期信号調整
回路に関し、 入力される水平同期信号のパルス数が偶数であるか奇数
であるかに拘らず、常にＰＤＰ側に偶数個の水平同期信
号を送出しうる水平同期信号調整回路を提供することを
目的とし、 外部から入力される水平同期信号に同期してプラズマデ
ィスプレイパネルの上下または左右方向一対に設けられ
た走査駆動回路を駆動することにより、階調表示を行う
プラズマディスプレイにおいて、前記入力水平同期信号
のパルス数が偶数か奇数かを判別する偶数判別回路と、
前記入力水平同期信号のパルス数が奇数である場合に１
パルス抜取ることにより偶数化し、その偶数化された水
平同期信号を前記走査駆動回路に出力する偶数化回路と
、を備えて構成する。
本発明は、ＸＹママトリクス形Ｃプラズマディスプレイ
に係り、特にそのプラズマディスプレイパネル（以下、
ＦＤＰという。）の駆動に用いられる水平同期信号調整
回路に関する。
に係り、特にそのプラズマディスプレイパネル（以下、
ＦＤＰという。）の駆動に用いられる水平同期信号調整
回路に関する。
一般に、ＣＲＴ （Ｃａｔｈｏｄ Ｒａｙ Ｔｖｂｅ
）が表示装置の中心であったが、最近では情報化社会の
進展に伴う表示装置の多様化によりフラットデイスプレ
ィの開発が進められている。現在のところ、フラットデ
イスプレィとしては、エレクトロルミネセンス（Ｅ Ｌ
） 発光ダイオード（ＬＥＤ）、ＦＤＰ等の能動型の
ものや、液晶（ＬＣＤ）、エレクトロクロミツク（ＥＣ
Ｄ）等の受動型のものが知られている。
）が表示装置の中心であったが、最近では情報化社会の
進展に伴う表示装置の多様化によりフラットデイスプレ
ィの開発が進められている。現在のところ、フラットデ
イスプレィとしては、エレクトロルミネセンス（Ｅ Ｌ
） 発光ダイオード（ＬＥＤ）、ＦＤＰ等の能動型の
ものや、液晶（ＬＣＤ）、エレクトロクロミツク（ＥＣ
Ｄ）等の受動型のものが知られている。
このうちＦＤＰは放電セルに印加する駆動電圧の形式に
よってＡ、 Ｃ形ＦＤＰ （間接放電型）己、ＤＣ形、
ＦＤＰ （直接放電型）とに分類される。
よってＡ、 Ｃ形ＦＤＰ （間接放電型）己、ＤＣ形、
ＦＤＰ （直接放電型）とに分類される。
また、構造形式によってＸＹママトリクス形セグメント
形に分類される。
形に分類される。
本発明は、このうちのＸＹマトリクス形電極構造をもつ
ＡＣ形ＦＤＰに関するものである。
ＡＣ形ＦＤＰに関するものである。
かかるＡＣ形ＦＤＰは高コントラスト、広視野等の利点
を備えている。ＡＣ形ＦＤＰは従来から階調化が難しい
といわれてきたが、近年の駆動技術の進歩によって階調
表示が実現されている。しかし、独特の駆動法を用いる
ため、入力インタフェイスのタイミングに制限が生じて
おり、この制限をなくす必要がある。
を備えている。ＡＣ形ＦＤＰは従来から階調化が難しい
といわれてきたが、近年の駆動技術の進歩によって階調
表示が実現されている。しかし、独特の駆動法を用いる
ため、入力インタフェイスのタイミングに制限が生じて
おり、この制限をなくす必要がある。
第６図にＡＣ形ＦＤＰを用いた表示装置の概要を示す。
この装置は、大別して表示駆動ユニット１と、この表示
駆動ユニット１を制御する表示制御ユニット２とからな
る。
駆動ユニット１を制御する表示制御ユニット２とからな
る。
表示制御ユニット２のインタフェイス回路３にアドレス
データ制御信号が入力されると、表示アドレスバッファ
４を介して表示駆動ユニット１のＹ駆動回路５に与えら
れる。Ｙ駆動回路５はアドレスデータによりＹマド９フ
２回路６を介して指定されるＦＤＰ７の複数（例えば、
４００本）のＹ電極８を駆動する。ＦＤＰ７はＸ、Ｙ電
極を備えた対向基板（ガラス）間に放電ガスを封入した
もので、各基板にＸ、Ｙ電極層と誘電体層が積層されて
いて、壁電荷を利用して発光表示が行われる公知のＡＣ
形ＦＤＰである。一方、インタフェイス回路３に入力さ
れたアドレスデータ制御信号により表示制御ユニット２
の表示制御回路９は表示駆動パルス発生器１０をして表
示駆動ユニット１のＸ駆動回路１１に表示駆動パルスを
与える。
データ制御信号が入力されると、表示アドレスバッファ
４を介して表示駆動ユニット１のＹ駆動回路５に与えら
れる。Ｙ駆動回路５はアドレスデータによりＹマド９フ
２回路６を介して指定されるＦＤＰ７の複数（例えば、
４００本）のＹ電極８を駆動する。ＦＤＰ７はＸ、Ｙ電
極を備えた対向基板（ガラス）間に放電ガスを封入した
もので、各基板にＸ、Ｙ電極層と誘電体層が積層されて
いて、壁電荷を利用して発光表示が行われる公知のＡＣ
形ＦＤＰである。一方、インタフェイス回路３に入力さ
れたアドレスデータ制御信号により表示制御ユニット２
の表示制御回路９は表示駆動パルス発生器１０をして表
示駆動ユニット１のＸ駆動回路１１に表示駆動パルスを
与える。
Ｘ駆動回路１１はＸマトリクス回路１２を介して指定さ
れるＦＤＰ７の複数（例えば、６００本）のＸ電極１３
を駆動する。このようにしてＹ電極８とＸＩＩｔ極１３
とを選択的に駆動することにより、対応するＹ電極８と
Ｘ電極１３との交点にある放電セル１４が放電してプラ
ズマ発光が行われ、選択された各放電セル１４での発光
により、各種文字、図形等の画像が形成されることとな
る。
れるＦＤＰ７の複数（例えば、６００本）のＸ電極１３
を駆動する。このようにしてＹ電極８とＸＩＩｔ極１３
とを選択的に駆動することにより、対応するＹ電極８と
Ｘ電極１３との交点にある放電セル１４が放電してプラ
ズマ発光が行われ、選択された各放電セル１４での発光
により、各種文字、図形等の画像が形成されることとな
る。
ＦＤＰ７上の全放電セルの数は、上記例の場合４００
（Ｙ）Ｘ６００ （Ｘ） ドツトとなる。なお、Ｙ駆
動回路５、Ｙマド９フ２回路６、Ｘ駆動回路１１、Ｘマ
トリクス回路１２がそれぞれ２分割されているのは、Ｘ
−Ｙの各電極数がｍ本×ｎ本、七多数である場合に電極
間隔が狭くなるので端子の取出しを容易にするためであ
る。
（Ｙ）Ｘ６００ （Ｘ） ドツトとなる。なお、Ｙ駆
動回路５、Ｙマド９フ２回路６、Ｘ駆動回路１１、Ｘマ
トリクス回路１２がそれぞれ２分割されているのは、Ｘ
−Ｙの各電極数がｍ本×ｎ本、七多数である場合に電極
間隔が狭くなるので端子の取出しを容易にするためであ
る。
第７図に示すように、ＦＤＰ７を駆動するための電圧と
しては、ＦＤＰ７の各放電セル１４に表示データを書き
込むためのパルス（以下、書き込みパルスという。）Ｐ
ｗと、書き込んだ表示デ・−タを維持（つまり、放電の
維持）するためのパルス（以下、維持パルスという。）
Ｐｓと、−ｐ書き込んだ表示データを消去（つまり、放
電停止に）を行うためのパルス（以下、消去パルスとい
う。）ＰＥが用いられている。
しては、ＦＤＰ７の各放電セル１４に表示データを書き
込むためのパルス（以下、書き込みパルスという。）Ｐ
ｗと、書き込んだ表示デ・−タを維持（つまり、放電の
維持）するためのパルス（以下、維持パルスという。）
Ｐｓと、−ｐ書き込んだ表示データを消去（つまり、放
電停止に）を行うためのパルス（以下、消去パルスとい
う。）ＰＥが用いられている。
表示データの書き込み、維持、消去の方法には種々ある
が、大別して、各放電セル１４を個々に選択して放電さ
せる方式と、各Ｘ電極１３ごとに一旦当該Ｘ電極１３上
の放電セルを全部放電させたのち、消去パルスＰＥによ
り選択的に放電セル１４を消去する方式とがある。ここ
での説明は後者の線順次駆動方式に関して述べている。
が、大別して、各放電セル１４を個々に選択して放電さ
せる方式と、各Ｘ電極１３ごとに一旦当該Ｘ電極１３上
の放電セルを全部放電させたのち、消去パルスＰＥによ
り選択的に放電セル１４を消去する方式とがある。ここ
での説明は後者の線順次駆動方式に関して述べている。
線順次駆動方式によれば、選択されたＹ電極上の全ての
放電セル１４は一旦発光したのち、不要な放電セル１４
が選択的に消去され、残った放電セル１４によって所望
の画像が形成されることとなる。このことを第７図を用
いてさらに詳述する。
放電セル１４は一旦発光したのち、不要な放電セル１４
が選択的に消去され、残った放電セル１４によって所望
の画像が形成されることとなる。このことを第７図を用
いてさらに詳述する。
第７図は従来の線順次駆動方式による駆動パルスと発光
との対応を示す図である。まず、あるＸ電極１３を選択
しない場合（消去動作）ＴＡにおいては、ＰＤＰ７の１
水平期間（ＩＨ）において、対応するＹ電極に書き込み
パルスＰｙが印加され、次のタイミングで同じＹ電極に
消去パルスＰＥが印加され、次いで全Ｙ電極に維持パル
スＰｓが印加される。その結果、対応するＸ電極１３は
書き込みパルスＰ と消去パルスＰＥとによりＬＡの■ ようにそれぞれ発光するが、それ以降は次の書き込みパ
ルスＰｖが印加されるまで発光しない。
との対応を示す図である。まず、あるＸ電極１３を選択
しない場合（消去動作）ＴＡにおいては、ＰＤＰ７の１
水平期間（ＩＨ）において、対応するＹ電極に書き込み
パルスＰｙが印加され、次のタイミングで同じＹ電極に
消去パルスＰＥが印加され、次いで全Ｙ電極に維持パル
スＰｓが印加される。その結果、対応するＸ電極１３は
書き込みパルスＰ と消去パルスＰＥとによりＬＡの■ ようにそれぞれ発光するが、それ以降は次の書き込みパ
ルスＰｖが印加されるまで発光しない。
一方、Ｘ電極１３が選択される場合（＠き込み動作）Ｔ
Ｂにおいては、ＰＤＰ７のＩＨ期間において、同様にあ
るＹ？Ｉｔ極に書き込みパルスＰｖが印加されるが、次
のタイミングに消去パルスＰＥは印加されず、全Ｙ電極
に維持パルスＰｓが印加される。その結果、対応するＸ
電極１３はそれ以降法の書き込みパルスＰｖと消去パル
スＰＥが印加されるまでＬＢのように発光を維持する。
Ｂにおいては、ＰＤＰ７のＩＨ期間において、同様にあ
るＹ？Ｉｔ極に書き込みパルスＰｖが印加されるが、次
のタイミングに消去パルスＰＥは印加されず、全Ｙ電極
に維持パルスＰｓが印加される。その結果、対応するＸ
電極１３はそれ以降法の書き込みパルスＰｖと消去パル
スＰＥが印加されるまでＬＢのように発光を維持する。
すなわち、メモリ機能を発揮する。
以上の動作が各Ｙ電極ごとにＩＨ同期信号ＶＩＩに同期
して行われ、１垂直向期（］Ｖ）信号のタイミングで１
枚の画面が形成される。
して行われ、１垂直向期（］Ｖ）信号のタイミングで１
枚の画面が形成される。
このように、従来の駆動法によれば、−基１本のＹ？Ｗ
極に書き込みパルスＰｗを印加して当該Ｙ電極上の全放
電セルを発光させたのち、必要ならば同じＹ電極に消去
パルスＰＲを印加して消去するか、あるいは、維持パル
スＰｓを印加して選択放電セルのみ発光を維持するよう
に駆動するため、選択放電セルの発光輝度は維持パルス
Ｐ３の印加周期に依存し、したがって、維持パルスＰｓ
を増やせば比例的に高輝度発光が可能となる。このこと
は、換言すれば、維持パルスＰｓを調整することにより
、第８図に示すように、選択放電セルの発光輝度Ｂ を
高い値Ｂ から低い値Ｂ ′までＩｆ Ｉｆ
１１任意に五１整することができること
を意味する。選択放電セルの発光輝度Ｂ１１と非選択（
消去〕放電以上がＡＣ形ＦＤＰの一般的動作である。
極に書き込みパルスＰｗを印加して当該Ｙ電極上の全放
電セルを発光させたのち、必要ならば同じＹ電極に消去
パルスＰＲを印加して消去するか、あるいは、維持パル
スＰｓを印加して選択放電セルのみ発光を維持するよう
に駆動するため、選択放電セルの発光輝度は維持パルス
Ｐ３の印加周期に依存し、したがって、維持パルスＰｓ
を増やせば比例的に高輝度発光が可能となる。このこと
は、換言すれば、維持パルスＰｓを調整することにより
、第８図に示すように、選択放電セルの発光輝度Ｂ を
高い値Ｂ から低い値Ｂ ′までＩｆ Ｉｆ
１１任意に五１整することができること
を意味する。選択放電セルの発光輝度Ｂ１１と非選択（
消去〕放電以上がＡＣ形ＦＤＰの一般的動作である。
次に、第９図および第１０図により従来の駆動方法の詳
細を説明する。
細を説明する。
第９図に示すように、Ｙ電極をそれぞれＹ電極Ｙ１．Ｙ
とし、Ｘ電極をそれぞれＸ電極Ｘ１Ｘ２として、各
交点のＹ電極を放電セルＡ、Ｂ。
とし、Ｘ電極をそれぞれＸ電極Ｘ１Ｘ２として、各
交点のＹ電極を放電セルＡ、Ｂ。
Ｃ，Ｄとする。第６図は、Ｘ電ｔｆｌｘ、がデータ選択
、Ｘ１ｔＸ極Ｘ はデータ非選択、Ｙ［極Ｙ、はスキャ
ン選択、Ｙ電極Ｙ２はスキャン非選択であるものとする
。したがって、放電セルＡは選択されて“点灯゛、放電
セルＢは半選択で゛不点灯”放電セルＣは半選択で“不
点灯°、放電セルＣは非選択で“不点灯°の状態となっ
ているものとする。
、Ｘ１ｔＸ極Ｘ はデータ非選択、Ｙ［極Ｙ、はスキャ
ン選択、Ｙ電極Ｙ２はスキャン非選択であるものとする
。したがって、放電セルＡは選択されて“点灯゛、放電
セルＢは半選択で゛不点灯”放電セルＣは半選択で“不
点灯°、放電セルＣは非選択で“不点灯°の状態となっ
ているものとする。
かかる点灯状部とするための駆動パルス波形を第１０図
に示す。ずなわち、放電セルＡは、第７図（ａ）に示す
ように、７ｒ１去パルスＰＥがキャンセルパルスＰＣに
よりキャンセルされ、書き込みパルスＰ および維持パ
ルスＰｓが印加されるので点灯する。放電セルＢは消去
パルスＰＥが印加されるので書き込みパルスＰ Ｓ推持
パルスＰｓが印加されても不点灯である。放電セルＣは
キャンセルパルスＰ 、維持パルスＰｓが印加されるが
、書き込みパルスＰｗがないので不点灯である。
に示す。ずなわち、放電セルＡは、第７図（ａ）に示す
ように、７ｒ１去パルスＰＥがキャンセルパルスＰＣに
よりキャンセルされ、書き込みパルスＰ および維持パ
ルスＰｓが印加されるので点灯する。放電セルＢは消去
パルスＰＥが印加されるので書き込みパルスＰ Ｓ推持
パルスＰｓが印加されても不点灯である。放電セルＣは
キャンセルパルスＰ 、維持パルスＰｓが印加されるが
、書き込みパルスＰｗがないので不点灯である。
放電セルＤは維持パルスＰｓのみで不点灯である。
以」−のＡＣ形ＦＤＰにおいて、階調表示を行う場合、
当該ＡＣ形ＦＤＰの上下または左右（Ｙ電極方向）方向
一対に走査駆動回路が設けられ、各Ｙｍ極ごとに交互に
駆動されるようになっている。
当該ＡＣ形ＦＤＰの上下または左右（Ｙ電極方向）方向
一対に走査駆動回路が設けられ、各Ｙｍ極ごとに交互に
駆動されるようになっている。
これは、階９週表示に際して走査駆動回路への走査デー
タの転送を簡単にするためである。そのためには、外部
から入力される水平同期信号のパルス数は常に偶数とす
る必要があった。
タの転送を簡単にするためである。そのためには、外部
から入力される水平同期信号のパルス数は常に偶数とす
る必要があった。
しかしながら、ＡＣ形ＦＤＰはユーザ側においてそれぞ
れ異なる仕様の下で組み込まれる場合があり、必ずしも
水平同期信号が偶数で与えられるか否かは保証されない
。
れ異なる仕様の下で組み込まれる場合があり、必ずしも
水平同期信号が偶数で与えられるか否かは保証されない
。
そこで、本発明は、入力される水平同期信号のパルス数
が偶数であるか奇数であるかに拘らず、常にＰＤＰ側に
偶数個の水平同期信号を送出しうる水平同期信号調整回
路を提供することを目的とする。
が偶数であるか奇数であるかに拘らず、常にＰＤＰ側に
偶数個の水平同期信号を送出しうる水平同期信号調整回
路を提供することを目的とする。
上記課題を解決するために、本発明は、外部から入力さ
れる水平同期信号（Ｈｓｙｎｃ）に同期してプラズマデ
ィスプレイパネルの上下または左右方向一対に設けられ
た走査駆動回路を駆動することにより、階調表示を行う
プラズマディスプレイにおいて、前記入力水平同期信号
（Ｈｓｙｒ＋ｃ）のパルス数が偶数か奇数かを判別する
偶数判別回路（１００）と、前記人力水平同期信号（Ｈ
ｓｙｎｃ）のパルス数が奇数である場合に１パルス抜取
ることにより偶数化し、その偶数化された水平同期信号
（Ｈｓｙｎｃ’ ）と前記走査駆動回路に出力する偶数
化回路（２００）と、を備えて構成する。
れる水平同期信号（Ｈｓｙｎｃ）に同期してプラズマデ
ィスプレイパネルの上下または左右方向一対に設けられ
た走査駆動回路を駆動することにより、階調表示を行う
プラズマディスプレイにおいて、前記入力水平同期信号
（Ｈｓｙｒ＋ｃ）のパルス数が偶数か奇数かを判別する
偶数判別回路（１００）と、前記人力水平同期信号（Ｈ
ｓｙｎｃ）のパルス数が奇数である場合に１パルス抜取
ることにより偶数化し、その偶数化された水平同期信号
（Ｈｓｙｎｃ’ ）と前記走査駆動回路に出力する偶数
化回路（２００）と、を備えて構成する。
すなわち、本発明は、１フレーム内の水平同期信号（Ｈ
ｓｙｎｃ）の数に対する制限を除くよう、水平同期信号
のパルス数を自動的に判別し、偶数化するよう調整し、
外部での調整を不要としたものである。
ｓｙｎｃ）の数に対する制限を除くよう、水平同期信号
のパルス数を自動的に判別し、偶数化するよう調整し、
外部での調整を不要としたものである。
本発明によれば、外部から入力される水平同期信号（Ｈ
ｓｙｎｃ）のパルス数が偶奇判別回路（１００）により
判別される。判別された結果、奇数であった場合、偶数
化回路（２００）は人力同期信号（Ｈｓｙｎｃ）の偶数
化を行う（Ｈ５ｙｎｅ’ ）。
ｓｙｎｃ）のパルス数が偶奇判別回路（１００）により
判別される。判別された結果、奇数であった場合、偶数
化回路（２００）は人力同期信号（Ｈｓｙｎｃ）の偶数
化を行う（Ｈ５ｙｎｅ’ ）。
したがって、本発明によれば、任意の数の水平同期信号
を人力したとしても自動的に判別し、かつ偶数化を行う
ため、外部調整は不要となる。
を人力したとしても自動的に判別し、かつ偶数化を行う
ため、外部調整は不要となる。
次に、本発明の実施例を図面に基づいて説明する。
第１図に本発明に係る水平同期信号調整回路の概要を示
す。
す。
第１図に示すように、水平同期信号調整回路は、外部か
ら人力される水平同期信号Ｈ５ｙｎｃおよび垂直同期信
号ｖ ５ｙｎｃを入力として水平同期信号Ｈ５ｙｎｅの
偶奇を判別（７、奇数であった場合に選択信号ＳＥＬを
出力する偶奇判別回路１００と、偶奇判別回路１００か
らの選択信号ＳＥＬにより水平同期信号Ｈ５ｙｎｃを偶
数化してＦ’ＤＰの走査駆動回路（図示せず）に偶数化
水下同期信号Ｈ５ｙｎｃ’を出力する偶数化回路２００
とを備えて構成される。垂直同期信号ｖ ５ｙｎｃは偶
数化回路２００からバイパスされて偶数化水平同期信号
Ｈ５ｙｎｃ’ とともに出力される。
ら人力される水平同期信号Ｈ５ｙｎｃおよび垂直同期信
号ｖ ５ｙｎｃを入力として水平同期信号Ｈ５ｙｎｅの
偶奇を判別（７、奇数であった場合に選択信号ＳＥＬを
出力する偶奇判別回路１００と、偶奇判別回路１００か
らの選択信号ＳＥＬにより水平同期信号Ｈ５ｙｎｃを偶
数化してＦ’ＤＰの走査駆動回路（図示せず）に偶数化
水下同期信号Ｈ５ｙｎｃ’を出力する偶数化回路２００
とを備えて構成される。垂直同期信号ｖ ５ｙｎｃは偶
数化回路２００からバイパスされて偶数化水平同期信号
Ｈ５ｙｎｃ’ とともに出力される。
偶奇判別回路１００の回路構成を第２図に、その動作タ
イムチャートを第３図に示す。偶奇判別回路１００は、
Ｊ−にフリップフロップ（以下、ＪＫ−ＦＦという。）
１０１により水平同期信号Ｈ５ｙｎｅの周期ごとに反転
する信号（第３図（Ｃ））反転信号Ａを作り、垂直同期
信号ｖ ５ｙｎｅをインバータ１０５を介してＤフリッ
プフロップ（以下、Ｄ−ＦＦという。）１０２，１０３
に与え、ＤＦＦ１０２のデイレ−出力とＤ −Ｆ Ｆ
１．０３のデイレ−出力とを排他的論理和ゲート（以下
、ＥＸ−ＯＲゲートという。）１０４に人力することに
より、垂直同期信号ｖ ５ｙｎｃの周期ごとに水平同期
信号Ｈ５ｙｎａの偶奇を判断し、反転信号Ａが論理゛１
゛のとき偶数、論理“０“のとき奇数とし、奇数のとき
論理″１″の選択信号ＳＥＬを出力する。この選択信号
ＳＥＬは偶数化回路２００に送られる。
イムチャートを第３図に示す。偶奇判別回路１００は、
Ｊ−にフリップフロップ（以下、ＪＫ−ＦＦという。）
１０１により水平同期信号Ｈ５ｙｎｅの周期ごとに反転
する信号（第３図（Ｃ））反転信号Ａを作り、垂直同期
信号ｖ ５ｙｎｅをインバータ１０５を介してＤフリッ
プフロップ（以下、Ｄ−ＦＦという。）１０２，１０３
に与え、ＤＦＦ１０２のデイレ−出力とＤ −Ｆ Ｆ
１．０３のデイレ−出力とを排他的論理和ゲート（以下
、ＥＸ−ＯＲゲートという。）１０４に人力することに
より、垂直同期信号ｖ ５ｙｎｃの周期ごとに水平同期
信号Ｈ５ｙｎａの偶奇を判断し、反転信号Ａが論理゛１
゛のとき偶数、論理“０“のとき奇数とし、奇数のとき
論理″１″の選択信号ＳＥＬを出力する。この選択信号
ＳＥＬは偶数化回路２００に送られる。
偶数化回路２００の回路構成を第４図に、その動作タイ
ムチャートを第５図に示す。偶数化回路２００は、垂直
同期信号Ｖ ５ｙｎｅをデータ人力としてＤ−ＦＦ２０
１．２０２に与え、水平同期信号Ｈ５ｙｎｃをＤ−ＦＦ
２０１，２０２のクリアパルス入力ＣＩ）およびインバ
ータ２０６を介してＮＡＮＤゲート２０４に入力し、選
択信号ＳＥＬをＲ−Ｓフリップフロップ（以下、Ｒ５−
ＦＦという。）２０５のセゾト入力Ｓに与えることによ
り、垂直同期信号Ｖ ５ｙｎＣごとに１水平開期信号Ｈ
ｓ）／ｎｃの周期のパルスを作り（第５図（ｅ））、選
択信号ＳＥＬが１″のとき水平同期信号Ｈ５ｙｎｃをマ
スクすることにより】水羽間期パルスを削除する（第５
図（ｆ））。この１水平開期パルスの削除により、水平
同期信号Ｈ５ｙｎｅが奇数の場合でも必ず偶数化水平同
期信号Ｈ５ｙｎｃ’ は偶数となる。
ムチャートを第５図に示す。偶数化回路２００は、垂直
同期信号Ｖ ５ｙｎｅをデータ人力としてＤ−ＦＦ２０
１．２０２に与え、水平同期信号Ｈ５ｙｎｃをＤ−ＦＦ
２０１，２０２のクリアパルス入力ＣＩ）およびインバ
ータ２０６を介してＮＡＮＤゲート２０４に入力し、選
択信号ＳＥＬをＲ−Ｓフリップフロップ（以下、Ｒ５−
ＦＦという。）２０５のセゾト入力Ｓに与えることによ
り、垂直同期信号Ｖ ５ｙｎＣごとに１水平開期信号Ｈ
ｓ）／ｎｃの周期のパルスを作り（第５図（ｅ））、選
択信号ＳＥＬが１″のとき水平同期信号Ｈ５ｙｎｃをマ
スクすることにより】水羽間期パルスを削除する（第５
図（ｆ））。この１水平開期パルスの削除により、水平
同期信号Ｈ５ｙｎｅが奇数の場合でも必ず偶数化水平同
期信号Ｈ５ｙｎｃ’ は偶数となる。
なお、反転信号Ａが偶数を表わす場合はそのまま水Ｗ同
期信号Ｈ５ｙｎｃが出力される。
期信号Ｈ５ｙｎｃが出力される。
以」−の通り、本発明によれば、人力される水平同期信
号が偶数か奇数かにがかわらず自動的に偶数化して、常
に偶数パルスを走査駆動回路に送ることができ、ＦＤＰ
を階調駆動できる。
号が偶数か奇数かにがかわらず自動的に偶数化して、常
に偶数パルスを走査駆動回路に送ることができ、ＦＤＰ
を階調駆動できる。
第１図は本発明の実施例のブロック図、第２図は偶奇判
別回路の回路図、 第３図は偶奇判別回路の動作タイムチャート、第４図は
偶数化回路の回路図、 第５図は偶数化回路の動作タイムチャート、第６図は従
来のＡＣ形ＦＤＰ表示装置の概要図、第７図は従来の駆
動方法の駆動波形図、第８図は従来の輝度Ｒ整方法の説
明図、第９図は放電セルの説明図、 第１０図は従来の駆動波形図である。 １００・・・偶奇判別回路 １０１・・・ＪＫ−ＦＦ １０２・・・Ｄ−ＦＦ １０３・・・Ｄ−ＦＦ １０４・・・ＥＸ−ＯＲゲート １０５・・インバータ ２００・・・偶数化回路 ２０１・・・Ｄ−ＦＦ ２０２・・・Ｄ−ＦＦ ２０３・・・ＮＡＮＤゲート ２０４・・・ＮＡＮＤゲート ２０５・・・Ｒ５−ＦＦ ２０６・・・インバータ Ｈ５ｙｎｃ・・・水平同期信号 Ｈ５ｙｎｅ’ ・・・偶数化水平同期信号ｖ ５ｙｎｃ
・・・垂直同期信号 ＼〜１７、ン′ ７杢−、ＪＥ明／）実施伊ｊのフ゛ロック１革 Ｉ ≦ 偶奇判別田距Ｏ目玲醪 箒 ＾奇判別口訃Ｏ動イ）タイム子マート ヱ ア υ ＃ｉ氷（’ＩＡＣ型ＰＤＰ東ホ兼ｚｎ槻暑図！ 図 （７Ａ牧化日路の回路図 藝 コ 偶収化回！／）ｔｊｊ＋乍タイムチτ〜Ｆ従来／）！ａ
！方法Ｏ駄動波形乙 第 目 ４貫 ↑ 従来Ｏ輝／（鯛！方沃／）ｆｔ、朗図 第６ 図 （データ遍（尺） Ｘ。 （テ゛−タ紳亙択） 放電セル、ｎ′ｆ日ｇ回 箒 円 従未Ｏ褪動オ千図
別回路の回路図、 第３図は偶奇判別回路の動作タイムチャート、第４図は
偶数化回路の回路図、 第５図は偶数化回路の動作タイムチャート、第６図は従
来のＡＣ形ＦＤＰ表示装置の概要図、第７図は従来の駆
動方法の駆動波形図、第８図は従来の輝度Ｒ整方法の説
明図、第９図は放電セルの説明図、 第１０図は従来の駆動波形図である。 １００・・・偶奇判別回路 １０１・・・ＪＫ−ＦＦ １０２・・・Ｄ−ＦＦ １０３・・・Ｄ−ＦＦ １０４・・・ＥＸ−ＯＲゲート １０５・・インバータ ２００・・・偶数化回路 ２０１・・・Ｄ−ＦＦ ２０２・・・Ｄ−ＦＦ ２０３・・・ＮＡＮＤゲート ２０４・・・ＮＡＮＤゲート ２０５・・・Ｒ５−ＦＦ ２０６・・・インバータ Ｈ５ｙｎｃ・・・水平同期信号 Ｈ５ｙｎｅ’ ・・・偶数化水平同期信号ｖ ５ｙｎｃ
・・・垂直同期信号 ＼〜１７、ン′ ７杢−、ＪＥ明／）実施伊ｊのフ゛ロック１革 Ｉ ≦ 偶奇判別田距Ｏ目玲醪 箒 ＾奇判別口訃Ｏ動イ）タイム子マート ヱ ア υ ＃ｉ氷（’ＩＡＣ型ＰＤＰ東ホ兼ｚｎ槻暑図！ 図 （７Ａ牧化日路の回路図 藝 コ 偶収化回！／）ｔｊｊ＋乍タイムチτ〜Ｆ従来／）！ａ
！方法Ｏ駄動波形乙 第 目 ４貫 ↑ 従来Ｏ輝／（鯛！方沃／）ｆｔ、朗図 第６ 図 （データ遍（尺） Ｘ。 （テ゛−タ紳亙択） 放電セル、ｎ′ｆ日ｇ回 箒 円 従未Ｏ褪動オ千図
Claims (1)
- 【特許請求の範囲】 外部から入力される水平同期信号（Ｈｓｙｎｃ）に同期
してプラズマディスプレイパネルの上下または左右方向
一対に設けられた走査駆動回路を駆動することにより、
階調表示を行うプラズマディスプレイにおいて、 前記入力水平同期信号（Ｈｓｙｎｃ）のパルス数が偶数
か奇数かを判別する偶数判別回路（１００）と、 前記入力水平同期信号（Ｈｓｙｎｃ）のパルス数が奇数
である場合に１パルス抜取ることにより偶数化し、その
偶数化された水平同期信号 （Ｈｓｙｎｃ′）と前記走査駆動回路に出力する偶数化
回路（２００）と、 を備えたことを特徴とするＡＣ形プラズマディスプレイ
の水平同期信号調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1064202A JPH02244884A (ja) | 1989-03-16 | 1989-03-16 | Ａｃ形プラズマディスプレイの水平同期信号調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1064202A JPH02244884A (ja) | 1989-03-16 | 1989-03-16 | Ａｃ形プラズマディスプレイの水平同期信号調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02244884A true JPH02244884A (ja) | 1990-09-28 |
Family
ID=13251247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1064202A Pending JPH02244884A (ja) | 1989-03-16 | 1989-03-16 | Ａｃ形プラズマディスプレイの水平同期信号調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02244884A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006189863A (ja) * | 2004-12-30 | 2006-07-20 | Magnachip Semiconductor Ltd | パリティ信号生成装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62269197A (ja) * | 1986-05-16 | 1987-11-21 | セイコーインスツルメンツ株式会社 | 液晶表示装置 |
| JPS62272777A (ja) * | 1986-05-21 | 1987-11-26 | Seiko Epson Corp | 液晶マトリクス・パネルの駆動方法 |
-
1989
- 1989-03-16 JP JP1064202A patent/JPH02244884A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62269197A (ja) * | 1986-05-16 | 1987-11-21 | セイコーインスツルメンツ株式会社 | 液晶表示装置 |
| JPS62272777A (ja) * | 1986-05-21 | 1987-11-26 | Seiko Epson Corp | 液晶マトリクス・パネルの駆動方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006189863A (ja) * | 2004-12-30 | 2006-07-20 | Magnachip Semiconductor Ltd | パリティ信号生成装置 |
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