KR20000044742A - 영상 신호 포맷 판별 장치 - Google Patents
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Abstract
본 발명은 서로 다른 영상 신호 포맷들을, 입력되는 영상 신호에 포함된 수평 동기 펄스와 수직 동기 펄스를 이용하여 판별하는 영상 신호 포맷 판별 장치로서: 소정의 클록 펄스를 발생하는 클록 발생부; 상기 수평 동기 펄스가 입력되고 난후, 제 1 기설정 시간이 경과하고 나면, 상기 클록 펄스수를 카운트하기 시작하여 다음 수평 동기 펄스가 입력되면 리셋되는 것으로, 1수평 동기 펄스 구간동안에 발생되는 상기 클록 펄스수를 검출하는 수평 동기 신호 주기 검출부; 상기 수직 동기 펄스가 입력되고 난후 제 2 기설정 시간이 경과하고 나면, 상기 수평 동기 펄스수를 카운트하기 시작하여 다음 수직 동기 펄스가 입력되면 리셋되는 것으로, 1수직 동기 펄스 구간동안에 발생되는 상기 수평 동기 펄스수를 검출하는 수직 동기 신호 주기 검출부; 상기 수평 동기 펄스와 수직 동기 펄스에 의해 상기 입력되는 영상 신호가 짝수 필드인지 또는 홀수 필드인지를 판별하여, 필드 판별 신호를 생성하는 필드 판별부; 상기 서로 다른 영상 포맷에 일대일 대응되는 한필드내에서 1수평 동기 펄스 구간에 발생될수 있는 클록 펄스수와 1수직 동기 펄스 구간에 발생될수 있는 수평 동기 펄스수가 테이블로 작성되어 저장되어 있으며, 상기 필드 판별 신호와, 상기 1수평 동기 펄스 구간에 발생된 클록 펄스수, 및 상기 1수직 동기 펄스 구간에 발생된 수평 동기 펄스수가 입력되면, 상기 저장된 테이블에 의거하여, 상기 입력된 영상신호의 포맷을 판별하고, 이에 대응하는 신호를 발생하는 모드 판별 테이블을 포함하여 구성함을 특징으로 한다.
Description
본 발명은 영상 신호의 포맷을 판별하는 영상 신호 포맷 판별 장치에 관한 것으로, 특히 수평 및 수직 동기 주기를 논리 회로를 이용하여 카운트하여 영상 신호 포맷을 판별하는 영상 신호 포맷 판별 장치에 관한 것이다.
일반적으로, TV 모니터, PDP(Plasma Display Panel), LCD(Liquid Crystal Display)등과 같은 표시 장치에는 다양한 신호 포맷의 영상 신호가 제공되고 있다.
알려져 있는 영상 신호 포맷으로는 예를들어 화소수가 640*480인 VGA 모드, 화소수가 800*600인 SVGA 모드, 화소수가 1024*768인 XGA 모드, 화소수가 1280*1024인 SXGA 모드, 화소수가 1600*1200인 VXGA모드등이 있다.
따라서, 다양한 영상 신호 포맷의 영상을 소정의 표시 장치에 표시해주기 위해서, 일반적으로 입력되는 영상 신호의 포맷을 판별하여, 재조정을 위한 스케일링 펙터(scaling factor)를 결정하고 있다.
영상 신호의 포맷은 영상 신호에 포함되어 있는 수평 동기 펄스의 발생 주기와, 수직 동기 펄스의 발생 주기 기간동안 발생되는 수평 동기 펄스수를 검출함에 의해 판별된다. 즉, 영상 신호에 포함된 수평 동기 펄스의 발생 주기와, 수직 동기 펄스의 발생 주기 기간동안에 발생되는 수평 동기 펄스수는 상술한 VGA 모드, SVGA 모드, XGA 모드, SXGA 모드, VXGA모드에 따라 다르다.
종래에는 영상 신호로부터 수평 및 수직 동기 신호를 분리한후, 시스템을 제어하는 CPU 내부에 장착된 타이머를 이용하여 수평 동기 펄스의 발생 주기와, 수직 동기 펄스의 발생 주기 기간동안에 발생되는 수평 동기 펄스수를 카운트하고, 카운트된 결과값에 의거하여 영상 신호의 포맷을 판별하였다. 그러나, 영상 신호의 포맷을 판별하는데 있어서, CPU를 이용하고 있기 때문에, CPU의 부하량이 증가하고, 또한 판별 속도가 비교적 느린 단점이 있었다.
따라서, 본 발명은 영상 신호의 포맷을 판별하는데 있어서, 논리 회로를 이용함으로서, 보다 빠르게 영상 신호 포맷을 판별하고, CPU의 부하량을 줄여줄수 있는 영상 신호 포맷 판별 장치를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 서로 다른 영상 신호 포맷들을, 입력되는 영상 신호에 포함된 수평 동기 펄스와 수직 동기 펄스를 이용하여 판별하는 영상 신호 포맷 판별 장치로서: 소정의 클록 펄스를 발생하는 클록 발생부; 상기 수평 동기 펄스가 입력되고 난후, 제 1 기설정 시간이 경과하고 나면, 상기 클록 펄스수를 카운트하기 시작하여 다음 수평 동기 펄스가 입력되면 리셋되는 것으로, 1수평 동기 펄스 구간동안에 발생되는 상기 클록 펄스수를 검출하는 수평 동기 신호 주기 검출부; 상기 수직 동기 펄스가 입력되고 난후 제 2 기설정 시간이 경과하고 나면, 상기 수평 동기 펄스수를 카운트하기 시작하여 다음 수직 동기 펄스가 입력되면 리셋되는 것으로, 1수직 동기 펄스 구간동안에 발생되는 상기 수평 동기 펄스수를 검출하는 수직 동기 신호 주기 검출부; 상기 수평 동기 펄스와 수직 동기 펄스에 의해 상기 입력되는 영상 신호가 짝수 필드인지 또는 홀수 필드인지를 판별하여, 필드 판별 신호를 생성하는 필드 판별부; 상기 서로 다른 영상 포맷에 일대일 대응되는 한필드내에서 1수평 동기 펄스 구간에 발생될수 있는 클록 펄스수와 1수직 동기 펄스 구간에 발생될수 있는 수평 동기 펄스수가 테이블로 작성되어 저장되어 있으며, 상기 필드 판별 신호와, 상기 1수평 동기 펄스 구간에 발생된 클록 펄스수, 및 상기 1수직 동기 펄스 구간에 발생된 수평 동기 펄스수가 입력되면, 상기 저장된 테이블에 의거하여, 상기 입력된 영상신호의 포맷을 판별하고, 이에 대응하는 신호를 발생하는 모드 판별 테이블을 포함하여 구성함을 특징으로 한다.
도 1은 본 발명의 바람직한 실시예에 따른 영상 신호 포맷 판별 장치의 세부 구성도,
도 2 및 도 3은 도 1의 영상 신호 포맷 장치의 각부 파형도.
＜도면의 주요부분에 대한 부호의 설명＞
110 : 수평 동기 신호 주기 검출부
120 : 수직 동기 신호 주기 검출부
130 : 클럭 발생부 140 : 필드 판별부
150 : 모드 판별 테이블
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.
도 1에는 본 발명의 실시예에 따른 영상 신호 포맷 판별 장치가 도시되고, 도 2 및 도 3에는 본 발명의 실시예에 따른 영상 신호 포맷 판별 장치의 각부 파형도가 도시된다.
도 1에서, 영상 신호 포맷 판별 장치는 수평 동기 신호 주기 검출부(110), 수직 동기 신호 주기 검출부(120), 클럭 발생부(130), 필드 판별부(140), 모드 판별 테이블(150)으로 구성된다.
도 1 및 도 2 를 참조하면, 클럭 발생부(130)는 소정의 클록 펄스(도 2a)를 발생한다.
수평 동기 신호 주기 검출부(110)에는 라인L1을 통하여 클록 펄스가 입력되고, 라인L2을 통하여 소정 영상 신호에서 분리된 수평 동기 펄스(도 2b)가 입력된다. 수평 동기 신호 주기 검출부(110)는 제 1 및 제 2 D플립 플롭(D1,D2)과, NAND 게이트(112), 제 1 카운터(114)를 포함한다.
라인L1상의 클록 펄스는 제 1 D플립 플롭(D1)의 클록단(CK)과, 제 2 D플림 플롭(D2)의 클록단(CK) 및 제 1 카운터(114)에 제공되고, 라인L2상의 수평 동기 펄스는 제 1 D플립 플롭(D1)의 입력단에 제공된다. 제 1 D플립 플롭(D1)은 클록단(CK)에 입력되는 클록 펄스에 의거하여 수평 동기 펄스를 소정 시간(t1)만큼 지연시킨다(도 2c참조). 제 1 D플립 플롭(D1)에서 출력되는 지연된 수평 동기 펄스(도 2c)는 라인L3을 통하여 제 2 D플립 플롭(D2)의 입력단과, NAND 게이트(112)의 일입력단에 제공된다.
제 2 D플립 플롭(D2)는 클록(CK)단에 입력되는 클록 펄스에 의거하여 라인L3상의 수평 동기 펄스를 소정 시간(t2)만큼 지연시킨후, 지연된 수평 동기 펄스를 반전시켜 출력한다(도 2d 참조). 제 2 D플립 플롭(D2)에서 출력되는 지연/반전된 수평 동기 펄스(도 2d)는 라인L4를 경유하여 NAND 게이트(112)의 타입력단에 제공된다.
NAND 게이트(112)는 t1만큼 지연된 수평 동기 펄스와, t1+t2만큼 지연되고 반전된 수평 동기 펄스를 부정 논리곱하여 도 2e와 같은 리셋 펄스를 생성한다. NAND 게이트(112)에서 생성된 리셋 펄스는 라인L5를 경유하여 제 1 카운터(114)의 리셋단에 입력된다. 제 1 카운터(114)는 라인L1상의 클록 펄스수를 카운트하다가, 리셋단을 통하여 리셋 펄스가 입력되면, 리셋 펄스의 폴링 에지(falling edge)에서 카운트값을 리셋시킨후 리셋 펄스의 라이징 에지(rising edge)에서부터 클록 펄스에 대한 카운트를 다시 시작한다. 제 1 카운터(114)의 카운트값은 라인L6을 통하여 모드 판별 테이블(150)에 제공된다. 제 1 카운터(114)의 카운트동작은 다음 수평동기 펄스가 라인L2상에 입력된 시점에서부터 t1의 시간이 경과될 때 까지 지속된다. 이후, 잠시 리셋되었다가, 다음 수평동기 펄스가 라인L2상에 입력된 시점에서부터 t1+t2의 시간이 경과하면 다음 수평 동기 펄스에 대한 카운트 동작이 재개된다.
한편, 도 1 및 도 3을 참조하면, 수직 동기 신호 주기 검출부(120)에는 라인L2을 통하여 수평 동기 펄스(도 2a)가 입력되고, 라인L7을 통하여 소정 영상 신호에서 분리된 수직 동기 펄스(도 3b참조)가 입력된다.
수직 동기 신호 주기 검출부(120)는 제 3 및 제 4 D플립 플롭(D3,D4)과, NAND 게이트(122), 제 2 카운터(124)를 포함한다.
라인L2상의 수평 동기 펄스는 제 3 D플립 플롭(D3)의 클록단(CK)과, 제 4 D플림 플롭(D4)의 클록단(CK) 및 제 2 카운터(124)에 제공되고, 라인L7상의 수직 동기 펄스는 제 3 D플립 플롭(D3)의 입력단에 제공된다. 제 3 D플립 플롭(D3)은 클록단(CK)에 입력되는 수평 동기 펄스에 의거하여 수직 동기 펄스를 소정 시간(t3)만큼 지연시킨다(도 3c참조). 제 3 D플립 플롭(D3)에서 출력되는 지연된 수직 동기 펄스(도 3c)는 라인L8을 통하여 제 4 D플립 플롭(D4)의 입력단과, NAND 게이트(122)의 일입력단에 제공된다.
제 4 D플립 플롭(D4)는 클록(CK)단에 입력되는 클록 펄스에 의거하여 라인L8상의 수직 동기 펄스를 소정 시간(t4)만큼 지연시킨후, 지연된 수직 동기 펄스를 반전시켜 출력한다(도 3d 참조). 제 4 D플립 플롭(D4)에서 출력되는 지연/반전된 수직 동기 펄스(도 4d)는 라인L9를 경유하여 NAND 게이트(122)의 타입력단에 제공된다.
NAND 게이트(122)는 t3만큼 지연된 수직 동기 펄스와, t3+t4만큼 지연되고 반전된 수직 동기 펄스를 부정 논리곱하여 도 3e와 같은 리셋 펄스를 생성한다. NAND 게이트(122)에서 생성된 리셋 펄스는 라인L10을 경유하여 제 2 카운터(124)의 리셋단에 입력된다. 제 2 카운터(124)는 라인L2상의 수평 동기 펄스수를 카운트하다가, 리셋단을 통하여 리셋 펄스가 입력되면, 리셋 펄스의 폴링 에지(falling edge)에서 카운트값을 리셋시킨후 리셋 펄스의 라이징 에지(rising edge)에서부터 수평 동기 펄스에 대한 카운트를 다시 시작한다.
제 2 카운터(124)의 카운트값은 라인L11을 통하여 모드 판별 테이블(150)에 제공된다. 제 2 카운터(124)의 카운트동작은 다음 수직 동기 펄스가 라인L7상에 입력된 시점에서부터 t3의 시간이 경과될 때 까지 지속된다. 이후, 잠시 리셋되었다가, 다음 수직 동기 펄스가 라인L7상에 입력된 시점에서부터 t3+t4의 시간이 경과하면 다음 수직 동기 펄스에 대한 카운트 동작이 재개된다.
필드 판별부(140)에는 라인L2을 통하여 수평 동기 펄스가 입력되고, 라인L7을 통하여 수직 동기 펄스가 입력된다. 필드 판별부(140)는 라인L2상의 수평 동기 펄스와 라인L7상의 수직 동기 펄스를 이용하여 현재 필드가 짝수 필드인지 또는 홀수 필드인지를 판별하고, 필드 판별 신호를 라인L12을 통하여 모드 판별 테이블(150)에 제공한다.
모드 판별 테이블(150)에는 라인L6을 통하여 1수평 동기 펄스 구간에 발생된 클록 펄스수가 제공되고, 라인L11을 통하여 1수직 동기 펄스 구간에 발생된 수평 동기 펄스수가 제공되며, 라인L12를 통하여 필드 판별 신호가 제공된다. 또한 모드 판별 테이블(150)에는 VGA 모드, SVGA 모드, XGA 모드, SXGA 모드, VXGA모드에 일대일 대응되는 한필드내에서 1수평 동기 펄스 구간에 발생될수 있는 클록 펄스수와 1수직 동기 펄스 구간에 발생될수 있는 수평 동기 펄스수가 테이블로 작성되어 저장되어 있다.
따라서, 모드 판별부(150)는 필드 판별 신호와, 1수평 동기 펄스 구간에 발생된 클록 펄스수, 및 1수직 동기 펄스 구간에 발생된 수평 동기 펄스수가 입력되면, 테이블에 의거하여, 현재 입력된 영상신호의 포맷을 판별하고, 이에 대응하는 신호를 발생한다.
이상, 설명한 바와 같이 본 발명은 영상 신호의 포맷을 판별하는데 있어서, 논리 회로를 이용함으로서, 보다 빠르게 영상 신호 포맷을 판별하고, CPU의 부하량을 줄일수 있는 효과가 있다.
Claims (3)
- 서로 다른 영상 신호 포맷들을, 입력되는 영상 신호에 포함된 수평 동기 펄스와 수직 동기 펄스를 이용하여 판별하는 영상 신호 포맷 판별 장치로서:소정의 클록 펄스를 발생하는 클록 발생부;상기 수평 동기 펄스가 입력되고 난후, 제 1 기설정 시간이 경과하고 나면, 상기 클록 펄스수를 카운트하기 시작하여 다음 수평 동기 펄스가 입력되면 리셋되는 것으로, 1수평 동기 펄스 구간동안에 발생되는 상기 클록 펄스수를 검출하는 수평 동기 신호 주기 검출부;상기 수직 동기 펄스가 입력되고 난후 제 2 기설정 시간이 경과하고 나면, 상기 수평 동기 펄스수를 카운트하기 시작하여 다음 수직 동기 펄스가 입력되면 리셋되는 것으로, 1수직 동기 펄스 구간동안에 발생되는 상기 수평 동기 펄스수를 검출하는 수직 동기 신호 주기 검출부;상기 수평 동기 펄스와 수직 동기 펄스에 의해 상기 입력되는 영상 신호가 짝수 필드인지 또는 홀수 필드인지를 판별하여, 필드 판별 신호를 생성하는 필드 판별부;상기 서로 다른 영상 포맷에 일대일 대응되는 한필드내에서 1수평 동기 펄스 구간에 발생될수 있는 클록 펄스수와 1수직 동기 펄스 구간에 발생될수 있는 수평 동기 펄스수가 테이블로 작성되어 저장되어 있으며, 상기 필드 판별 신호와, 상기 1수평 동기 펄스 구간에 발생된 클록 펄스수, 및 상기 1수직 동기 펄스 구간에 발생된 수평 동기 펄스수가 입력되면, 상기 저장된 테이블에 의거하여, 상기 입력된 영상신호의 포맷을 판별하고, 이에 대응하는 신호를 발생하는 모드 판별 테이블을 포함하여 구성한 영상 신호 포맷 판별 장치.
- 제 1 항에 있어서, 상기 수평 동기 신호 검출부는:상기 클록 펄스가 클록단에 제공되고, 상기 수평 동기 펄스가 입력단에 제공되는 것으로, 상기 수평 동기 펄스를 1차 지연 시켜 출력하는 제 1 D플립 플롭;상기 클록 펄스가 클록단에 제공되고, 상기 1차 지연된 수평 동기 펄스가 입력단에 제공되는 것으로, 상기 1차 지연된 수평 동기 펄스를 2차 지연시킨후, 이를 반전시켜 출력하는 제 2 D플립 플롭;상기 1차 지연된 수평 동기 펄스와, 상기 2차 지연 및 반전된 수평 동기 펄스를 부정 논리곱하여 제 1 리셋 펄스를 생성하는 제 1 NAND 게이트;상기 클록 펄스수를 카운트하는 것으로, 상기 제 1 리셋 펄스의 폴링 에지에서 상기 카운트값을 리셋하고, 상기 제 1 리셋 펄스의 라이징 에지에서 상기 카운트동작을 재개하는 제 1 카운터로 구성된 영상 신호 포맷 판별 장치.
- 제 1 항 또는 제 2 항에 있어서, 상기 수직 동기 신호 검출부는:상기 수평 동기 펄스가 클록단에 제공되고, 상기 수직 동기 펄스가 입력단에 제공되는 것으로, 상기 수직 동기 펄스를 1차 지연 시켜 출력하는 제 3 D플립 플롭;상기 수평 동기 펄스가 클록단에 제공되고, 상기 1차 지연된 수직 동기 펄스가 입력단에 제공되는 것으로, 상기 1차 지연된 수직 동기 펄스를 2차 지연시킨후, 이를 반전시켜 출력하는 제 4 D플립 플롭;상기 1차 지연된 수직 동기 펄스와, 상기 2차 지연 및 반전된 수직 동기 펄스를 부정 논리곱하여 제 2 리셋 펄스를 생성하는 제 2 NAND 게이트;상기 수평 동기 펄스수를 카운트하는 것으로, 상기 제 2 리셋 펄스의 폴링 에지에서 상기 카운트값을 리셋하고, 상기 제 2 리셋 펄스의 라이징 에지에서 상기 카운트동작을 재개하는 제 2 카운터로 구성된 영상 신호 포맷 판별 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980061242A KR20000044742A (ko) | 1998-12-30 | 1998-12-30 | 영상 신호 포맷 판별 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980061242A KR20000044742A (ko) | 1998-12-30 | 1998-12-30 | 영상 신호 포맷 판별 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000044742A true KR20000044742A (ko) | 2000-07-15 |
Family
ID=19567997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980061242A KR20000044742A (ko) | 1998-12-30 | 1998-12-30 | 영상 신호 포맷 판별 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000044742A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100829105B1 (ko) * | 2005-08-10 | 2008-05-16 | 삼성전자주식회사 | 영상신호 처리방법 및 영상신호 처리장치 |
| KR100904017B1 (ko) * | 2006-10-27 | 2009-06-22 | 브로드콤 코포레이션 | 아날로그 비디오 입력 신호들의 자동 포맷 식별 |
-
1998
- 1998-12-30 KR KR1019980061242A patent/KR20000044742A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100829105B1 (ko) * | 2005-08-10 | 2008-05-16 | 삼성전자주식회사 | 영상신호 처리방법 및 영상신호 처리장치 |
| US8134641B2 (en) | 2005-08-10 | 2012-03-13 | Samsung Electronics Co., Ltd. | Method and apparatus for processing video signal |
| KR100904017B1 (ko) * | 2006-10-27 | 2009-06-22 | 브로드콤 코포레이션 | 아날로그 비디오 입력 신호들의 자동 포맷 식별 |
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