KR100483533B1

KR100483533B1 - 액정표시장치의동기신호의발생방법및발생회로

Info

Publication number: KR100483533B1
Application number: KR1019970080228A
Authority: KR
Inventors: 마원석
Original assignee: 삼성전자주식회사
Priority date: 1997-12-31
Filing date: 1997-12-31
Publication date: 2006-03-28
Also published as: KR19990060010A

Abstract

액정 표시 장치의 외부에서 입력되는 동기 신호인 C-SYNC로부터 H-SYNC와 V-SYNC를 디지털 논리 회로를 사용하여 발생시킨다. H-SYNC의 발생은 C-SYNC로부터 하강 에지를 검출하여, 그 폭이 H-SYNC의 반주기보다 크고 한 주기보다 작은 구간에서만 발생되는 단위 수평 펄스를 만든 후, 하강 에지와 단위 수평 펄스를 혼합하여 H-SYNC를 만든다.

V-SYNC 발생은 먼저 C-SYNC에서 로우 레벨이 처음으로 일정 길이 이상이 되는 시점과 C-SYNC의 하이 레벨이 H-SYNC의 반주기보다 크고 한 주기보다 작은 시점에서 각각 펄스를 발생시키고, 이들 펄스 사이의 기간만 로우 레벨을 가지고 그 외의 기간에는 하이 레벨을 갖는 또 다른 펄스를 발생시켜 V-SYNC를 만든다.

Description

액정 표시 장치의 동기 신호의 발생 방법 및 발생 회로

이 발명은 화상 신호로부터 수직 동기 신호(vertical sync : 이하 V-SYNC)와 수평 동기 신호(horizontal sync : 이하 H-SYNC)를 추출하는 회로에 관한 것으로서, 보다 상세하게는 복합 동기 신호(composite sync : 이하 C-SYNC)로부터 액정 표시 장치의 V-SYNC와 H-SYNC를 만드는 회로에 관한 것이다.

일반적으로 화상을 표시하는 장치는 신호원으로부터 화상 신호와 동기 신호가 혼합된 신호를 인가받아 화상 신호와 동기 신호를 분리하여 화상을 표시하는데 사용한다. 분리된 동기 신호는 수직 동기 신호 V-SYNC와 수평 동기 신호 H-SYNC가 혼합된 C-SYNC의 형태로 되고, 이러한 C-SYNC로부터 다시 V-SYNC와 H-SYNC를 분리한다.

이와 같이 C-SYNC로부터 H-SYNC와 V-SYNC를 분리하기 위하여 종래에는 아날로그 회로를 많이 이용하였다. 즉, 멀티 바이브레이터(multi vibrator)나 위상 동기 루프(phase locked loop)를 사용하여 H-SYNC와 V-SYNC를 만들었다. 그러나, 이러한 아날로그 회로를 사용하여 만든 H-SYNC와 V-SYNC는 아날로그 회로의 저항과 커패시터(RC) 시정수에 의해 원래의 C-SYNC와 시간 지연을 발생시킬 수 있다.

도 1에 C-SYNC와 H-SYNC의 지연 관계를 도시하였다. 도 1에서와 같은 지연 시간이 발생되면, 동기 신호가 부정확하여 화상 표시 장치의 화질에 영향을 줄 수 있다.

한편, C-SYNC에 포함되어 있는 H-SYNC 수는 홀수 필드(odd field)와 짝수 필드(even field)에서 서로 다르다. 따라서 종래에는 C-SYNC에서 분리된 V-SYNC가 필드 별로 시간차를 가지게 된다. 이러한 C-SYNC와 V-SYNC의 관계를 도 2에 도시하였다. 도 2에서 홀수 필드와 짝수 필드는 V-SYNC가 끝나는 시점이 0.5H 차이가 있음을 알 수 있다. 여기서, 1H는 H-SYNC의 주기를 의미한다.

평판 표시 장치의 일종인 액정 표시 장치는 전압에 따라 빛의 투과도가 변하는 액정의 특성을 이용한 것으로써, 낮은 전압으로 구동이 가능하고 전력의 소모가 작아서 널리 이용되고 있다. 이러한 액정 표시 장치에서는 V-SYNC가 발생하고 일정 시간 후에 주사선의 구동을 시작하는 시작 펄스(start pulse)를 발생되기 때문에 홀수 필드와 짝수 필드 모두에서 V-sync가 종료되는 시점이 동일해야 한다. 그렇지 않은 경우에는 홀수 필드와 짝수 필드의 주사선 구동 시작 시점이 달라져서 화면이 깜박거리는 현상이 발생될 수 있다.

이와 같이 액정 표시 장치에서 H-SYNC와 V-SYNC의 동기가 불안정할 경우 화상이 좌우 또는 상하로 흔들리는 화질 불량을 유발할 수 있다.

본 발명은 이러한 문제점을 해결하기 위한 것으로서, 본 발명의 과제는 C-SYNC로부터 H-SYNC와 V-SYNC를 추출할 때 발생되는 시간 지연을 제거하고, 홀수 필드와 짝수 필드에서도 동일한 V-SYNC를 만드는 것이다.

이러한 과제를 달성하기 위하여, 본 발명에서는 액정 표시 장치의 외부에서 입력되는 동기 신호인 C-SYNC로부터 H-SYNC와 V-SYNC를 만드는데 디지털 논리 회로를 사용한다.

H-SYNC의 발생은 C-SYNC로부터 하강 에지(falling edge)를 검출하고, 검출된 하강 에지의 폭을 측정하여, 그 폭이 H-SYNC의 반주기보다 크고 한 주기보다 작은 구간에서만 발생되는 단위 수평 펄스를 만든다. 하강 에지와 단위 수평 펄스를 혼합하여 카운터 클럭(counter clock)을 발생시키고, 카운터 클럭의 상승 에지(rising edge)를 검출하여, H-SYNC를 만든다. V-SYNC 발생은 먼저 C-SYNC에서 로우 레벨(low level)이 처음으로 일정 길이 이상이 되는 시점에서 제1 펄스(pulse)를 발생시키고, 이 후에 C-SYNC의 하이 레벨이 H-SYNC의 반주기보다 크고 한 주기보다 작은 시점에서 제 2 펄스를 발생시킨다. 제1 펄스와 제2 펄스 사이의 기간만 로우 레벨을 가지고 그 외의 기간에는 하이 레벨을 갖는 펄스를 발생시켜 V-SYNC를 만든다.

이하 본 발명의 바람직한 실시예를 기재한다. 그러나 하기한 실시예는 본 발명의 바람직한 한 실시예일 뿐 본 발명이 하기한 실시예에 한정되는 것은 아니다.

본 발명의 실시예에 따른 액정 표시 장치의 H-SYNC 발생 방법을 나타내는 동기 신호의 타이밍도(timing diagram)를 도 3과 도 4에 도시하였다. 도 3과 도 4에서 1H는 H-SYNC의 주기를 의미한다. 도 3에서와 같이 본 발명에 따른 동기 신호 발생 방법은 먼저, C-SYNC로부터 하강 에지(FALL-E)를 검출한다. 검출된 하강 에지(FALL-E)의 폭을 측정하여, 그 폭이 0.5H보다 크고 1H보다 작은 구간에서만 발생되는 단위 수평 펄스(1H-OUT)를 만든다. 도 4에서 단위 수평 펄스(1H-OUT)를 선으로 표시하였으나 그 폭은 4MHz의 기본 클럭(M-CLK)과 같다. 하강 에지(FALL-E)와 단위 수평 펄스(1H-OUT)를 혼합하여 카운터 클럭(COUNT-CK)을 발생시키고, 카운터 클럭(COUNT-CK)의 상승 에지를 검출하여, 이로부터 H-SYNC를 만든다.

이와 같은 H-SYNC를 만드는 회로를 도 5에 도시하였다. 도 5에서와 같이 본 발명에 따른 H-SYNC 발생 회로는 단위 수평 펄스(1H-OUT)를 만드는 논리 회로와 단위 수평 펄스(1H-OUT)를 이용해 H-SYNC를 만드는 논리 회로로 이루어진다.

단위 수평 펄스(1H-OUT)를 만드는 회로는 C-SYNC를 입력받아 C-SYNC의 하강 에지(FALL-E)를 출력하는 제1 에지 검출기(10), 제1 에지 검출기(10)로부터 하강 에지(FALL-E)를 입력받아 인버팅(inverting)하여 출력하는 제1 인버터(inverter ) (20), 제1 인버터(20)로부터 인버팅된 하강 에지(FALL-E)를 클리어(clear : 이하 CLR) 단자로 입력받고 기본 클럭(M-CLK)으로 계수하는 제1 카운터(counter)(30), 제1 카운터(30)의 출력 중 Q0, Q1, Q2, Q3, Q5, Q6을 인버팅한 후 출력 Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7을 모두 논리곱(AND)하여 출력하는 제1 조합 논리 회로(40)로 이루어진다.

여기서, 제1 에지 검출기(10)는 클럭 신호로 4MHz의 기본 클럭(M-CLK)을 사용하며, 제1 카운터(30)는 256진 카운터이며 출력 Q0이 LSB(least significant bit)이고, Q7이 MSB(most significant bit)이다. 또한, 제1 조합 논리 회로(40)는 2개의 인버터와 1개의 AND-게이트(gate)로 이루어진다.

제1 에지 검출기(10)에서 출력된 하강 에지(FALL-E)는 도 3에 도시한 것과 같다. 제1 카운터(30)가 0.5H에 해당하는 기간만큼의 계수를 했을 때, 제1 조합 논리 회로(40)에 의해 기본 클럭(M-CLK)을 하나 출력하게 되며, 제1 에지 검출기(10)로부터 하강 에지(FALL-E)가 클리어(CLR) 단자로 입력되면 계수를 중단하고 처음부터 다시 계수한다. 따라서, 하강 에지(FALL-E)의 펄스 간격이 0.5H인 경우는 단위 수평 펄스(1H-OUT)가 발생되지 않고 하강 에지(FALL-E)의 펄스 간격이 1H인 경우만 단위 수평 펄스(1H-OUT)가 발생된다.

이러한 단위 수평 펄스(1H-OUT)를 이용해 H-SYNC를 만드는 논리 회로는 단위 수평 펄스(1H-OUT)를 인버팅하는 제2 인버터(50), 제2 인버터의 출력 신호를 클리어(CLR) 단자로 입력받고 제1 인버터(20)에서 출력된 하강 에지(FALL-E)를 클럭(CK) 단자로 입력받는 제2 카운터(60), 제2 카운터(60)의 출력 Q0을 입력받아 상승 에지인 카운터 에지(COUNT-E)를 검출하는 제2 에지 검출기(70), 제2 에지 검출기(70)에서 출력된 카운터 에지(COUNT-E)를 인버팅하는 제3 인버터(80), 제3 인버터(20)로부터 인버팅된 카운터 에지(COUNT-E)를 클리어(CLR) 단자로 입력받고 기본 클럭(M-CLK)으로 계수하는 제3 카운터(90), 제3 카운터(90)의 출력 중 Q0, Q1, Q2, Q3, Q5, Q6, Q7을 인버팅한 후 출력 Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7을 모두 논리곱 하여 출력하는 제2 조합 논리 회로(100), 제2 조합 논리 회로(100)부터 출력된 신호를 J입력 단자로 입력받고 제2 에지 검출기(70)로 출력된 카운터 에지(COUNT-E)를 K입력 단자로 입력받아 H-SYNC를 출력하는 제1 제1 J-K 플립플롭(flipflop)(110)으로 이루어진다. 여기서, 제2 에지 검출기(70)와 제1 제1 J-K 플립플롭(110)도 클럭 신호로 4MHz의 기본 클럭(M-CLK)을 사용하며, 제2 카운터(60)는 16진 카운터이며, 제3 카운터(90)는 256진 카운터이다. 또한, 제2 조합 논리 회로(100)는 1개의 인버터와 1개의 AND-게이트로 이루어지고 제1 제1 J-K 플립플롭(110)의 프리셋(PR) 단자와 클리어(CLR) 단자에는 전원 전압(VCC)이 인버팅되어 인가된다.

하강 에지(FALL-E)가 제2 카운터(60)의 클럭 신호로 입력되고 단위 수평 펄스(1H-OUT)가 제2 카운터를 클리어 시킴으로서, 제2 카운터(60)의 LSB 출력인 Q0은 도4에서와 같이 1H의 주기를 가지는 펄스 신호인 카운터 클럭(COUNT-CK)을 발생한다. 이러한 카운터 클럭(COUNT-CK)은 제2 에지 검출기(70)에 입력되어 카운터 에지(COUNT-E)를 발생시키고, 카운터 에지(COUNT-E)는 제3 인버터(80)에 의해 인버팅된 후 제3 카운터(90)의 클리어 입력 단자로 입력된다. 카운터 에지(COUNT-E)가 발생한 기간에는 제3 카운터(90)의 출력이 클리어 되어 제1 J-K 플립플롭(110)의 J입력에는 로우 레벨(low level)이 입력되고 K입력에는 하이 레벨(high level)이 입력되어 제1 J-K 플립플롭의 출력 Q는 로우 레벨을 출력한다. 반면 카운터 에지(COUNT-E)가 발생되지 않는 기간은 제3 카운터(90)가 계수를 하고 특정 계수 값이 계수되는 시점에 제2 조합 논리 회로(100)가 제1 제1 J-K 플립플롭(110)의 J입력 단자에 하이 레벨을 출력함으로서 제1 J-K 플립플롭(110)의 출력도 하이 레벨이 된다. 따라서, 도 4에서와 같은 H-SYNC가 발생된다.

이와 같이 디지털 논리 소자를 이용하여 H-SYNC를 발생시킴으로서, C-SYNC와 H-SYNC간의 시간 지연이 발생하는 것을 억제할 수 있다.

다음으로 본 발명의 실시예에 따른 액정 표시 장치의 V-SYNC 발생 방법을 설명한다. 도 6에 본 발명에 따른 V-SYNC 발생 방법을 나타내는 신호의 타이밍도를 도시하였다. 도 6에서 1H는 H-SYNC의 주기를 의미한다. 도 6에서와 같이 본 발명에 따른 V-SYNC 발생 방법은 먼저 C-SYNC에서 로우 레벨이 처음으로 일정 길이 이상이 되는 시점에서 제1 펄스(P1)를 발생시키고, 이 후에 C-SYNC의 하이 레벨이 0.5H보다 크고 1H보다 작은 시점에서 제 2 펄스(P2)를 발생시킨다. 제1 펄스(P1)와 제2 펄스(P2) 사이의 기간만 로우 레벨을 가지고 그 외의 기간에는 하이 레벨을 갖는 펄스를 발생시키면 이 펄스가 V-SYNC가 된다.

이와 같이 V-SYNC를 발생시키면 도 7에서와 같이 홀수 필드와 짝수 필드 모두 V-SYNC의 후단부가 동일한 시점에 하이 레벨을 갖게된다. 따라서, 홀수 펄스와 짝수 필드에서의 V-SYNC가 끝나는 시점이 동일하여, 모든 필드에서 액정 표시 장치의 H-SYNC의 수가 동일하다.

이러한 V-SYNC를 만드는 회로를 도 8에 도시하였다. 도 8에서와 같이 본 발명에 따른 V-SYNC 발생 회로는 C-SYNC를 입력받아 인버팅하여 출력하는 제4 인버터(120), 제4 인버터(120)로부터 인버팅된 C-SYNC와 기본 클럭(M-CLK)을 논리곱(AND)하는 제1 AND 게이트(130), 제4 인버터의 출력 신호를 클리어(CLR) 단자로 입력받고 제1 AND 게이트(130)의 출력을 클럭(CK) 단자로 입력받아 계수하는 제4 카운터(140), 제4 카운터(140)의 출력 중 Q1, Q7만 인버팅한 후 출력 Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7을 모두 논리곱(AND)하여 출력하는 제3 조합 논리 회로(150), C-SYNC와 기본 클럭(M-CLK)을 논리곱(AND)하는 제2 AND 게이트(160), C-SYNC를 클리어(CLR) 단자로 입력받고 제2 AND 게이트(160)의 출력을 클럭(CK) 단자로 입력받아 계수하는 제5 카운터(170), 제5 카운터(170)의 출력 중 Q0, Q2, Q3, Q6, Q7만 인버팅한 후 출력 Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7을 모두 논리곱(AND)하여 출력하는 제4 조합 논리 회로(180), 제3 조합 논리 회로(150)부터 출력된 신호를 J입력 단자로 입력받고 제4 조합 논리 회로(180)로 출력된 신호를 인버팅된 클리어(CLK) 단자로 입력받아 V-SYNC를 출력하는 제2 J-K 플립플롭(190)으로 이루어진다.

여기서, 제2 J-K 플립플롭(190)도 클럭 신호로 4MHz의 기본 클럭(M-CLK)을 사용하며, 제4 카운터(140)와 제5 카운터(170)는 모두 256진 카운터이다. 또한, 제3 조합 논리 회로(150)는 2개의 인버터와 1개의 AND-게이트로 이루어지고 제4 조합 논리 회로(180)는 3개의 인버터와 1개의 AND-게이트로 이루어진다. 제2 J-K 플립플롭(190)의 프리셋(PR) 단자에는 전원 전압(VCC)이 인버팅되어 인가되고 K입력 단자는 접지와 연결된다.

제4 인버터(120)와 제1 AND 게이트(130)에 의해 제4 카운터(140)는 C-SYNC가 로우 레벨인 기간을 계수하고, 제4 조합 논리 회로(150)에 의해 특정 계수 값이 계수된 시점에서 제1 펄스(P1)를 출력한다. 즉, C-SYNC가 로우 레벨인 기간이 특정 계수 값을 계수하는데 걸리는 시간 이상일 경우에만 제1 펄스(P1)를 발생시킨다. 반면, 제2 AND 게이트(160)에 의해 제5 카운터(170)는 C-SYNC가 하이 레벨인 구간만 계수하고, 제5 조합 논리 회로(180)에 의해 특정 계수 값이 계수된 시점에서 제2 펄스(P2)를 출력한다.

제1 펄스(P1)가 제2 J-K 플립플롭(190)의 J입력 단자에 입력되면 제2 J-K 플립플롭(190)의 출력 Q는 로우 레벨을 출력한다. 반면 제2 펄스(P2)가 제2 J-K 플립플롭(190)의 클리어(CLR) 단자에 입력되면 제2 J-K 플립플롭(190)의 출력은 하이 레벨이 된다. 따라서, 도 6에와 같은 V-SYNC가 발생된다.

상기한 바와 같이, 본 발명에 따른 액정 표시 장치의 동기 신호 발생 회로는 디지털 논리 소자를 사용함으로서 동기 신호의 지연 오차를 제거할 수 있고, 홀수 프레임과 짝수 프레임 모두에서 동일한 H-SYNC 수를 가지도록 V-SYNC를 발생함으로서 액정 표시 장치의 동기 신호의 오차를 감소시킬 수 있다. 따라서 액정 표시 장치의 구동에서 발생되는 동기 신호의 불균형을 제거하여 화질 불량을 개선할 수 있다.

비록 이 발명은 가장 실제적이며 바람직한 실시예를 참조하여 설명되었지만, 이 발명은 상기 개시된 실시예에 한정되지 않으며, 후술되는 청구의 범위 내에 속하는 다양한 변형 및 등가물들도 포함한다.

도 1은 종래의 복합 동기 신호와 수평 동기 신호의 관계를 도시한 타이밍도이고,

도 2는 종래의 복합 동기 신호와 수직 동기 신호의 관계를 도시한 타이밍도이고,

도 3은 본 발명의 실시예에 따른 복합 동기 신호와 하강 에지의 관계를 도시한 타이밍도이고,

도 4는 본 발명의 실시예에 따른 복합 동기 신호와 수평 동기 신호의 관계를 도시한 타이밍도이고,

도 5는 본 발명의 실시예에 따른 수평 동기 신호의 발생 회로를 도시한 블록도이고,

도 6은 본 발명의 실시예에 따른 복합 동기 신호와 수직 동기 신호의 관계를 도시한 타이밍도이고,

도 7은 본 발명의 실시예에 따른 필드 별 복합 동기 신호와 수평 동기 신호의 관계를 도시한 타이밍도이고,

도 8은 본 발명의 실시예에 따른 수직 동기 신호의 발생 회로를 도시한 블록도이다.

Claims

화상 신호원으로부터 복합 동기 신호를 입력받아 상기 복합 동기 신호의 하강 에지를 출력하는 제1 에지 검출기,

상기 제1 에지 검출기로부터 상기 하강 에지를 입력받아 인버팅하여 출력하는 제1 인버터,

상기 제1 인버터로부터 인버팅된 하강 에지를 클리어 단자로 입력받고 기본 클럭으로 계수하는 제1 카운터,

상기 제1 카운터의 출력 중 하나 이상을 인버팅한 후 모든 출력을 논리곱 하는 제1 조합 논리 회로,

상기 단위 수평 펄스를 인버팅하는 제2 인버터,

상기 제2 인버터의 출력 신호를 클리어 단자로 입력받고 상기 제1 인버터에서 출력된 상기 하강 에지를 클럭 단자로 입력받는 제2 카운터,

상기 제2 카운터의 출력 Q0을 입력받아 상승 에지인 카운터 에지를 검출하는 제2 에지 검출기,

상기 제2 에지 검출기에서 출력된 상기 카운터 에지를 인버팅하는 제3 인버터,

상기 제3 인버터로부터 인버팅된 카운터 에지를 클리어 단자로 입력받고 상기 기본 클럭으로 계수하는 제3 카운터,

상기 제3 카운터의 출력 중 하나 이상을 인버팅한 후 모든 출력을 논리곱 하여 출력하는 제2 조합 논리 회로,

상기 제2 조합 논리 회로로부터 출력된 신호를 J입력 단자로 입력받고 상기 제2 에지 검출기에서 출력된 카운터 에지를 K입력 단자로 입력받아 수평 동기 신호를 출력하는 J-K 플립플롭을 포함하는

액정 표시 장치의 수평 동기 신호 발생 회로.
제1항에서,

상기 기본 클럭은 4MHz인

액정 표시 장치의 수평 동기 신호 발생 회로.
제2항에서,

상기 제1 카운터와 상기 제3 카운터는 256진 카운터이고,

상기 제2 카운터는 16진 카운터인

액정 표시 장치의 수평 동기 신호 발생 회로.
제3항에서,

상기 제1 조합 논리 회로는 상기 제1 카운터의 출력 중 Q0, Q1, Q2, Q3, Q5, Q6을 인버팅한 후 출력 Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7을 모두 논리곱 하여 출력하고,

상기 제2 조합 논리 회로는 상기 제3 카운터의 출력 중 Q0, Q1, Q2, Q3, Q5, Q6, Q7을 인버팅한 후 출력 Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7을 모두 논리곱 하여 출력하는

액정 표시 장치의 수평 동기 신호 발생 회로.
화상 신호원으로부터 복합 동기 신호를 입력받아 상기 복합 동기 신호를 인버팅하여 출력하는 제4 인버터,

상기 제4 인버터로부터 인버팅된 복합 동기 신호와 기본 클럭을 논리곱 하는 제1 AND 게이트,

상기 제4 인버터의 출력 신호를 클리어 단자로 입력받고 상기 제1 AND 게이트의 출력을 클럭 단자로 입력받아 계수하는 제4 카운터,

상기 제4 카운터의 출력 중 하나 이상을 인버팅한 후 모든 출력을 논리곱 하여 출력하는 제3 조합 논리 회로,

상기 복합 동기 신호와 상기 기본 클럭을 논리곱 하는 제2 AND 게이트,

상기 복합 동기 신호를 클리어 단자로 입력받고 상기 제2 AND 게이트의 출력을 클럭 단자로 입력받아 계수하는 제5 카운터,

상기 제5 카운터의 출력 중 하나 이상을 인버팅한 후 모든 출력을 논리곱 하는 제4 조합 논리 회로,

상기 제3 조합 논리 회로부터 출력된 신호를 J입력 단자로 입력받고 상기 제4 조합 논리 회로로 출력된 신호를 인버팅된 클리어 단자로 입력받아 수직 동기 신호를 출력하는 제2 J-K 플립플롭을 포함하는

액정 표시 장치의 수직 동기 신호 발생 회로.
제5항에서,

상기 기본 클럭은 4MHz인

액정 표시 장치의 수직 동기 신호 발생 회로.
제6항에서,

상기 제4 카운터와 상기 제5 카운터는 256진 카운터인

액정 표시 장치의 수직 동기 신호 발생 회로.
제7항에서,

상기 제2 J-K 플립플롭의 프리셋 단자에는 전원 전압이 인버팅되어 인가되고 K입력 단자는 접지와 연결되는

액정 표시 장치의 수직 동기 신호 발생 회로.
제8항에서,

상기 제3 조합 논리 회로는 상기 제4 카운터의 출력 중 Q1, Q7만 인버팅한 후 출력 Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7을 모두 논리곱 하여 출력하고,

상기 제4 조합 논리 회로는 상기 제5 카운터의 출력 중 Q0, Q2, Q3, Q6, Q7만 인버팅한 후 출력 Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7을 모두 논리곱 하여 출력하는

액정 표시 장치의 수직 동기 신호 발생 회로.
화상 신호원으로부터 입력된 복합 동기 신호로부터 하강 에지를 검출하는 단계,

상기 하강 에지의 폭을 측정하는 단계,

상기 하강 에지의 폭이 수평 동기 신호의 반주기보다 크고 한 주기보다 작은 구간에서만 발생되는 단위 수평 펄스를 만드는 단계,

상기 하강 에지와 상기 단위 수평 펄스를 카운터로 입력하여 카운터 클럭을 만드는 단계,

상기 카운터 클럭의 상승 에지를 검출하여 상기 수평 동기 신호를 만드는 단계를 포함하는

액정 표시 장치의 수평 동기 신호 발생 방법.
화상 신호원으로부터 입력된 복합 동기 신호에서 로우 레벨이 처음으로 일정 길이 이상이 되는 시점에서 제1 펄스를 발생시키는 단계,

상기 복합 동기 신호의 하이 레벨 기간이 수평 동기 신호의 반주기보다 크고 한 주기보다 작은 시점에서 제 2 펄스를 발생시키는 단계,

상기 제1 펄스와 제2 펄스 사이의 기간만 로우 레벨을 가지고 그 외의 기간에는 하이 레벨을 갖는 수직 동기 신호를 발생시키는 단계를 포함하는

액정 표시 장치의 수직 동기 신호 발생 방법.