KR19980049739U - 클램프 신호 처리회로 - Google Patents

Abstract

본 고안은 모니터의 클램프 신호 발생회로에 관한 것으로, 특히 모니터에서 수평동기 신호가 입력되면서 그린 온(GREEN ON)신호가 입력되지 않는 경우에는 수평동기신호로 클램프신호를 만들고, 수평 동기신호와 그린 온 신호가 모두 입력되지 않는 경우에는 플라이백 펄스를 이용하여 클램프신호를 만들어 사용하게 하므로서, 수평동기신호와 그린 온 신호가 입력되거나 입력되지 않는 경우에도 클램프 신호를 발생시켜 사용할수 있도록 한 클램프 신호 처리회로에 관한 것이다.

종래 클램프 신호 발생회로는 수평동기신호가 입력되는 경우에만 크램프 신호가 출력되므로 그린 온 신호만 입력되거나, 수평동기신호와 그린 온 신호가 모두 입력되지 않는 경우에는 클램프신호를 발생시킬수 없는 문제점이 있게된다.

본 고안 클램프 신호처리회로에서는 수평 동기신호가 입력되면서 그린 온 신호가 입력되지 않는 경우에는 수평동기신호로 클램프 신호를 만들고, 수평 동기신호가 입력되지 않으면서 그린 온 신호가 입력되는 경우에는 그린 온 신호로 클램프 신호를 만들고, 수평동기신호와 그린 온 신호가 모두 입력되지 않는 경우에는 플라이백 펄스를 이용하여 클램프 신호를 발생시켜 사용할수 있도록 하는 것이다.

Description

클램프 신호 처리회로

본 고안 클램프 신호 처리회로에 있어서, 특히 복합신호가 입력되는 모니터의 다양한 입력동기 신호에 항상 안정된 비디오 영상신호에 대응되는 클램프 신호를 발생시키는 클램프 신호 처리회로에 관한 것이다.

종래 클램프 신호 발생회로의 구성에 대하여 도 1을 참조하여 설명하면 다음과 같다.

수평 동기신호를 클럭으로 사용하여 출력단으로 항상 하이신호를 출력하는 제 1D플립플롭(1)과, 상기 제 1D플립플롭(1)에서 출력되는 하이신호를 외부입력인 클럭신호를 입력으로 하여 논리곱 연산을 수행하는 앤드 케이트(2)와, 상기 앤드케이트(2)의 출력을 클럭으로 하여 카운트하고 카운트값중에서 최소유효자리 비트를 제외한 나며지 비트를 일정시간 동안 지연시켜 앤드게이트(4)로 출력하는 5비트 카운터(3)와, 상기 5비트 카운터(3)에서 출력된 4비트 신호를 입력으로 하여 논리곱하는 앤드게이트(4)와, 상기 앤드게이트(4)의 출력값을 입력으로 하여 출력단으로 수평동기신호 보다 일정시간 지연된 펄스를 출력하는 제 2D플립플롭(5)과, 상기 제 2D 플립플롭(5)의 출력신호를 클럭으로 하여 사용하고 수평동기신호를 입력으로 하여 출력단으로 항상 하이신호를 출력하는 제 3D플립플롭(6)과, 상기 제 3D플립플롭(6)의 출력단으로 부터 출력되는 신호와 수평동기신호를 입력으로 하여 배타적 논리연산하는 익스클루시브 오아게이트(7)와,

입력단으로 입력되는 하이신호를 상기 익스클루시브 오아게이트(7)에서 출력된 신호에 동기시켜 출력단으로 일정펄스를 출력하는 제 4D플립플롭(8)과,

외부에서 입력되는 클럭신호를 카운트하고 카운트 값 중에서 최대유효자리 비트를 출력단으로 출력하는 4비트 카운터(9)와,

입력되는 하이신호를 상기 4비트 카운터(9)에서 출력된 신호에 동기시켜 출력단으로 일정펄스를 출력하는 제 5D플립플롭(10)과,

외부 리셋신호(RS)와 상기 제 2D플립플롭(5)으로 출력되는 신호를 논리곱연산 출력하여 제 1D 플립플롭(1)을 리셋시키는 앤드게이트(11)와,

외부리셋신호와 상기 제 2D플립플롭(5)의 출력단으로 출력되는 신호를 논리곱 연산출력하여 상기 5비트 카운터(3)를 리셋시키는 앤드게이트(12)와,

상기 제 4D플립플롭(8)의 출력단으로 출력되는 신호와 제 5D플립플롭(10)의 출력단으로 출력되는 신호를 논리곱 연산출력하여 상기 4비트 카운터(9)를 리셋시키는 앤드게이트(13)와,

외부리셋신호와 상기 제 5D플립플롭(10)의 출력단으로 출력되는 신호를 논리곱 연산출력하여 상기 제 4D플립플롭(8)을 리셋시키는 앤드게이트(14)와, 외부 리셋신호와 상기 앤드게이트(13)의 출력신호를 논리곱 연산출력하여 제 5D플립플롭(10)을 리셋시키는 앤드게이트(15)와, 외부리셋신호와 상기 앤드게이트(12)의 출력신호를 논리곱 연산출력하여 제 6D플립플롭(17)을 리셋시키는 앤드게이트(16)와, 입력되는 하이신호를 상기 앤드게이트(13)에서 출력되는 일정신호에 동기시켜 출력단으로 클램프신호를 출력하는 제 6D플립플롭(17)로 구성하였다.

이와같이 구성된 본 고안의 동작을 도 1을 참조하여 설명하면 다음과 같다.

먼저, 제 1D플립플롭(1)은 입력되는 하이신호를 클럭단으로 입력되는 수평동기신호에 동기시켜 출력단을 통해 앤트게이트(2)의 일측 입력단으로 출력하는데, 이때, 초기 리셋신호와 제 2D플립플롭(3)의 출력단에서 출력되는 신호는 모두 하이이며, 상기 두 신호를 입력으로 하는 앤드게이트(11)의 출력은 하이가 되어 제 1D플립플롭(1)은 리셋되지 않는다.

따라서, 상기 제 1D플립플롭(1)의 출력은 계속하이로 출력되는 것이다.

한편, 사익 앤트게이트(2)는 상기 제 1D플립플롭(1)에서 출력되는 하이신호와 외부 입력인 클럭신호를 논리곱 연산하여 일정펄스를 5비트 카운터(3)의 클럭단으로 출력하고, 상기 5비트 카운터(11)는 클럭단으로 입력되는 펄스를 카운팅하여 카운팅 된 값의 최소유효비트(LSB)를 제외한 나머지 비트의 카운팅 값을 각 출력단을 통해 앤드게이트(4)의 각 출력단으로 출력하고, 상기 앤드게이트(4)는 입력되는 신호로 논리곱 연산하여 제 2D플립플롭(2)의 입력단으로 일정펄스를 출력하는데, 상기 5비트 카운터(11)의 출력이 4비트이므로 앤드게이트(4)의 출력은 일정시간 지연되어 출력된다.

따라서, 상기 앤드게이트(4)에서 출력되는 일정펄스를 클럭단으로 입력되는 동기신호에 출력단으로 출력되는 제 2D플립플롭(2)의 출력펄스는 수평동기신호보다 일정시간 지연된다.

한편, 수평동기신호를 입력으로 하고 제 2D플립플롭(2)에서 출력된 펄스를 클럭으로 하는 제 3D플립플롭(3)은 두 펄스가 서로 엇갈리기 때문에 출력단으로 항상 하이신호를 익스클루시브 오아게이트(7)의 일측 입력단으로 출력하고, 상기 익스클루시브 게이트(7)는 수평동기신호와 하이신호를 배타적 논리합 연산하여 수평동기신호와 극성이 반대인 펄스를 제 4D플립플롭(4)의 클럭단으로 출력한다.

그리고, 상기 제 4D플립플롭(4)은 입력단으로 입력되는 하이신호를 클럭단으로 입력되는 상기 익스클루시브 오아 게이트(7)에서 출력된 펄스와 앤드게이트(14)에서 출력되는 리셋신호에 동기시켜 출력단으로 출력하는데, 여기서 상기 제 4D플립플롭(8)의 동작을 자세히 설명하면 다음과 같다.

제 4D플립플롭(8)의 동작초기에 출력단으로는 로우신호가 출력되고, 일정시간 지난 후 클럭단으로 입력되는 펄스의 첫 번째 하강엣지에서 입력단으로 입력되는 하이신호를 출력한다.

그리고, 앤드게이트(14)에서 로우신호가 입력되면 제 4D플립플롭(8)은 리셋되어 출력단의 출력은 다시 로우로 떨어지는 것이다.

한편, 4비트 가운터(9)는 클럭단으로 입력되는 외부입력신호인 클럭신호를 카운팅하고 카운팅된 값중 최대 유효자리 비트를 출력단을 통해 제 5D플립플롭(10)의 클럭단으로 출력하고, 상기 제 5D플립플롭(10)은 입력단으로 입력되는 하이신호를 클럭단으로 입력되는 펄스와 앤드게이트에서 출력되는 리셋신호에 동기시켜 출력단으로 펄스를 출력한다.

상기 제 5D플립플롭(10)의 출력단으로 출력되는 펄스는 자체 리셋신호로도 사용되며, 앤드게이트(13),앤드게이트(14),앤드게이트(16)로 출력되어 제 4D플립플롭(8), 4비트 카운터(9),제 6플립플롭(17)의 리셋신호롤 사용된다.

한편, 상기 앤드게이트(13)는 제 4D플립플롭(8)에서 출력되는 펄스와 제 5D플립플롭(10)에서 출력되는 펄스로 논리곱 연산하여 4비트 카운터(9)를 리셋시키는 동시에 제 6D플립플롭(17)의 클럭단으로 출력한다.

이때, 제 6D플립플롭(17)은 클럭단으로 입력되는 펄스의 첫 번째 상승앳지에서 입력단(D6)으로 입력되는 하이신호를 출력단으로 출력하다가 제 5D플립플롭(10)에서 로우신호가 출력되어 앤드게이트(16)의 출력이 로우가 되면 리셋되어 출력단의 출력이 로우로 전환된다.

그리고, 제 6D플립플롭(17)의 클럭단으로 입력되는 하이신호를 또다시 출력하고 앤드게이트(16)에서 출력이 로우가 되면 다시 리셋되어 로우로 전환된다.

상기와 같은 제 6D플립플롭(17)의 동작이 반복되어 출력단으로 클램프 신호가 출력되는 것이다.

그러나 상기와 같은 종래의 클램프 신호 발생회로에 의하여서는 수평동기신호가 입력되는 경우에만 클램프 신호가 출력되므로 그린 온 신호만 입력되거나 수평동기신호와 그린 온 신호가 모두 입력되지 않는 경우에는 클램프 신호를 발생시킬수 없다는 문제점이 있다.

상기 문제점을 해결하기 위하여 본 고안 은 수평동기신호가 입력되면서 그린 온 신호가 입력되지 않는 경우에는 수평 동기신호로 클램프 신호를 만들고, 수평동기 신호가 입력되지 않으면서 그린 온 신호가 입력되는 경우에는 그린 온 신호로 클램프 신호를 만들고 수평동기신호와 그린 온 신호가 모두 입력되지 않는 경우에는 플라이백 펄스를 이용하여 클램프 신호를 발생시켜 사용할수 있도록 한 클램프 신호 발생회로를 제공하여 항상 영상 클램프 신호가 발생되므로 안정한 화면을 제공할수 있도록 한 것이다.

도 1은 종래 클램프 신호 발생회로를 보인 블록도

도 2는 본 고안의 클램프 신호 처리회로를 보인 회로도

도 3은 본 고안 입력신호에 의한 각 부의 출력파형도

도 4의 (a)~(c)는 본 고안 입력에 따른 클램프신호 출력파형을 보인 도면

본 고안 클램프 신호 처리회로의 구성에 대하여 도 2를 참조하여 설명하면 다음과 같다.

수평 동기신호(H-Sync)는 직접 또는 저항(R8) 및 콘덴서(C3)를 통하여 제 1 익스클루시브 오아게이트(21)의 양측으로 입력되도록 하고, 그린 온 신호(GREEN ON)는 동기분리부(22)에서 동기가 분리된 복합동기신호가 저항(R1)을 거쳐 콜렉터로 구동전원(Vcc)이 인가되는 트랜지스터(Q1)의 베이스에 인가되도록 하고, 저항(R2)을 통해 접지된 상기 트랜지스터(Q1)의 에미터에서 저항(R3)과 콘덴서(C1)의 병렬접속을 거쳐 에미터가 접지된 트랜지스터(Q2)의 베이스에 연결하고,

저항(R4)을 거쳐 구동전원(Vcc)이 인가되는 상기 트랜지스터(Q2)의 콜렉터에서 미분회로의 저항(R5)과 콘덴서(C2)를 거쳐 각 일측이 접지된 다이오드(D1) 및 저항(R6)을 거쳐 트랜지스터(Q3)의 베이스에 인가되도록 하고, 저항(R7)을 거쳐 구동전원(Vcc)이 인가되는 상기 트랜지스터(Q3)의 콜렉터에서 제 2익스클루시브 오아게이트(23)의 일측으로 입력되도록 하고, 타측으로 구동전원(Vcc)이 인가되는 제 2익스 클루시브 오아게이트(23)의 출력은 상기 제 1익스 클루시브 오아게이트(21)의 출력과 함께 제 3익스 클루시브 오아게이트(24)의 양측으로 입력되도록 하고, 상기 제 3익스 클루시브 오아게이트(24)의 출력은 제 4익스 클루시브 오아게이트(25)의 일측으로 입력되도록 하는 동시에 다이오드(D2) 및 콘덴서(C4)를 거쳐 트랜지스터(Q4)의 베이스 저항(R9)을 통하여 입력되도록 하고, 에미터가 접지된 상기 트랜지스터(Q4)의 콜렉터는 수평 플라이백 펄스가 저항(R11)을 통하여 각 일측이 접지된 제너다이오드(ZD1) 및 저항(R10)을 거쳐 입력되는 제 4익스클루시브 오아게이트(25)의 타측에 연결되어 구성된 것이다.

상기와 같이 구성된 본 고안 클램프 신호 처리회로의 동작에 대하여 도 2내지 도 4를 참조하여 설명하면 다음과 같다.

수평 동기신호(H-Sync)가 입력되는 제 1익스클루시브 오아게이트(21)에서는 수평 동기신호의 정극성 및 부극성의 여부에 관계없이 도 3의 a와 같이 항상 정극성의 펄스가 출력된다.

먼저, 수평동기신호가 입력되는 경우 그린 온 신호(Green on)는 로우로 입력되면서 제 2익스 클루시브 오아게이트(23)의 출력이 도 3의 b와 같이 로우가 상기 제 1익스클루시브 오아게이트(21)의 출력인 도 3의 a와 같은 정펄스와 함께 제 3익스 클루시브 오아게이트(24)의 양측으로 입력된다.

상기 제 3익스 클루시브 오아게이트(24)의 출력인 도 3의 c와 같은 정펄스는 제 4익스 클루시브 오아게이트(25)의 일측으로 입력되도록 하는 동시에 다이오드(D2) 및 콘덴서(C4) 거쳐 도 3의 d와 같은 하이신호가 트랜지스터(Q4)의 베이스 저항(R9)에 인가되도록 하여 온 시킨다.

에미터가 접지된 상기 트랜지스터(Q4)의 콜렉터는 수평 플라이백 펄스가 저항(R11)을 통하여 각 일측이 접지된 제너다이오드(ZD1) 및 저항(R10)을 통하여 도 3의 e와 같은 로우신호로 입력되는 제 4익스 클루시브 오아게이트(25)의 타측에 연결한 상태이므로 트랜지스터(Q4)의 콜렉터로 입력되는 수평 플라이백 펄스가 콜렉터-에미터로 그라운드 되어 입력되는 제 4익스크루시브 오아게이트(25)의 타측이 로우가 되어 도 3의 f와 같은 정펄스의 클램프 신호로 출력되게 된다.

이때의 클램프 신호는 도 4의 (a)와 같이 수평 동기신호와 위상이 일치하게 된다.

그리고, 수평 동기신호가 입력되지 않으면서 그린 온 신호만 입력되는 경우에는 제 1익스클루시브 오아게이트(21)에서 도 3의 a와 같은 로우가 출력되는 한편, 정펄스의 그린 온 신호가 동기분리부(22)에서 입력되어 동기가 분리된 그린 온 신호의 복합동기 신호의 정펄스가 저항(R1)을 거쳐 콜렉터로 구동전원(Vcc)이 인가되는 버퍼회로인 트랜지스터(Q1)의 베이스에 바이어스 전원을 인가하여 온 시키고,

상기 트랜지스터(Q1)가 온 되면 이의 에미터에서 정펄스가 출력되어 저항(R3)과 콘덴서(C1)의 병렬접속을 거쳐 에미터가 접지된 인버터 회로의 트랜지스터(Q2)도 온 되도록 하여 반전된 부펄스가 출력되도록 한다.

상기 반전된 부펄스는 저항(R5)과 콘덴서(C2)의 미분회로를 통하여 지연시키면서 각 일측이 접지된 다이오드(D1) 및 저항(R6)에 의해서 부펄스는 그라운드되고 정펄스의 지연된 미분파형이 트랜지스터(Q3)의 베이스에 바이어스 전원으로 인가하게 된다.

상기의 정펄스의 미분파형에 의해 트랜지스터(Q3)의 베이스-에미터간 전압이 정펄스 경우에만 온 되면서 이의 콜렉터에서는 부펄스가 소정의 시간동안 지연된 상태로 입력된다.

상기 부펄스가 일측으로 입력되는 제 2익스 클루시브 오아게이트(23)의 타측으로 구동전원(Vcc)이 인가되므로 이의 출력에서는 지연된 도 3의 b와 같은 정펄스가 출력된다.

상기 제 2익스클루시브 오아게이트(23)의 출력인 정펄스가 상기 제 1익스클루시브 오아게이트(21)로 부터 로우가 일측으로 입력되는 제 3익스 클루시브 오아게이트(24)의 타측으로 입력됨므로 이의 출력에서도 도 3의 c와 같은 정펄스가 출력된다.

상기 제 3익스 클루시브 오아게이트(24)의 출력인 정펄스는 제 4익스클루시브 오아게이트(25)의 일측으로 입력되도록 하는 동시에 다이오드(D2) 및 콘덴서(C4)를 거쳐 도 3의 d와 같은 하이신호가 트랜지스터(Q4)의 베이스에 인가되면서 상기 트랜지스터(Q4)를 온 시킨다.

에미터가 접지된 상기 트랜지스터(Q4)의 콜렉터는 수평플라이백 펄스가 입력되는 제 4 익스클루시브 오아게이트(25)의 타측에 연결된 상태이므로 트랜지스터(Q4)의 콜렉터로 입력되는 수평 플라이백 펄스가 콜렉터-에미터로 그라운드되어 입력되는 제 4익스클루시브 오아게이트(25)의 타측이 도 3의 e와 같이 로우가 되어 이의 출력에는 제 3익스 클루시브 오아게이트(24)의 일측신호에 의해 도 3의 f와 같은 정펄스의 클램프신호로 출력되며, 이때의 클램프 신호는 복합동기신호의 지연으로 하강엣지에서 클램프 신호 출력이 상승하게 되어 도 4의 (b)와 같은 동기폭 만큼 지연된 클램프 신호가 발생되어 영상신호의 블랙 레스터(BLACK RASTER)에 클램프가 걸리게 된다.

그리고, 수평동기신호와 그린온 신호가 모드입력되지 않는 경우에는 제 1익스클루시브 오아게이트(21)의 출력이 도 3의 a와 같은 로우가 되고, 제 2익스클루시브 오아게이트(23)의 출력도 도 3의 b와 같은 로우이므로 이들 로우신호가 양측으로 입력되는 제 3익스 클루시브 오아게이트(24)의 출력도 도 3의 c와 같은 로우가 된다.

상기의 로우가 제 4익스클루시브 오아게이트(25)의 일측으로 입력되는 동시에 다이오드(D2) 및 콘덴서(C4)를 거쳐 도 3의 d와 같은 로우 신호로 트랜지스터(Q4)의 베이스에 인가되므로 상기 트랜지스터(Q4)를 오프시킨다.

그러므로, 상기 트랜지스터(Q4)의 저항(R11)을 통하여 각 일측이 접지된 제너다이오드(ZD1) 및 저항(R10)을 거쳐 콜렉터로 입력되는 플라이백 펄스가 제 4익스클루시브 오아게이트(25)의 타측으로 입력되면서 일측으로 로우가 입력되므로 제 4익스클루시브 오아게이트(25)의 출력에서 도 3의 e와 같은 플라이백 펄스에 의해 정펄스가 도 3의 f와 같은 클램프 신호로 출력되며, 이때의 클램프 신호는 도 4의 C와 같이 플라이백 펄스위상과 일치하게 된다.

상기와 같이 수평동기신호만 입력될 경우, 그린 온 신호만 입력될 경우 또는 수평동기신호와 그린 온 신호의 입력이 없을 경우에서 항상 영상신호의 클램프 신호가 발생되므로 안정한 화면을 나타낼수 있도록 한다.

이상에서 설명한 바와같이 본 고안의 수평 동기신호가 입력되면서 그린온 신호가 입력되지 않는 경우에는 수평동기신호로 클램프 신호를 만들고, 수평동기신호가 입력되지 않으면서 그린 온 신호가 입력되는 경우에는 그린 온 신호로 클램프 신호를 만들고, 수평 동기신호와 그린 온 신호가 모두 입력되지 않는 경우에는 플라이백 펄스를 이용하여 클램프 신호를 만들어 사용하도록 하므로서, 다중동기/와이드 모니터의 경우 수평/수직 세퍼레이트(SEPARATE) 동기 및 그리 온 동기에 대응하도록 하여 신뢰성있게 항상 비디오 클램프 신호가 발생되도록 하여 안정된 화면을 나타낼수 있는 효과가 있다.

Claims (2)

1. 수평동기신호의 입력으로 항상 정펄스를 출력하는 제 1익스클루시브 오아게이트(21)와, 입력되는 그린 온 신호의 복합동기를 분리시켜 출력하는 동기분리부(22)와, 그린 온 신호를 반전시키는 반전 트랜지스터(Q2)와, 반전된 그린 온 신호를 미분파형으로 지연 및 변화되도록 하는 콘덴서(R5) 및 저항(C2)과 각 일측이 접지된 다이오드(D1) 및 저항(R6)과,

   정극성 미분파형에서만 동작하여 지연된 부펄스로 출력하는 트랜지스터(Q3)와, 상기 트랜지스터(Q3)의 부펄스 신호에 의해 정펄스를 출력하는 제 2익스클루시브 오아게이트(23)와, 상기 제 1 및 제 2익스클루시브 오아게이트(21)(23)의 출력을 배타적 논리합하는 제 3익스클루시브 오아게이트(24)와, 제 3익스 클루시브 오아게이트(24)의 출력과 트랜지스터(Q4)의 저항(R11)을 통하여 각 일측이 접지된 제너다이오드(ZD1) 및 저항(R10)을 거쳐 콜렉터로 입력되는 플라이백 펄스를 선택적으로 출력하는 제 4익스 클루시브 오아게이트(25)로 구성된 것을 특징으로 하는 클램프 신호 처리회로
2. 제 1항에 있어서, 수평 동기신호(H-Sync)는 직접 또는 저항(R5) 및 콘덴서(C3)를 통하여 제 1 익스클루시브 오아게이트(21)의 양측으로 입력되도록 하고, 그린 온 신호는 동기분리부(22)에서 동기가 분리되어 저항(R1)을 거쳐 콜렉터로 구동전원(Vcc)이 인가되는 트랜지스터(Q1)의 베이스에 인가되도록 하고, 저항(R2)을 통해 접지된 상기 트랜지스터(Q1)의 에미터에서 저항(R3)과 콘덴서(C1)의 병렬접속을 거쳐 에미터가 접지된 트랜지스터(Q2)의 베이스에 연결하고, 저항(R4)을 거쳐 구동전원(Vcc)이 인가되는 상기 트랜지스터(Q2)의 콜렉터에서 미분회로의 저항(R5)과 콘덴서(C2)를 거쳐 각 일측이 접지된 다이오드(D1) 및 저항(R6)을 거쳐 트랜지스터(Q3)의 베이스에 인가되도록 하고, 저항(R7)을 거쳐 구동전원(Vcc)이 인가되는 상기 트랜지스터(Q3)의 콜렉터에서 제 2익스클루시브 오아게이트(23)의 일측으로 입력되도록 하고,

   타측으로 구동전원(Vcc)이 인가되는 제 2익스 클루시브 오아게이트(23)의 출력은 상기 제 1익스 클루시브 오아게이트(21)의 출력과 함께 제 3익스 클루시브 오아게이트(24)의 양측으로 입력되도록 하고, 상기 제 3익스 클루시브 오아게이트 (24)의 출력은 제 4익스 클루시브 오아게이트(25)의 일측으로 입력되도록 하는 동시에 다이오드(D2) 및 콘덴서(C4)를 거쳐 트랜지스터(Q4)의 베이스 저항(R9)으로 입력되도록 하고, 에미터가 접지된 상기 트랜지스터(Q4)의 콜렉터는 플라이백 펄스가 저항(R11)을 통하여 각 일측이 접지된 제너다이오드(ZD1) 및 저항(R10)을 거쳐 입력되는 제 4익스클루시브 오아게이트(25)의 타측에 연결되어 구성된 것을 특징으로 하는 클램프 신호 처리회로