KR19980049739U

KR19980049739U - Clamp Signal Processing Circuit

Info

Publication number: KR19980049739U
Application number: KR2019960062904U
Authority: KR
Inventors: 이상동
Original assignee: 구자홍; 엘지전자 주식회사
Priority date: 1996-12-30
Filing date: 1996-12-30
Publication date: 1998-10-07

Abstract

본 고안은 모니터의 클램프 신호 발생회로에 관한 것으로, 특히 모니터에서 수평동기 신호가 입력되면서 그린 온(GREEN ON)신호가 입력되지 않는 경우에는 수평동기신호로 클램프신호를 만들고, 수평 동기신호와 그린 온 신호가 모두 입력되지 않는 경우에는 플라이백 펄스를 이용하여 클램프신호를 만들어 사용하게 하므로서, 수평동기신호와 그린 온 신호가 입력되거나 입력되지 않는 경우에도 클램프 신호를 발생시켜 사용할수 있도록 한 클램프 신호 처리회로에 관한 것이다.The present invention relates to a clamp signal generating circuit of a monitor, and in particular, when a green synchronous signal is not input while a horizontal synchronous signal is input from the monitor, a clamp signal is made of a horizontal synchronous signal, and a horizontal synchronous signal and a green on signal are generated. Clamp signal processing circuit that generates and uses the clamp signal even when the horizontal synchronous signal and the green on signal are inputted or not. It is about.

종래 클램프 신호 발생회로는 수평동기신호가 입력되는 경우에만 크램프 신호가 출력되므로 그린 온 신호만 입력되거나, 수평동기신호와 그린 온 신호가 모두 입력되지 않는 경우에는 클램프신호를 발생시킬수 없는 문제점이 있게된다.In the conventional clamp signal generation circuit, since the clamp signal is output only when the horizontal synchronous signal is input, there is a problem in that the clamp signal cannot be generated when only the green on signal is input or when neither the horizontal synchronous signal nor the green on signal is input. .

본 고안 클램프 신호처리회로에서는 수평 동기신호가 입력되면서 그린 온 신호가 입력되지 않는 경우에는 수평동기신호로 클램프 신호를 만들고, 수평 동기신호가 입력되지 않으면서 그린 온 신호가 입력되는 경우에는 그린 온 신호로 클램프 신호를 만들고, 수평동기신호와 그린 온 신호가 모두 입력되지 않는 경우에는 플라이백 펄스를 이용하여 클램프 신호를 발생시켜 사용할수 있도록 하는 것이다.In the clamp signal processing circuit of the present invention, when the green on signal is not input while the horizontal synchronizing signal is input, the clamp signal is made of the horizontal synchronizing signal, and the green on signal is input when the green on signal is input without the horizontal synchronizing signal. If you do not input both the horizontal synchronous signal and the green on signal, the flyback pulse is used to generate the clamp signal.

Description

Clamp Signal Processing Circuit

본 고안 클램프 신호 처리회로에 있어서, 특히 복합신호가 입력되는 모니터의 다양한 입력동기 신호에 항상 안정된 비디오 영상신호에 대응되는 클램프 신호를 발생시키는 클램프 신호 처리회로에 관한 것이다.In the clamp signal processing circuit of the present invention, the present invention relates to a clamp signal processing circuit that generates a clamp signal corresponding to a video image signal which is always stable to various input synchronization signals of a monitor to which a composite signal is input.

종래 클램프 신호 발생회로의 구성에 대하여 도 1을 참조하여 설명하면 다음과 같다.A configuration of a conventional clamp signal generation circuit will be described with reference to FIG. 1 as follows.

수평 동기신호를 클럭으로 사용하여 출력단으로 항상 하이신호를 출력하는 제 1D플립플롭(1)과, 상기 제 1D플립플롭(1)에서 출력되는 하이신호를 외부입력인 클럭신호를 입력으로 하여 논리곱 연산을 수행하는 앤드 케이트(2)와, 상기 앤드케이트(2)의 출력을 클럭으로 하여 카운트하고 카운트값중에서 최소유효자리 비트를 제외한 나며지 비트를 일정시간 동안 지연시켜 앤드게이트(4)로 출력하는 5비트 카운터(3)와, 상기 5비트 카운터(3)에서 출력된 4비트 신호를 입력으로 하여 논리곱하는 앤드게이트(4)와, 상기 앤드게이트(4)의 출력값을 입력으로 하여 출력단으로 수평동기신호 보다 일정시간 지연된 펄스를 출력하는 제 2D플립플롭(5)과, 상기 제 2D 플립플롭(5)의 출력신호를 클럭으로 하여 사용하고 수평동기신호를 입력으로 하여 출력단으로 항상 하이신호를 출력하는 제 3D플립플롭(6)과, 상기 제 3D플립플롭(6)의 출력단으로 부터 출력되는 신호와 수평동기신호를 입력으로 하여 배타적 논리연산하는 익스클루시브 오아게이트(7)와,The 1D flip-flop (1) which always outputs a high signal to the output terminal using the horizontal synchronizing signal as a clock, and the high signal output from the 1D flip-flop (1) is the logical product of the input signal Count and count the output of the end-category 2 and the output of the end-category 2 as a clock, and delay the remaining bits except the least significant digit bit in the count value for a predetermined time to output to the AND gate 4. A 5-bit counter 3, an AND gate 4 that is logically multiplied by the 4-bit signal output from the 5-bit counter 3, and an output value of the AND gate 4 as an input, and is horizontal to the output terminal. The 2D flip-flop 5 which outputs a pulse delayed by a certain time rather than the synchronous signal and the output signal of the 2D flip-flop 5 are used as clocks, and the horizontal synchronous signal is inputted to the output terminal. And the 3D flip-flop (6), wherein the 3D flip-exclusive Iowa gate 7 to 6 output the exclusive logical operation by the signal to the input of the horizontal synchronizing signal outputted from the outputting the call,

입력단으로 입력되는 하이신호를 상기 익스클루시브 오아게이트(7)에서 출력된 신호에 동기시켜 출력단으로 일정펄스를 출력하는 제 4D플립플롭(8)과,A fourth 4D flip-flop 8 which outputs a constant pulse to the output terminal in synchronization with the signal output from the exclusive orifice 7 in synchronization with the high signal input to the input terminal;

외부에서 입력되는 클럭신호를 카운트하고 카운트 값 중에서 최대유효자리 비트를 출력단으로 출력하는 4비트 카운터(9)와,A 4-bit counter 9 for counting a clock signal input from the outside and outputting the most significant digit bit of the count value to an output terminal;

입력되는 하이신호를 상기 4비트 카운터(9)에서 출력된 신호에 동기시켜 출력단으로 일정펄스를 출력하는 제 5D플립플롭(10)과,A fifth 5D flip-flop 10 which outputs a constant pulse to an output terminal in synchronization with the signal output from the 4-bit counter 9;

외부 리셋신호(RS)와 상기 제 2D플립플롭(5)으로 출력되는 신호를 논리곱연산 출력하여 제 1D 플립플롭(1)을 리셋시키는 앤드게이트(11)와,An AND gate 11 which resets the 1D flip-flop 1 by performing an AND operation on the external reset signal RS and the signal output from the 2D flip-flop 5;

외부리셋신호와 상기 제 2D플립플롭(5)의 출력단으로 출력되는 신호를 논리곱 연산출력하여 상기 5비트 카운터(3)를 리셋시키는 앤드게이트(12)와,An AND gate 12 for performing an AND operation on an external reset signal and a signal output to an output terminal of the second D flip-flop 5 to reset the 5-bit counter 3;

상기 제 4D플립플롭(8)의 출력단으로 출력되는 신호와 제 5D플립플롭(10)의 출력단으로 출력되는 신호를 논리곱 연산출력하여 상기 4비트 카운터(9)를 리셋시키는 앤드게이트(13)와,An AND gate 13 for performing an AND operation on the signal output to the output terminal of the 4D flip-flop 8 and the signal output to the output terminal of the 5D flip-flop 10 to reset the 4-bit counter 9; ,

외부리셋신호와 상기 제 5D플립플롭(10)의 출력단으로 출력되는 신호를 논리곱 연산출력하여 상기 제 4D플립플롭(8)을 리셋시키는 앤드게이트(14)와, 외부 리셋신호와 상기 앤드게이트(13)의 출력신호를 논리곱 연산출력하여 제 5D플립플롭(10)을 리셋시키는 앤드게이트(15)와, 외부리셋신호와 상기 앤드게이트(12)의 출력신호를 논리곱 연산출력하여 제 6D플립플롭(17)을 리셋시키는 앤드게이트(16)와, 입력되는 하이신호를 상기 앤드게이트(13)에서 출력되는 일정신호에 동기시켜 출력단으로 클램프신호를 출력하는 제 6D플립플롭(17)로 구성하였다.An AND gate 14 for performing an AND operation on the external reset signal and the signal output to the output terminal of the fifth 5D flip-flop 10 to reset the 4D flip-flop 8, an external reset signal and the AND gate ( An AND gate 15 for performing logical AND operation on the output signal of 13) to reset the 5D flip-flop 10, and an AND operation 15 for performing an AND operation on the external reset signal and the output signal of the AND gate 12 to generate the 6D flip. An AND gate 16 for resetting the flop 17 and a 6D flip flop 17 for outputting a clamp signal to the output terminal in synchronization with a predetermined signal output from the AND gate 13 are inputted. .

이와같이 구성된 본 고안의 동작을 도 1을 참조하여 설명하면 다음과 같다.The operation of the present invention configured as described above will be described with reference to FIG. 1.

먼저, 제 1D플립플롭(1)은 입력되는 하이신호를 클럭단으로 입력되는 수평동기신호에 동기시켜 출력단을 통해 앤트게이트(2)의 일측 입력단으로 출력하는데, 이때, 초기 리셋신호와 제 2D플립플롭(3)의 출력단에서 출력되는 신호는 모두 하이이며, 상기 두 신호를 입력으로 하는 앤드게이트(11)의 출력은 하이가 되어 제 1D플립플롭(1)은 리셋되지 않는다.First, the 1D flip-flop 1 outputs the high signal input to one side of the ant gate 2 through the output terminal in synchronization with the horizontal synchronization signal input to the clock stage. The signals output from the output terminal of the flop 3 are all high, and the output of the AND gate 11 which inputs the two signals is high, and the 1D flip-flop 1 is not reset.

따라서, 상기 제 1D플립플롭(1)의 출력은 계속하이로 출력되는 것이다.Therefore, the output of the 1D flip-flop 1 is continuously output.

한편, 사익 앤트게이트(2)는 상기 제 1D플립플롭(1)에서 출력되는 하이신호와 외부 입력인 클럭신호를 논리곱 연산하여 일정펄스를 5비트 카운터(3)의 클럭단으로 출력하고, 상기 5비트 카운터(11)는 클럭단으로 입력되는 펄스를 카운팅하여 카운팅 된 값의 최소유효비트(LSB)를 제외한 나머지 비트의 카운팅 값을 각 출력단을 통해 앤드게이트(4)의 각 출력단으로 출력하고, 상기 앤드게이트(4)는 입력되는 신호로 논리곱 연산하여 제 2D플립플롭(2)의 입력단으로 일정펄스를 출력하는데, 상기 5비트 카운터(11)의 출력이 4비트이므로 앤드게이트(4)의 출력은 일정시간 지연되어 출력된다.Meanwhile, the sound ant gate 2 performs an AND operation on the high signal output from the first D flip-flop 1 and the clock signal which is an external input, and outputs a constant pulse to the clock stage of the 5-bit counter 3. The 5-bit counter 11 counts pulses input to the clock stage and outputs counting values of the remaining bits except the least significant bit (LSB) of the counted values to each output terminal of the AND gate 4 through each output terminal. The AND gate 4 performs an AND operation on the input signal and outputs a constant pulse to the input terminal of the 2D flip-flop 2. Since the output of the 5-bit counter 11 is 4 bits, the AND gate 4 The output is output after a certain time delay.

따라서, 상기 앤드게이트(4)에서 출력되는 일정펄스를 클럭단으로 입력되는 동기신호에 출력단으로 출력되는 제 2D플립플롭(2)의 출력펄스는 수평동기신호보다 일정시간 지연된다.Therefore, the output pulse of the 2D flip-flop 2 outputted to the output terminal to the synchronization signal inputted to the clock terminal from the constant pulse output from the AND gate 4 is delayed by a predetermined time than the horizontal synchronization signal.

한편, 수평동기신호를 입력으로 하고 제 2D플립플롭(2)에서 출력된 펄스를 클럭으로 하는 제 3D플립플롭(3)은 두 펄스가 서로 엇갈리기 때문에 출력단으로 항상 하이신호를 익스클루시브 오아게이트(7)의 일측 입력단으로 출력하고, 상기 익스클루시브 게이트(7)는 수평동기신호와 하이신호를 배타적 논리합 연산하여 수평동기신호와 극성이 반대인 펄스를 제 4D플립플롭(4)의 클럭단으로 출력한다.On the other hand, the 3D flip-flop (3) having the horizontal synchronous signal as the input and the pulse output from the 2D flip-flop (2) as a clock always has a high signal as an output oragate because the two pulses cross each other. The exclusive gate 7 outputs one of the input terminals of (7), and the exclusive gate 7 performs an exclusive OR operation on the horizontal synchronizing signal and the high signal to output a pulse having a polarity opposite to that of the horizontal synchronizing signal. Will print

그리고, 상기 제 4D플립플롭(4)은 입력단으로 입력되는 하이신호를 클럭단으로 입력되는 상기 익스클루시브 오아 게이트(7)에서 출력된 펄스와 앤드게이트(14)에서 출력되는 리셋신호에 동기시켜 출력단으로 출력하는데, 여기서 상기 제 4D플립플롭(8)의 동작을 자세히 설명하면 다음과 같다.The 4D flip-flop 4 synchronizes the high signal input to the input terminal with the reset signal output from the AND gate 14 and the pulse output from the exclusive or gate 7 input to the clock terminal. Output to the output stage, where the operation of the 4D flip-flop 8 will be described in detail as follows.

제 4D플립플롭(8)의 동작초기에 출력단으로는 로우신호가 출력되고, 일정시간 지난 후 클럭단으로 입력되는 펄스의 첫 번째 하강엣지에서 입력단으로 입력되는 하이신호를 출력한다.A low signal is output to the output stage at the beginning of operation of the 4D flip-flop 8, and a high signal input to the input stage is output at the first falling edge of the pulse input to the clock stage after a predetermined time.

그리고, 앤드게이트(14)에서 로우신호가 입력되면 제 4D플립플롭(8)은 리셋되어 출력단의 출력은 다시 로우로 떨어지는 것이다.When the low signal is input from the AND gate 14, the 4D flip-flop 8 is reset and the output of the output terminal falls back low.

한편, 4비트 가운터(9)는 클럭단으로 입력되는 외부입력신호인 클럭신호를 카운팅하고 카운팅된 값중 최대 유효자리 비트를 출력단을 통해 제 5D플립플롭(10)의 클럭단으로 출력하고, 상기 제 5D플립플롭(10)은 입력단으로 입력되는 하이신호를 클럭단으로 입력되는 펄스와 앤드게이트에서 출력되는 리셋신호에 동기시켜 출력단으로 펄스를 출력한다.Meanwhile, the 4-bit center 9 counts a clock signal which is an external input signal input to the clock stage, and outputs the most significant digit bit of the counted value to the clock stage of the fifth flip-flop 10 through the output stage. The 5D flip-flop 10 outputs a pulse to the output terminal in synchronization with the high signal input to the input terminal and the reset signal output from the AND gate.

상기 제 5D플립플롭(10)의 출력단으로 출력되는 펄스는 자체 리셋신호로도 사용되며, 앤드게이트(13),앤드게이트(14),앤드게이트(16)로 출력되어 제 4D플립플롭(8), 4비트 카운터(9),제 6플립플롭(17)의 리셋신호롤 사용된다.The pulse output to the output terminal of the 5D flip-flop 10 is also used as its own reset signal, and is output to the end gate 13, the end gate 14, and the end gate 16 to be the 4D flip flop 8. The reset signal of the 4-bit counter 9 and the sixth flip-flop 17 is used.

한편, 상기 앤드게이트(13)는 제 4D플립플롭(8)에서 출력되는 펄스와 제 5D플립플롭(10)에서 출력되는 펄스로 논리곱 연산하여 4비트 카운터(9)를 리셋시키는 동시에 제 6D플립플롭(17)의 클럭단으로 출력한다.On the other hand, the AND gate 13 performs an AND operation on the pulse output from the 4D flip-flop 8 and the pulse output from the 5D flip-flop 10 to reset the 4-bit counter 9, and at the same time, the 6D flip Output to the clock end of the flop 17.

이때, 제 6D플립플롭(17)은 클럭단으로 입력되는 펄스의 첫 번째 상승앳지에서 입력단(D6)으로 입력되는 하이신호를 출력단으로 출력하다가 제 5D플립플롭(10)에서 로우신호가 출력되어 앤드게이트(16)의 출력이 로우가 되면 리셋되어 출력단의 출력이 로우로 전환된다.At this time, the 6D flip-flop 17 outputs a high signal input to the input terminal D6 at the first rising edge of the pulse input to the clock stage to the output terminal, and then a low signal is output from the 5D flip-flop 10. When the output of the gate 16 goes low, it is reset and the output of the output stage is turned low.

그리고, 제 6D플립플롭(17)의 클럭단으로 입력되는 하이신호를 또다시 출력하고 앤드게이트(16)에서 출력이 로우가 되면 다시 리셋되어 로우로 전환된다.When the high signal inputted to the clock terminal of the 6D flip-flop 17 is output again, and the output of the AND gate 16 goes low, it is reset again and is turned low.

상기와 같은 제 6D플립플롭(17)의 동작이 반복되어 출력단으로 클램프 신호가 출력되는 것이다.The operation of the 6D flip-flop 17 as described above is repeated to output the clamp signal to the output terminal.

그러나 상기와 같은 종래의 클램프 신호 발생회로에 의하여서는 수평동기신호가 입력되는 경우에만 클램프 신호가 출력되므로 그린 온 신호만 입력되거나 수평동기신호와 그린 온 신호가 모두 입력되지 않는 경우에는 클램프 신호를 발생시킬수 없다는 문제점이 있다.However, since the clamp signal is output only when the horizontal synchronous signal is input by the conventional clamp signal generating circuit as described above, the clamp signal is generated when only the green on signal is input or when neither the horizontal synchronous signal nor the green on signal are input. There is a problem that you can not.

상기 문제점을 해결하기 위하여 본 고안 은 수평동기신호가 입력되면서 그린 온 신호가 입력되지 않는 경우에는 수평 동기신호로 클램프 신호를 만들고, 수평동기 신호가 입력되지 않으면서 그린 온 신호가 입력되는 경우에는 그린 온 신호로 클램프 신호를 만들고 수평동기신호와 그린 온 신호가 모두 입력되지 않는 경우에는 플라이백 펄스를 이용하여 클램프 신호를 발생시켜 사용할수 있도록 한 클램프 신호 발생회로를 제공하여 항상 영상 클램프 신호가 발생되므로 안정한 화면을 제공할수 있도록 한 것이다.In order to solve the above problems, the present invention creates a clamp signal with a horizontal synchronization signal when the green on signal is not input while the horizontal synchronization signal is input, and when the green on signal is input without the horizontal synchronization signal, When the clamp signal is created with the ON signal and neither the horizontal synchronous signal nor the green on signal is input, the clamp signal generator circuit is used to generate the clamp signal using the flyback pulse so that the image clamp signal is always generated. It is to provide a stable screen.

도 1은 종래 클램프 신호 발생회로를 보인 블록도1 is a block diagram showing a conventional clamp signal generation circuit

도 2는 본 고안의 클램프 신호 처리회로를 보인 회로도2 is a circuit diagram showing a clamp signal processing circuit of the present invention

도 3은 본 고안 입력신호에 의한 각 부의 출력파형도3 is an output waveform diagram of each part by the input signal of the present invention

도 4의 (a)~(c)는 본 고안 입력에 따른 클램프신호 출력파형을 보인 도면4 (a) to (c) is a view showing a clamp signal output waveform according to the input of the present invention

본 고안 클램프 신호 처리회로의 구성에 대하여 도 2를 참조하여 설명하면 다음과 같다.The structure of the inventive clamp signal processing circuit will be described with reference to FIG. 2.

수평 동기신호(H-Sync)는 직접 또는 저항(R8) 및 콘덴서(C3)를 통하여 제 1 익스클루시브 오아게이트(21)의 양측으로 입력되도록 하고, 그린 온 신호(GREEN ON)는 동기분리부(22)에서 동기가 분리된 복합동기신호가 저항(R1)을 거쳐 콜렉터로 구동전원(Vcc)이 인가되는 트랜지스터(Q1)의 베이스에 인가되도록 하고, 저항(R2)을 통해 접지된 상기 트랜지스터(Q1)의 에미터에서 저항(R3)과 콘덴서(C1)의 병렬접속을 거쳐 에미터가 접지된 트랜지스터(Q2)의 베이스에 연결하고,The horizontal synchronizing signal H-Sync is input to both sides of the first exclusive oragate 21 directly or through a resistor R8 and a capacitor C3, and the green on signal Green ON is synchronized with the synchronizing separator. The composite synchronous signal whose synchronization is separated at 22 is applied to the base of the transistor Q1 to which the driving power source Vcc is applied to the collector through the resistor R1, and grounded through the resistor R2. In the emitter of Q1), the resistor R3 and the capacitor C1 are connected in parallel, and the emitter is connected to the base of the grounded transistor Q2.

저항(R4)을 거쳐 구동전원(Vcc)이 인가되는 상기 트랜지스터(Q2)의 콜렉터에서 미분회로의 저항(R5)과 콘덴서(C2)를 거쳐 각 일측이 접지된 다이오드(D1) 및 저항(R6)을 거쳐 트랜지스터(Q3)의 베이스에 인가되도록 하고, 저항(R7)을 거쳐 구동전원(Vcc)이 인가되는 상기 트랜지스터(Q3)의 콜렉터에서 제 2익스클루시브 오아게이트(23)의 일측으로 입력되도록 하고, 타측으로 구동전원(Vcc)이 인가되는 제 2익스 클루시브 오아게이트(23)의 출력은 상기 제 1익스 클루시브 오아게이트(21)의 출력과 함께 제 3익스 클루시브 오아게이트(24)의 양측으로 입력되도록 하고, 상기 제 3익스 클루시브 오아게이트(24)의 출력은 제 4익스 클루시브 오아게이트(25)의 일측으로 입력되도록 하는 동시에 다이오드(D2) 및 콘덴서(C4)를 거쳐 트랜지스터(Q4)의 베이스 저항(R9)을 통하여 입력되도록 하고, 에미터가 접지된 상기 트랜지스터(Q4)의 콜렉터는 수평 플라이백 펄스가 저항(R11)을 통하여 각 일측이 접지된 제너다이오드(ZD1) 및 저항(R10)을 거쳐 입력되는 제 4익스클루시브 오아게이트(25)의 타측에 연결되어 구성된 것이다.In the collector of the transistor Q2 to which the driving power supply Vcc is applied via the resistor R4, the diode D1 and the resistor R6 having one side grounded through the resistor R5 and the capacitor C2 of the differential circuit. To be applied to the base of the transistor Q3, and to be input to one side of the second exclusive oragate 23 from the collector of the transistor Q3 to which the driving power source Vcc is applied via the resistor R7. The output of the second exclusive oragate 23 to which the driving power supply Vcc is applied to the other side is together with the output of the first exclusive oragate 21 and the third exclusive oragate 24. Are input to both sides of the output, and the output of the third exclusive oragate 24 is input to one side of the fourth exclusive oragate 25 and at the same time, through the diode D2 and the capacitor C4, the transistor Input via the base resistor (R9) of (Q4). In the collector of the transistor Q4 having an emitter grounded, a fourth fly-through in which a horizontal flyback pulse is input through a resistor R11 through a zener diode ZD1 and a resistor R10 grounded at one side thereof. It is configured to be connected to the other side of the sheave oar gate (25).

상기와 같이 구성된 본 고안 클램프 신호 처리회로의 동작에 대하여 도 2내지 도 4를 참조하여 설명하면 다음과 같다.The operation of the inventive clamp signal processing circuit constructed as described above will be described below with reference to FIGS. 2 to 4.

수평 동기신호(H-Sync)가 입력되는 제 1익스클루시브 오아게이트(21)에서는 수평 동기신호의 정극성 및 부극성의 여부에 관계없이 도 3의 a와 같이 항상 정극성의 펄스가 출력된다.In the first exclusive oragate 21 to which the horizontal synchronization signal H-Sync is input, the positive pulse is always output as shown in a of FIG. 3 regardless of whether the horizontal synchronization signal is positive or negative.

먼저, 수평동기신호가 입력되는 경우 그린 온 신호(Green on)는 로우로 입력되면서 제 2익스 클루시브 오아게이트(23)의 출력이 도 3의 b와 같이 로우가 상기 제 1익스클루시브 오아게이트(21)의 출력인 도 3의 a와 같은 정펄스와 함께 제 3익스 클루시브 오아게이트(24)의 양측으로 입력된다.First, when the horizontal synchronization signal is input, the green on signal (Green on) is input to the low while the output of the second exclusive oragate 23 is low as shown in b of Figure 3 the first exclusive oragate 3 is input to both sides of the third exclusive oragate 24 together with the positive pulse as shown in a of FIG. 3.

상기 제 3익스 클루시브 오아게이트(24)의 출력인 도 3의 c와 같은 정펄스는 제 4익스 클루시브 오아게이트(25)의 일측으로 입력되도록 하는 동시에 다이오드(D2) 및 콘덴서(C4) 거쳐 도 3의 d와 같은 하이신호가 트랜지스터(Q4)의 베이스 저항(R9)에 인가되도록 하여 온 시킨다.The positive pulse as shown in c of FIG. 3, which is the output of the third exclusive orifice 24, is input to one side of the fourth exclusive oragate 25 and is simultaneously passed through the diode D2 and the capacitor C4. A high signal such as d of FIG. 3 is applied to the base resistor R9 of the transistor Q4 and turned on.

에미터가 접지된 상기 트랜지스터(Q4)의 콜렉터는 수평 플라이백 펄스가 저항(R11)을 통하여 각 일측이 접지된 제너다이오드(ZD1) 및 저항(R10)을 통하여 도 3의 e와 같은 로우신호로 입력되는 제 4익스 클루시브 오아게이트(25)의 타측에 연결한 상태이므로 트랜지스터(Q4)의 콜렉터로 입력되는 수평 플라이백 펄스가 콜렉터-에미터로 그라운드 되어 입력되는 제 4익스크루시브 오아게이트(25)의 타측이 로우가 되어 도 3의 f와 같은 정펄스의 클램프 신호로 출력되게 된다.The collector of the transistor Q4 having the emitter grounded is connected to the low signal as shown in FIG. 3E through the zener diode ZD1 and the resistor R10 each of which has a horizontal flyback pulse grounded through the resistor R11. Since it is connected to the other side of the input fourth exclusive orifice 25, the horizontal flyback pulse input to the collector of the transistor Q4 is grounded to the collector-emitter, and the fourth exclusive orifice ( The other side of 25) becomes low and is output as a clamp signal of a constant pulse as shown in f of FIG. 3.

이때의 클램프 신호는 도 4의 (a)와 같이 수평 동기신호와 위상이 일치하게 된다.At this time, the clamp signal is in phase with the horizontal synchronizing signal as shown in FIG.

그리고, 수평 동기신호가 입력되지 않으면서 그린 온 신호만 입력되는 경우에는 제 1익스클루시브 오아게이트(21)에서 도 3의 a와 같은 로우가 출력되는 한편, 정펄스의 그린 온 신호가 동기분리부(22)에서 입력되어 동기가 분리된 그린 온 신호의 복합동기 신호의 정펄스가 저항(R1)을 거쳐 콜렉터로 구동전원(Vcc)이 인가되는 버퍼회로인 트랜지스터(Q1)의 베이스에 바이어스 전원을 인가하여 온 시키고,When only the green on signal is input without the horizontal synchronizing signal being input, a row as shown in a of FIG. 3 is output from the first exclusive oragate 21, while the green on signal of the positive pulse is synchronized. A bias power supply is applied to the base of the transistor Q1, which is a buffer circuit in which the positive pulse of the composite synchronization signal of the green on signal inputted from the unit 22 and the synchronization is separated is applied to the collector via the resistor R1. By turning on

상기 트랜지스터(Q1)가 온 되면 이의 에미터에서 정펄스가 출력되어 저항(R3)과 콘덴서(C1)의 병렬접속을 거쳐 에미터가 접지된 인버터 회로의 트랜지스터(Q2)도 온 되도록 하여 반전된 부펄스가 출력되도록 한다.When the transistor Q1 is turned on, a positive pulse is output from the emitter thereof, and the transistor Q2 of the inverter circuit in which the emitter is grounded through the parallel connection of the resistor R3 and the capacitor C1 is turned on. Allow the pulse to be output.

상기 반전된 부펄스는 저항(R5)과 콘덴서(C2)의 미분회로를 통하여 지연시키면서 각 일측이 접지된 다이오드(D1) 및 저항(R6)에 의해서 부펄스는 그라운드되고 정펄스의 지연된 미분파형이 트랜지스터(Q3)의 베이스에 바이어스 전원으로 인가하게 된다.The inverted subpulse is delayed through the differential circuit of the resistor R5 and the capacitor C2, and the subpulse is grounded by the diode D1 and the resistor R6 grounded at each side, and the delayed differential waveform of the positive pulse is obtained. The bias power is applied to the base of the transistor Q3.

상기의 정펄스의 미분파형에 의해 트랜지스터(Q3)의 베이스-에미터간 전압이 정펄스 경우에만 온 되면서 이의 콜렉터에서는 부펄스가 소정의 시간동안 지연된 상태로 입력된다.Due to the differential waveform of the positive pulse, the voltage between the base-emitter of the transistor Q3 is turned on only when the positive pulse is applied, and the negative pulse is input in the collector thereof in a delayed state for a predetermined time.

상기 부펄스가 일측으로 입력되는 제 2익스 클루시브 오아게이트(23)의 타측으로 구동전원(Vcc)이 인가되므로 이의 출력에서는 지연된 도 3의 b와 같은 정펄스가 출력된다.Since the driving power supply Vcc is applied to the other side of the second exclusive oragate 23 through which the negative pulse is input to one side, a constant pulse as shown in b of FIG. 3 is output from the output thereof.

상기 제 2익스클루시브 오아게이트(23)의 출력인 정펄스가 상기 제 1익스클루시브 오아게이트(21)로 부터 로우가 일측으로 입력되는 제 3익스 클루시브 오아게이트(24)의 타측으로 입력됨므로 이의 출력에서도 도 3의 c와 같은 정펄스가 출력된다.The positive pulse, which is the output of the second exclusive oragate 23, is input from the first exclusive oragate 21 to the other side of the third exclusive oragate 24 in which a row is input to one side. Therefore, the constant pulse as shown in c of FIG. 3 is also output from the output thereof.

상기 제 3익스 클루시브 오아게이트(24)의 출력인 정펄스는 제 4익스클루시브 오아게이트(25)의 일측으로 입력되도록 하는 동시에 다이오드(D2) 및 콘덴서(C4)를 거쳐 도 3의 d와 같은 하이신호가 트랜지스터(Q4)의 베이스에 인가되면서 상기 트랜지스터(Q4)를 온 시킨다.The positive pulse, which is the output of the third exclusive orifice 24, is input to one side of the fourth exclusive oragate 25, and at the same time, through the diode D2 and the capacitor C4, The same high signal is applied to the base of transistor Q4 to turn on transistor Q4.

에미터가 접지된 상기 트랜지스터(Q4)의 콜렉터는 수평플라이백 펄스가 입력되는 제 4 익스클루시브 오아게이트(25)의 타측에 연결된 상태이므로 트랜지스터(Q4)의 콜렉터로 입력되는 수평 플라이백 펄스가 콜렉터-에미터로 그라운드되어 입력되는 제 4익스클루시브 오아게이트(25)의 타측이 도 3의 e와 같이 로우가 되어 이의 출력에는 제 3익스 클루시브 오아게이트(24)의 일측신호에 의해 도 3의 f와 같은 정펄스의 클램프신호로 출력되며, 이때의 클램프 신호는 복합동기신호의 지연으로 하강엣지에서 클램프 신호 출력이 상승하게 되어 도 4의 (b)와 같은 동기폭 만큼 지연된 클램프 신호가 발생되어 영상신호의 블랙 레스터(BLACK RASTER)에 클램프가 걸리게 된다.Since the collector of the transistor Q4 having the emitter grounded is connected to the other side of the fourth exclusive or gate 25 to which the horizontal flyback pulse is input, the horizontal flyback pulse input to the collector of the transistor Q4 is The other side of the fourth exclusive oragate 25, which is grounded to the collector-emitter, becomes low as shown in e of FIG. 3, and its output is indicated by one signal of the third exclusive oragate 24. The clamp signal is output as the clamp signal of the constant pulse as shown in f of 3, and the clamp signal at this time rises at the falling edge due to the delay of the composite synchronous signal, and thus the clamp signal delayed by the synchronization width as shown in FIG. It is generated and clamped to the black raster of the video signal.

그리고, 수평동기신호와 그린온 신호가 모드입력되지 않는 경우에는 제 1익스클루시브 오아게이트(21)의 출력이 도 3의 a와 같은 로우가 되고, 제 2익스클루시브 오아게이트(23)의 출력도 도 3의 b와 같은 로우이므로 이들 로우신호가 양측으로 입력되는 제 3익스 클루시브 오아게이트(24)의 출력도 도 3의 c와 같은 로우가 된다.When the horizontal synchronization signal and the green-on signal are not inputted in mode, the output of the first exclusive oragate 21 becomes low as shown in FIG. 3A, and the second exclusive oragate 23 Since the output is the same row as in FIG. 3B, the output of the third exclusive oragate 24 through which these low signals are input to both sides is also low as in FIG.

상기의 로우가 제 4익스클루시브 오아게이트(25)의 일측으로 입력되는 동시에 다이오드(D2) 및 콘덴서(C4)를 거쳐 도 3의 d와 같은 로우 신호로 트랜지스터(Q4)의 베이스에 인가되므로 상기 트랜지스터(Q4)를 오프시킨다.Since the row is input to one side of the fourth exclusive oragate 25 and is applied to the base of the transistor Q4 as a low signal as shown in FIG. 3 through the diode D2 and the capacitor C4. The transistor Q4 is turned off.

그러므로, 상기 트랜지스터(Q4)의 저항(R11)을 통하여 각 일측이 접지된 제너다이오드(ZD1) 및 저항(R10)을 거쳐 콜렉터로 입력되는 플라이백 펄스가 제 4익스클루시브 오아게이트(25)의 타측으로 입력되면서 일측으로 로우가 입력되므로 제 4익스클루시브 오아게이트(25)의 출력에서 도 3의 e와 같은 플라이백 펄스에 의해 정펄스가 도 3의 f와 같은 클램프 신호로 출력되며, 이때의 클램프 신호는 도 4의 C와 같이 플라이백 펄스위상과 일치하게 된다.Therefore, a flyback pulse input to the collector via the zener diode ZD1 and the resistor R10, one side of which is grounded through the resistor R11 of the transistor Q4, of the fourth exclusive orifice 25 is generated. Since the low is input to the other side while being input to the other side, the positive pulse is output as the clamp signal as shown in f of FIG. 3 by the flyback pulse as shown in FIG. 3 at the output of the fourth exclusive oar gate 25. The clamp signal of is equal to the flyback pulse phase as shown in FIG.

상기와 같이 수평동기신호만 입력될 경우, 그린 온 신호만 입력될 경우 또는 수평동기신호와 그린 온 신호의 입력이 없을 경우에서 항상 영상신호의 클램프 신호가 발생되므로 안정한 화면을 나타낼수 있도록 한다.As described above, when only the horizontal synchronization signal is input, when only the green on signal is input or when there is no input of the horizontal synchronization signal and the green on signal, the clamp signal of the video signal is always generated, thereby displaying a stable screen.

이상에서 설명한 바와같이 본 고안의 수평 동기신호가 입력되면서 그린온 신호가 입력되지 않는 경우에는 수평동기신호로 클램프 신호를 만들고, 수평동기신호가 입력되지 않으면서 그린 온 신호가 입력되는 경우에는 그린 온 신호로 클램프 신호를 만들고, 수평 동기신호와 그린 온 신호가 모두 입력되지 않는 경우에는 플라이백 펄스를 이용하여 클램프 신호를 만들어 사용하도록 하므로서, 다중동기/와이드 모니터의 경우 수평/수직 세퍼레이트(SEPARATE) 동기 및 그리 온 동기에 대응하도록 하여 신뢰성있게 항상 비디오 클램프 신호가 발생되도록 하여 안정된 화면을 나타낼수 있는 효과가 있다.As described above, when the green on signal is not input while the horizontal sync signal of the present invention is input, the clamp signal is generated by the horizontal sync signal, and when the green on signal is input without the horizontal sync signal, the green on signal is input. If the signal is made of the clamp signal and the horizontal sync signal and the green on signal are not input, the clamp signal is made by using the flyback pulse, and in the case of the multi-sync / wide monitor, the horizontal / vertical separate sync is used. In addition, the video clamp signal can be reliably generated at all times so as to cope with the green sync, thereby displaying a stable screen.

Claims

A first exclusive oragate 21 which always outputs a constant pulse as an input of a horizontal synchronization signal, a synchronous separator 22 which separates and outputs a complex synchronization of the input green on signal, and inverts the green on signal An inverting transistor (Q2), a condenser (R5) and a resistor (C2) for delaying and changing the inverted green-on signal to a differential waveform, and a diode (D1) and a resistor (R6) each of which is grounded;

A transistor Q3 which operates only in a positive differential waveform and outputs a delayed negative pulse, a second exclusive oragate 23 which outputs a positive pulse by a negative pulse signal of the transistor Q3, and the first And an output of the third exclusive oragate 24 and the output of the third exclusive oragate 24 and the transistor Q4 that exclusively OR the outputs of the second exclusive oragate 21 and 23. A Zener diode ZD1 having one side grounded through the resistor R11 and a fourth exclusive oargate 25 selectively outputting a flyback pulse input to the collector through the resistor R10 may be used. Clamp signal processing circuit

The horizontal synchronizing signal (H-Sync) is inputted to both sides of the first exclusive oragate 21 directly or through a resistor (R5) and a capacitor (C3), the green on signal is synchronized. The separation unit 22 separates the synchronous so that the driving power supply Vcc is applied to the base of the transistor Q1 to which the driving power supply Vcc is applied to the collector via the resistor R1, and grounded through the resistor R2. In the emitter of the transistor through the parallel connection of the resistor (R3) and the capacitor (C1) is connected to the base of the transistor (Q2) the emitter is grounded, and the transistor to which the driving power supply (Vcc) is applied In the collector of Q2), each side is applied to the base of the transistor Q3 via the grounded diode D1 and the resistor R6 through the resistor R5 and the capacitor C2 of the differential circuit, and the resistor R7. A second exclusion at the collector of the transistor Q3 to which a driving power source Vcc is applied To be input to one side of the b ora gate 23,

The outputs of the second exclusive oragate 23 to which the driving power source Vcc is applied to the other side are both sides of the third exclusive exclusive oragate 24 together with the output of the first exclusive oragate 21. And the output of the third exclusive oragate 24 is input to one side of the fourth exclusive oragate 25 and at the same time the transistor Q4 via the diode D2 and the capacitor C4. The collector of the transistor Q4 having the emitter grounded and the emitter grounded is a zener diode (ZD1) and a resistor (R10), each of which has a flyback pulse grounded through the resistor (R11). Clamp signal processing circuit, characterized in that configured to be connected to the other side of the fourth exclusive oragate 25 input through