KR0167226B1 - Odd/even detecting circuit - Google Patents

Odd/even detecting circuit Download PDF

Info

Publication number
KR0167226B1
KR0167226B1 KR1019900003152A KR900003152A KR0167226B1 KR 0167226 B1 KR0167226 B1 KR 0167226B1 KR 1019900003152 A KR1019900003152 A KR 1019900003152A KR 900003152 A KR900003152 A KR 900003152A KR 0167226 B1 KR0167226 B1 KR 0167226B1
Authority
KR
South Korea
Prior art keywords
flop
flip
output
terminal
signal
Prior art date
Application number
KR1019900003152A
Other languages
Korean (ko)
Other versions
KR910017783A (en
Inventor
이영대
Original Assignee
문정환
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체주식회사 filed Critical 문정환
Priority to KR1019900003152A priority Critical patent/KR0167226B1/en
Publication of KR910017783A publication Critical patent/KR910017783A/en
Application granted granted Critical
Publication of KR0167226B1 publication Critical patent/KR0167226B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/18—Timing circuits for raster scan displays
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N17/00—Diagnosis, testing or measuring for television systems or their details
    • H04N17/04—Diagnosis, testing or measuring for television systems or their details for receivers

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Health & Medical Sciences (AREA)
  • Biomedical Technology (AREA)
  • General Health & Medical Sciences (AREA)
  • Signal Processing (AREA)
  • Synchronizing For Television (AREA)
  • Character Input (AREA)

Abstract

내용 없음.No content.

Description

우수/기수 판별회로Storm / oddity discrimination circuit

제1도는 종래의 우수/기수 판별 회로도.1 is a conventional storm / odd discrimination circuit diagram.

제2도는 본 발명에 따른 우수/기수 판별 회로도.2 is an even / odd discrimination circuit diagram according to the present invention.

제2a도는 제2도에 따른 D플립플롭의 상세도.FIG. 2a is a detailed view of the D flip flop according to FIG. 2. FIG.

제3도는 본 발명에 따른 각부 파형도.3 is a waveform diagram of each part according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1. 로우 패스필터 2. 리셋 테이블 멀티 바이브레이터1. Low pass filter 2. Reset table multivibrator

3. 디코더 a~d. D플립플롭3. Decoder a ~ d. D flip flop

I1, I2. 인버터 T1~T4. 전송게이트I1, I2. Inverter T1 ~ T4. Transmission gate

N1~N4. 낸드게이트N1-N4. Nandgate

본 발명은 원-칩 우수/기수 판별회로에 관한 것으로 특히 티브이나 모니터의 화면 조정에 적당하도록 한 우수/기수 판별회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a one-chip even / odd discrimination circuit, and more particularly, to an even / odd discrimination circuit suitable for screen adjustment of televisions or monitors.

종래의 우수/기수 판별회로는 제1도에 도시된 바와 같이. 수평 동기 신호(H SYNL) 와 수직동기신호(V SYNC)가 저항(R)과 캐패시터(C)로 구성되는 로우패스 필터(1)를 통하여 저항(R)과 캐패시터(C)를 사용해서 펄스폭을 조절하는 리셋 테이블 멀티바이브레이터(2)로 인가되고, 그 리셋 테이블 멀티바이브레이터(2)의 출력은 디코더(3)를 통해 우수/기수로 출력되는 구성이다.The conventional even / odd discrimination circuit is shown in FIG. The horizontal synchronization signal (H SYNL) and the vertical synchronization signal (V SYNC) use a resistor (R) and a capacitor (C) through a low pass filter (1) consisting of a resistor (R) and a capacitor (C). Is applied to the reset table multivibrator 2 for adjusting the output power, and the output of the reset table multivibrator 2 is outputted in even / odd through the decoder 3.

상기 구성회로에서 수평동기(H-SYNC)와 수직동기(V-SYNC)는 각 주기의 듀티( Duty)가 10%미만이므로 로우패스필터(1)를 통하여 수평동기신호와 수직동기신호는 네가티브 펄스(

Figure kpo00002
)로 동작하여 리셋 테이블 멀티바이브레이터(2)를 구동하여 우수/기수를 판별한다.In the configuration circuit, the horizontal synchronization signal and the vertical synchronization signal are negative pulses through the low pass filter 1 since the H-SYNC and the vertical synchronization V-SYNC are less than 10% in duty. (
Figure kpo00002
) To drive the reset table multivibrator 2 to determine even / oddity.

그런데, 상기의 종래 우수/기수 판별회로에는 로우패스필터가 저항(R)과 캐패시터(C)로 구성되고, 리셋 테이블 멀티바이브레이터(2)는 저항(R)과 캐패시터(C)를 사용하여 펄스폭을 조절하는데, 저항(R)과 캐패시터(C)를 만들기 어렵기 때문에 원-칩화 할 수 없고, 아날로그펑션(Function)을 만들기 위해 강제적으로 기판에 티티엘(Transistor Transistor Logic)을 구성하여 사용하였기 때문에 전압의 변동에 따라 전류의 변동이 심각하여 우수, 기수의 출력상태를 판별하기가 곤란할 뿐아니라, 초기상태의 값을 지정할 때도 따로 외부에서 펄스를 인가하여 우수의 값과 기수의 값을 지정하는데 외부적으로 펄스를 인가하기 곤란하며, 또한 온도의 변동에 따라 우수, 기수의 판별이 곤란하고 노이즈가 발생하는 등의 문제점이 있다.By the way, in the above-mentioned conventional even / odd discrimination circuit, the low pass filter is composed of a resistor R and a capacitor C, and the reset table multivibrator 2 uses a resistor R and a capacitor C to form a pulse width. Since it is difficult to make resistor (R) and capacitor (C), it is not possible to make one-chip, and to force analog transistor (Function Transistor Logic) on board to make analog voltage, The current fluctuates severely according to the fluctuation of, making it difficult to determine the output state of rainwater and radix. In addition, when specifying the initial value, external pulses are applied separately to specify the value of rainwater and radix. As a result, it is difficult to apply a pulse, and it is difficult to discriminate rainwater, odds, and noise.

본 발명은 이러한 종래의 문제점을 해결하기 위하여, 원-침화, 즉 게이트 어레이 칩안에 우수 및 기수 판별회로인 플립플롭을 넣어 디지털 화 시킬 수 있도록 안출한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다. 제2도는 본 발명에 따른 우수/기수 판별회로도로서, 이에 도시한 바와 같이 수평동기신호(H-SYNC)는 D-플립플롭(A)의 입력단(D)으로 인가되고 수직동기 신호(V-SYNC)는 D-플립플롭(A)의 클락단자(CK)로 인가되는 동시에 인버터(I1)를 통해 D-플립플롭(B)의 클락단자(CK)로 인가되고, D-플립플롭(A)의 출력은 (QN)은 입력단(D)으로 전원 (VDD)이 인가되는 D플립플롭(C)의 클리어 단자(CD) 및 D플립플롭(D)의 세트단자(SD)에 동시 연결되고, D플립플롭(B)의 출력(QN)은 그의 입력단(D)으로 연결되고, D플립플롭(B)의 출력(Q)은 D플립플롭(C)의 클릭단자(CK)와 연결되는 동시에 인버터(I2)를 통해 D플립플롭(D)의 클릭단자(CK)로 이가되고, 클리어신호(CD)는 D플립플롭(A, B)의 클리어 단자(CD)로 각각 인가되는 동시에 D플립플롭(C)의 세트단자(S) 및 D플립플롭(D)의 클리어단자(CD)에 공통인가되고, D플립플롭(C)의 출력(QN)은 D플립플롭(D)의 입력단(D)으로 인가되고, D플립플롭(D)의 출력(Q)단에서 기수가 출력되고 출력(QN)단에서 우수가 출력되는 구성이다.In order to solve the conventional problems, the present invention has been conceived to digitize the flip-flop, which is an even-numbered and odd-numbered discrimination circuit, in a gate array chip, which will be described in detail with reference to the accompanying drawings. As follows. FIG. 2 is an even / odd discrimination circuit diagram according to the present invention. As shown therein, the horizontal synchronous signal H-SYNC is applied to the input terminal D of the D-flip flop A and the vertical synchronous signal V-SYNC. ) Is applied to the clock terminal (CK) of the D-flop flop (A) and at the same time is applied to the clock terminal (CK) of the D-flop flop (B) through the inverter (I1), the output (Q N) being simultaneously connected to the input (D) as a power source (VDD) set terminal (SD) of the clear terminals (CD) and a D flip-flop (D) of the D flip-flop (C), which is applied, D The output Q N of the flip-flop B is connected to its input terminal D, and the output Q of the D flip-flop B is connected to the click terminal CK of the D flip-flop C. The signal is transferred to the click terminal CK of the D flip-flop D through I2, and the clear signal CD is applied to the clear terminal CD of the D flip-flops A and B, respectively. Common to both the set terminal (S) of C) and the clear terminal (CD) of the D flip-flop (D). The output Q N of the D flip-flop C is applied to the input terminal D of the D flip-flop D, and the radix is output from the output Q of the D flip-flop D, and the output Q It is the configuration that the rainwater is output from

여기서 D플립플롭(C, D)의 구성은 제2a도에서 도시된 바와 같이 전송 게이트(T1~T4)와 낸드게이트(N1~N4)로 구성되며, 세트(SD)신호(초기상태에 로우일 경우에 액티브 동작함)와 클리어(CD)신호(초기상태에 '로우'일 경우에 액티브 동작함)와 데이터(Data)가 입력되어 출력(Q, QN)를 얻어낸다.Here, the configuration of the D flip-flops C and D is composed of the transfer gates T1 to T4 and the NAND gates N1 to N4 as shown in FIG. 2A, and the set SD signal (low in the initial state). In this case, the active signal) and the clear (CD) signal (the active state when the initial state is 'low') and the data are input to obtain the outputs Q and Q N.

본 발명의 회로의 동작상태를 설명하면, 입력신호로는 D플립플롭(A)의 입력단(D)에 인가되는 수평동기 신호(HSYNC)와 D플립플롭(A)의 클락신호가 되는 수직동기신호(VSYNC)와 그리고 초기치를 결정하는 클리어 신호(CD)가 있다. 여기서, D플립플롭(A~D)단이 정의(Define)되어 있는데, 최종출력단 D플립플롭(D)의 출력값(Q, QN)의 초기치값을 임의대로 지정해 주면(여기서는 우수 출력을 하이(QN=하이), 기수출력은 로우(Q=로우)로 지정함), 다음 입력값이 들어올 때까지 초기치로 고정된 출력의 상태는 변화하지 않는다.Referring to the operation state of the circuit of the present invention, as an input signal, a vertical synchronous signal which becomes a clock signal of the horizontal synchronizing signal HSYNC applied to the input terminal D of the D flip flop A and the D flip flop A (VSYNC) and a clear signal (CD) that determines the initial value. Here, the D flip-flop (A to D) stages are defined. If the initial value of the output values (Q, Q N ) of the final output stage D flip-flop (D) is arbitrarily designated (in this case, the excellent output is high ( Q N = high), the radix output is set low (Q = low), and the state of the fixed output is not changed until the next input value is entered.

그후, 입력신루(수평, 수직, 클리어)신호가 들어올 때 제3도와 같이 동작한다. 즉, 입력이 우수로 동작할 때 제3도에서 보는 바와 같이 수평동기신호(HSYNC)가 '로우'(우수)일 때 클럭입력인 수직동기신호(VSYNC)가 들어올 때는 최종 출력단 D플립플롭(D)의 출력단(QN)의 출력(우수)이 '하이'로 유지되고, 출력단(Q)의 출력(기수)는 '로우'로 유지되며, 입력이 기수로 동작할 때 즉 수평동기신호9HSYNC)가 '하이'(기수)일 때 클럭입력인 수직동기신호(VSYNC)가 들어올 때는 최종출력단 D플립플롭(D)의 출력단(Q)의 출력(기수)이 '하이'로 유지되고 출력단(QN)의 출력(우수)은 '로우'로 유지된다.Thereafter, when the input signal (horizontal, vertical, clear) signal comes in, it operates as shown in FIG. That is, as shown in FIG. 3, when the input is operated with excellent input, when the horizontal synchronizing signal HSYNC is 'low' (excellent), when the vertical synchronizing signal VSYNC is input, the final output stage D flip-flop D Output (Q) of the output terminal (Q N ) is kept 'high', the output (base) of the output terminal (Q) is kept 'low', when the input is operated in the nose, that is, the horizontal synchronization signal 9HSYNC Is 'high' (base), when the vertical synchronization signal (VSYNC) that is the clock input comes in, the output (base) of the output terminal (Q) of the final output terminal D flip-flop (D) remains 'high' and the output terminal (Q N The output of () is kept low.

따라서, 본 발명의 우수/기수 판별회로는 디지털 원칩으로 구성할 수 있어 전압 및 전류의 변동률에도 영향을 받지 않고, 정확하게 하이 및 로우를 유지시키고 노이즈가 발생되지 않아 화면상태가 정확히 조정되는 효과가 있다.Therefore, the even / odd discrimination circuit of the present invention can be configured as a digital one chip, and thus it is not affected by the rate of change of voltage and current, and it is possible to accurately maintain the high and low and noise is not generated so that the screen state can be accurately adjusted. .

Claims (1)

수평동기신호(H-SYNC)를 입력단으로 인가받고 수직동기신호(V-SYNC)를 클락신호로 받으며 클리어단자로 입력 클리어 신호(CD)를 인가받는 D플립플롭(A)과, 수직동기신호를 인버터(I1)를 통해 클락신호를 인가받고 클리어 단자로 입력 클리어신호(CD)를 인가 받으며 입력단과 반전출력(QN)단이 연결하는 D플립플롭(B)과, 상기 D플립플롭(B0의 출력(Q)을 클락신호로 인가받고 세트단자로는 입력 클리어신호(CD)를 인가받으며 클리어단자로 상기 D플립플롭(A)의 출력(QN)을 받으며 입력단으로는 전원 전압을 인가받는 D플립플롭(C)과, 상기 D플립플롭(B)의 출력(Q)을 인버터(I2)를 통해 클락신호로 인가받고 상기 D플립플롭(C)의 출력(QN)을 입력단으로 인가받으며 클리어 단자에 입력클리어 신호(CD)를 인가받고 세트단자에 상기 D플립플롭(A)의 출력(QN)을 인가 받는 D플립플롭(D)으로 구성하여 된 것을 특징으로 하는 우수/기수 판별회로.D flip-flop (A), which receives the horizontal synchronous signal (H-SYNC) as the input terminal, receives the vertical synchronous signal (V-SYNC) as the clock signal, and receives the input clear signal (CD) as the clear terminal, and the vertical synchronous signal The D flip-flop (B) is connected to the input terminal and the inverted output (Q N ) terminal by receiving the clock signal through the inverter (I1) and the input clear signal (CD) to the clear terminal, and the D flip-flop (B0) The output Q is applied as the clock signal, the set terminal receives the input clear signal CD, the clear terminal receives the output Q N of the D flip-flop A, and the input terminal receives the power supply voltage. The flip-flop C and the output Q of the D flip-flop B are applied as a clock signal through the inverter I 2 and the output Q N of the D flip-flop C is applied to the input terminal and cleared. D-flip receiving the input clear signal CD at the terminal and receiving the output Q N of the D-flop flop A at the set terminal An even / odd discrimination circuit comprising a flop (D).
KR1019900003152A 1990-03-09 1990-03-09 Odd/even detecting circuit KR0167226B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019900003152A KR0167226B1 (en) 1990-03-09 1990-03-09 Odd/even detecting circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019900003152A KR0167226B1 (en) 1990-03-09 1990-03-09 Odd/even detecting circuit

Publications (2)

Publication Number Publication Date
KR910017783A KR910017783A (en) 1991-11-05
KR0167226B1 true KR0167226B1 (en) 1999-03-20

Family

ID=19296824

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900003152A KR0167226B1 (en) 1990-03-09 1990-03-09 Odd/even detecting circuit

Country Status (1)

Country Link
KR (1) KR0167226B1 (en)

Also Published As

Publication number Publication date
KR910017783A (en) 1991-11-05

Similar Documents

Publication Publication Date Title
KR960011562B1 (en) Auto sync. polarity control circuit
KR900014970A (en) Synchronous circuit
US4701796A (en) Synchronization signal generating circuit
KR0167226B1 (en) Odd/even detecting circuit
KR0158645B1 (en) A priority detection circuit in the data enable mode of liquid crystal display device
US4558457A (en) Counter circuit having improved output response
KR940008492B1 (en) Error action preventing circuit of character producing circuit
KR970024896A (en) Vertical Sync Signal Generator of Video Signal
KR900005789A (en) Clock signal generator and its method
JPH01243783A (en) Digital chip with input data synchronism
JP2586712B2 (en) Asynchronous signal selection circuit
KR930005643B1 (en) One short circuit having constant pulse width
KR100365406B1 (en) Auto reset circuit for Liquid Crystal Display controller
US5953070A (en) Digital pulse filtering circuit
JP4149634B2 (en) Frequency divider circuit
KR970005108Y1 (en) Mode selecter for monitor
KR940002238B1 (en) Synchronizing signal separating circuit
KR910001379B1 (en) Power supply reset signal generating circuit with time delay
JPH03263976A (en) Synchronizing separation circuit
KR910001575Y1 (en) On-screen indicator circuit using display dot
KR200141097Y1 (en) A circuit for preventing word-waving
KR920001801Y1 (en) Synchronizing polarity matrix circuit of monitor
KR200156832Y1 (en) Circuit for generating clamp signals
JPH08223447A (en) Synchronizing signal separator circuit
KR0118254Y1 (en) Raising edge detection circuit of a digital signal

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050824

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee