KR100365406B1

KR100365406B1 - Auto reset circuit for Liquid Crystal Display controller

Info

Publication number: KR100365406B1
Application number: KR1019990025659A
Authority: KR
Inventors: 임호남; 임영진; 김용일
Original assignee: 주식회사 현대 디스플레이 테크놀로지
Priority date: 1999-06-30
Filing date: 1999-06-30
Publication date: 2002-12-18
Also published as: KR20010004896A

Abstract

본 발명은 액정 디스플레이의 구동 회로에 있어서, 액정 디스플레이 컨트롤러에서 오동작이 발생하는 경우에 자동으로 컨트롤러를 리셋시킬 수 있는 자동 리셋 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an automatic reset circuit that can automatically reset a controller when a malfunction occurs in a liquid crystal display controller in a driving circuit of a liquid crystal display.

본 발명은 액정 디스플레이 컨트롤러의 자동 리셋 회로에 있어서, 액정 디스플레이 컨트롤러에서 출력되는 신호를 이용하여 상기 컨트롤러의 동작 상태를 감지하기 위한 감지 수단과; 상기 감지 수단의 출력 신호에 따라 컨트롤러에서 오동작이 발생하는 경우에 자동으로 컨트롤러를 리셋시키기 위한 리셋 신호 발생부를 포함한다.The present invention provides an automatic reset circuit of a liquid crystal display controller, comprising: sensing means for sensing an operating state of the controller by using a signal output from the liquid crystal display controller; And a reset signal generator for automatically resetting the controller when a malfunction occurs in the controller according to the output signal of the sensing means.

Description

Auto reset circuit for Liquid Crystal Display controller

본 발명은 액정 디스플레이(Liquid Crystal Display)의 컨트롤러(Controller)에 관한 것으로서, 보다 구체적으로는 액정 디스플레이 컨트롤러에서 출력되는 신호를 이용하여 상기 컨트롤러의 동작 상태를 감지하고, 컨트롤러에서 오동작이 발생하는 경우에 컨트롤러를 자동으로 리셋시키는 액정 디스플레이 컨트롤러의 자동 리셋 회로에 관한 것이다.The present invention relates to a controller of a liquid crystal display, and more particularly, to detect an operating state of the controller using a signal output from a liquid crystal display controller, and when a malfunction occurs in the controller. An automatic reset circuit of a liquid crystal display controller for automatically resetting a controller.

박막 트랜지스터-액정 디스플레이(Thin Film Transistor-Liquid Crystal Display: TFT-액정 디스플레이)의 모듈(Module)에는 상기 모듈에 오동작이 발생했을 경우에, 상기 모듈을 초기화시켜서 정상적인 동작을 수행하도록 하는 리셋 회로가 요구된다. 이와 같은 리셋 회로는 저항(Resistor)과 커패시터(Capacitor)를 이용하거나, 또는 여기에 리셋용 집적 회로(Integration Circuit: IC)를 사용하여 상승 시간(Rising Time)을 줄이는 방식을 사용하여 왔다.A module of a thin film transistor-liquid crystal display (TFT-liquid crystal display) requires a reset circuit that initializes the module to perform normal operation when a malfunction occurs in the module. do. Such a reset circuit has used a method of reducing a rising time by using a resistor and a capacitor, or by using an reset integrated circuit (IC).

그러나, TFT-액정 디스플레이 모듈이 동작하는 과정에서 인터페이스(Interface) 신호의 오류로 인해 타이밍(Timing) 컨트롤러에 오동작이 발생하는 경우에, 상기와 같은 종래의 리셋 회로는 이를 감지하지 못하여 리셋 기능을 수행하지 못한다. 결국, 액정 디스플레이 컨트롤러에 의한 오동작의 경우에는 시스템(System)을 수동으로 다시 시작시키는 수밖에 없는 문제점이 있다.However, when a malfunction occurs in the timing controller due to an error in the interface signal during the operation of the TFT-liquid crystal display module, the conventional reset circuit as described above does not detect this and performs the reset function. can not do. As a result, in the case of a malfunction caused by the liquid crystal display controller, there is a problem that the system must be restarted manually.

본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로서, 액정 디스플레이 컨트롤러에서 출력되는 신호를 이용하여 컨트롤러에서 오동작이 발생하는 경우에 이를 감지하여 상기 컨트롤러를 자동으로 리셋시키는 회로를 제공하는 것을 목적으로 한다.An object of the present invention is to provide a circuit for automatically resetting the controller by detecting a malfunction in the controller using a signal output from the liquid crystal display controller using the signal output from the liquid crystal display controller. .

도 1은 본 발명의 실시예에 따른 액정 디스플레이 컨트롤러의 자동 리셋 회로도,1 is an automatic reset circuit diagram of a liquid crystal display controller according to an embodiment of the present invention;

도 2는 본 발명의 실시예에 따른 액정 디스플레이 컨트롤러의 자동 리셋 회로에 있어서, 입력 신호에 따른 출력 신호의 파형을 나타낸 도면.2 is a view showing waveforms of output signals according to input signals in an automatic reset circuit of a liquid crystal display controller according to an exemplary embodiment of the present invention.

(도면의 주요 부분에 대한 부호의 명칭)(Name of the code for the main part of the drawing)

10: 감지 수단 20: 리셋 신호 발생부10: sensing means 20: reset signal generator

11, 12, 13: D 플립 플롭 XOR1, XOR2: 배타적 OR 게이트11, 12, 13: D flip-flop XOR1, XOR2: exclusive OR gate

OR: OR 게이트OR: OR gate

상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 액정 디스플레이 컨트롤러의 자동 리셋 회로에 있어서, 액정 디스플레이 컨트롤러에서 출력되는 신호를이용하여 상기 컨트롤러의 동작 상태를 감지하기 위한 감지 수단과; 상기 감지 수단의 출력 신호에 따라 컨트롤러에서 오동작이 발생하는 경우에 컨트롤러를 자동으로 리셋시키는 리셋 신호 발생부를 포함하는 것을 특징으로 한다.In order to achieve the above object of the present invention, the present invention provides an automatic reset circuit of a liquid crystal display controller, comprising: sensing means for sensing an operating state of the controller using a signal output from the liquid crystal display controller; And a reset signal generator for automatically resetting the controller when a malfunction occurs in the controller according to the output signal of the sensing means.

상기 컨트롤러의 출력 신호는 1 프레임의 주기로 반전하는 프레임 신호를 이용하는 것을 특징으로 한다.The output signal of the controller is characterized in that for using a frame signal inverted by a period of one frame.

상기 감지 수단은 컨트롤러의 프레임 신호와 비교하기 위한 신호로서, 1 프레임의 주기를 가지는 수직 동기 신호(Vertical Synchronizing Pulse: Vsync)를 이용하는 것을 특징으로 한다.The sensing means uses a vertical synchronizing signal (Vsync) having a period of one frame as a signal for comparing with a frame signal of the controller.

상기 감지 수단은 액정 디스플레이 컨트롤러의 출력 신호와 수직 동기 신호를 비교하여 컨트롤러의 오동작을 감지하기 위한 다수의 D 플립 플롭(D Flip Flop)으로 이루어지는 것을 특징으로 한다.The sensing means may include a plurality of D flip flops for detecting a malfunction of the controller by comparing an output signal of the liquid crystal display controller with a vertical synchronizing signal.

상기 리셋 신호 발생부는 감지 수단을 구성하는 다수의 D 플립 플롭 중에서 해당하는 출력 신호를 입력으로 하는 배타적 OR 게이트(Exclusive OR Gate)와 상기 배타적 OR 게이트의 출력 신호를 입력으로 하는 OR 게이트로 이루어지는 것을 특징으로 한다.The reset signal generator comprises an exclusive OR gate as an input of a corresponding output signal among a plurality of D flip flops constituting the sensing means, and an OR gate as an input of an output signal of the exclusive OR gate. It is done.

이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 액정 디스플레이 컨트롤러의 자동 리셋 회로를 도시한 것이다. 도 1을 참조하면, 본 발명은 컨트롤러에서 출력되는 신호(Fr)를 입력으로 하여 컨트롤러의 동작 상태를 감지하기 위한 감지 수단(10)과; 상기감지 수단(10)의 출력 신호를 이용하여 컨트롤러에서 오동작이 발생하는 경우에 컨트롤러를 자동으로 리셋시키기 위한 신호(Reset)를 발생시키는 리셋 신호 발생부(20)로 이루어진다.1 shows an automatic reset circuit of a liquid crystal display controller according to an embodiment of the present invention. Referring to FIG. 1, the present invention includes a sensing means 10 for sensing an operating state of a controller by inputting a signal Fr output from a controller; It consists of a reset signal generator 20 for generating a signal (Reset) for automatically resetting the controller when a malfunction occurs in the controller by using the output signal of the sensing means 10.

이 때, 액정 디스플레이 컨트롤러의 동작 상태를 감지하기 위하여 상기 컨트롤러에서 1 프레임 주기로 반전되는 프레임 신호(Fr)를 입력 신호로 하고, 상기 프레임 신호(Fr)와 비교하기 위한 신호로 1 프레임 단위의 주기를 가지는 수직 동기 신호(Vsync)를 이용한다.At this time, in order to detect the operation state of the liquid crystal display controller, a frame signal Fr that is inverted in one frame period in the controller is used as an input signal, and a period of one frame unit is used as a signal for comparing with the frame signal Fr. Branch uses a vertical synchronization signal (Vsync).

상기 감지 수단(10)은 컨트롤러의 프레임 신호(Fr)를 입력 신호로 하고, 수직 동기 신호(Vsync)를 클럭 신호로 제공받는 제 1 D 플립 플롭(11)과 상기 제 1 D 플립 플롭(11)의 출력 신호(Q1)를 입력 신호로 하고, 수직 동기 신호(Vsync)를 클럭 신호로 제공받는 제 2 D 플립 플롭(12)과 상기 제 2 D 플립 플롭(12)의 출력 신호(Q2)를 입력 신호로 하고, 수직 동기 신호(Vsync)를 클럭 신호로 제공받는 제 3 D 플립 플롭(13)으로 이루어진다. 이 때, 상기 제 1 및 제 2 D 플립 플롭(11, 12)의 클리어 단자(CLRb1, CLRb2)와 프리셋 단자(PRESETb1, PRESETb2)에는 각각 전원 전압(Vcc)과 지연된 전원 전압(Vcc_d)이 인가되고, 제 3 D 플립 플롭(13)은 상기와 반대로 클리어 단자(CLRb3)에는 지연된 전원 전압(Vcc_d)이 인가되고, 프리셋 단자(PRESETb3)에는 전원 전압(Vcc)이 인가된다.The sensing means 10 uses the frame signal Fr of the controller as an input signal, and the first D flip flop 11 and the first D flip flop 11 which receive a vertical synchronization signal Vsync as a clock signal. The second D flip-flop 12 and the output signal Q2 of the second D flip-flop 12 which receive the output signal Q1 as an input signal and receive the vertical synchronizing signal Vsync as a clock signal are inputted. And a third D flip-flop 13 that receives a vertical synchronization signal Vsync as a clock signal. At this time, a power supply voltage Vcc and a delayed power supply voltage Vcc_d are applied to the clear terminals CLRb1 and CLRb2 and the preset terminals PRESETb1 and PRESETb2 of the first and second D flip-flops 11 and 12, respectively. In contrast to the above, the delayed power supply voltage Vcc_d is applied to the clear terminal CLRb3, and the power supply voltage Vcc is applied to the preset terminal PRESETb3.

상기 리셋 신호 발생부(20)는 상기 제 1 D 플립 플롭(11)의 출력 신호(Q1)와 제 2 D 플립 플롭(12)의 출력 신호(Q2)를 입력으로 하는 제 1 배타적 OR 게이트(XOR1)와, 상기 제 2 D 플립 플롭(12)의 출력 신호(Q2)와 제 3 D 플립플롭(13)의 반전 출력 신호(QB3)를 입력으로 하는 제 2 배타적 OR 게이트(XOR2)와 상기 제 1 및 제 2 배타적 OR 게이트(XOR1, XOR2)의 출력 신호를 입력으로 하는 OR 게이트(OR)로 이루어진다.The reset signal generator 20 receives a first exclusive OR gate XOR1 that receives an output signal Q1 of the first D flip flop 11 and an output signal Q2 of the second D flip flop 12. ), A second exclusive OR gate (XOR2) and the first input signal having the output signal Q2 of the second D flip-flop 12 and the inverted output signal QB3 of the third D flip-flop 13 as inputs. And an OR gate OR which receives the output signals of the second exclusive OR gates XOR1 and XOR2 as inputs.

상기와 같은 구조의 본 발명은 수직 동기 신호(Vsync)를 이용하여 컨트롤러 프레임 신호(Fr)가 1 프레임마다 극성이 바뀌는 것을 감지함으로써 상기 컨트롤러의 동작 상태를 판별하는데, 1 프레임마다 컨트롤러 프레임 신호(Fr)의 극성이 바뀌면 컨트롤러가 정상적으로 동작하는 것으로 인식하고, 프레임이 바뀌는 경우에 컨트롤러 프레임 신호(Fr)의 극성이 바뀌지 않으면 컨트롤러에서 오동작이 발생했음을 인식하여 컨트롤러를 초기화시키기 위한 리셋 신호(Reset)를 발생한다.The present invention having the structure as described above determines the operating state of the controller by detecting that the polarity of the controller frame signal (Fr) is changed every frame using the vertical synchronization signal (Vsync), the controller frame signal (Fr) for each frame If the polarity is changed, the controller recognizes that it operates normally.If the polarity of the controller frame signal (Fr) does not change when the frame is changed, the controller recognizes that a malfunction has occurred and generates a reset signal (Reset) to initialize the controller. do.

상기한 바와 같은 본 발명의 실시예에 따른 액정 디스플레이 컨트롤러의 자동 리셋 회로의 동작을 도 2의 신호 파형을 참조하여 자세히 설명하면 다음과 같다.The operation of the automatic reset circuit of the liquid crystal display controller according to the embodiment of the present invention as described above will be described in detail with reference to the signal waveform of FIG. 2.

감지 수단(10)의 제 1 내지 제 3 D 플립 플롭(11, 12, 13)은 상승 에지(Edge)에서 동작하는 플립 플롭(Positive Edge Triggered Flip Flop)일 수도 있고, 하강 에지에서 동작하는 플립 플롭(Negative Edge Triggered Flip Flop)일 수도 있는데, 도 2에서는 상승 에지에서 동작하는 플립 플롭의 경우를 도시하였다.The first to third D flip flops 11, 12, 13 of the sensing means 10 may be a positive edge triggered flip flop operating on a rising edge, or a flip flop operating on a falling edge. (Negative Edge Triggered Flip Flop), but FIG. 2 illustrates a flip flop operating at a rising edge.

상기 감지 수단(10)을 구성하는 제 1 내지 제 3 D 플립 플롭(11, 12, 13)은 하이 상태로 인가되는 전원 전압(Vcc)과 지연된 전원 전압(Vcc_d)에 의해 각 출력 단자(Q1, Q2, Q3)가 1, 1, 0으로 초기화된다. 따라서, 리셋 신호 발생부(20)의 제 1 및 제 2 배타적 OR 게이트(XOR1, XOR2)는 모두 하이 상태의 입력 신호에 의해 로우 상태의 신호를 출력하고 OR 게이트(OR)는 그에 따라 로우 상태의 리셋 신호(Reset)를 발생한다.The first to third D flip-flops 11, 12, and 13 constituting the sensing means 10 are connected to each output terminal Q1, by a power supply voltage Vcc and a delayed power supply voltage Vcc_d applied in a high state. Q2, Q3) is initialized to 1, 1, 0. Accordingly, the first and second exclusive OR gates XOR1 and XOR2 of the reset signal generator 20 both output a low state signal by the high state input signal, and the OR gate OR is accordingly low. Generate a reset signal (Reset).

이 때, 수직 동기 신호(Vsync)가 로우 상태에서 하이 상태로 천이(V1)되는 클럭이 제 1 내지 제 3 D 플릅 플롭(11, 12, 13)의 클럭 단자(C)에 인가되면, 로우 상태의 컨트롤러 프레임 신호(Fr)에 의해 제 1 내지 제 3 D 플릅 플롭(11, 12, 13)의 출력 단자(Q1, Q2, Q3)는 각각 0, 1, 1로 바뀌고, 리셋 신호(Reset)는 로우 상태에서 하이 상태로 천이(21)된다. 컨트롤러를 초기화 시키기 위한 로우 상태에서 하이 상태로 천이하는 리셋 신호가 발생되는 것이다.At this time, when the clock of the vertical synchronization signal Vsync transitioning from the low state to the high state V1 is applied to the clock terminal C of the first to third D flop 11, 12, 13, the low state The output terminal Q1, Q2, Q3 of the first to third D flop 11, 12, 13 is changed to 0, 1, 1 by the controller frame signal Fr, and the reset signal Reset is The transition 21 from the low state to the high state is performed. A reset signal is generated that transitions from the low state to the high state to initialize the controller.

다시 수직 동기 신호(Vsync)가 로우 상태에서 하이 상태로 천이(V2)하여 제 1 내지 제 3 D 플릅 플롭(11, 12, 13)에 클럭이 인가되면, 이 때의 프레임 신호(Fr)는 하이 상태로 바뀐 상태이기 때문에, 제 1 내지 제 3 D 플릅 플롭(11, 12, 13)의 출력 단자(Q1, Q2, Q3)는 1, 0, 1로 되어 리셋 신호(Reset)는 하이 상태를 유지한다.When the vertical synchronization signal Vsync transitions from the low state to the high state V2 and a clock is applied to the first to third D flop 11, 12, 13, the frame signal Fr at this time is high. Since the state is changed to the state, the output terminals Q1, Q2, Q3 of the first to third D flop 11, 12, 13 become 1, 0, 1, and the reset signal Reset remains high. do.

상기와 같이 수직 동기 신호(Vsync)가 로우 상태에서 하이 상태로 천이하는 1 프레임마다 컨트롤러의 프레임(Fr) 신호의 극성이 바뀌면, 제 1 내지 제 3 D 플릅 플롭의 출력 단자(Q1, Q2, Q3)는 각각 1, 0, 1 또는 0, 1, 0의 상태를 반복하게 된다. 이 때, 리셋 신호 발생부(20)는 상기의 1, 0, 1 또는 0, 1, 0의 신호에 의해 하이 상태의 리셋 신호(Reset)를 유지하는 것이다.As described above, when the polarity of the frame Fr signal of the controller is changed for every one frame in which the vertical synchronization signal Vsync transitions from the low state to the high state, the output terminals Q1, Q2, and Q3 of the first to third D flop flops. ) Repeats the states of 1, 0, 1 or 0, 1, 0, respectively. At this time, the reset signal generator 20 holds the reset signal Reset in the high state by the above 1, 0, 1 or 0, 1, 0 signal.

반대로, 초기에 컨트롤로의 프레임 신호(Fr)가 하이 상태로 있는 경우에는 제 1 내지 제 3 D 플립 플롭(11, 12, 13)의 출력 단자(Q1, Q2, Q3)가 1, 1, 0의 상태에 있다가, 수직 동기 신호(Vsync)의 상승 에지 부분에서 1, 1, 1의 상태로 바뀌어 마찬가지로 리셋 신호(Reset)가 로우 상태에서 하이 상태로 천이하여 컨트롤러는 초기화된다. 그 후, 제 1 내지 제 3 D 플릅 플롭의 출력 단자(Q1, Q2, Q3)는 1, 0, 1 → 0, 1, 0 → 1, 0, 1의 상태로 순차적으로 천이하여 리셋 신호(Reset)는 하이 상태를 유지한다. 즉, 컨트롤러 프레임 신호(Fr)가 프레임마다 극성이 변하여 제 1 내지 제 3 D 플립 플롭(11, 12, 13)을 통하여 1의 신호와 0의 신호가 교대로 전달되면, 리셋 신호(Reset)는 하이 상태를 유지하게 되어 컨트롤러는 정상적인 동작을 수행하고 있음을 나타낸다.Conversely, when the frame signal Fr to the control is initially in the high state, the output terminals Q1, Q2, Q3 of the first to third D flip-flops 11, 12, 13 are 1, 1, 0. In the state of, the controller changes the state of the rising edge of the vertical synchronization signal Vsync to 1, 1, 1, and resets the reset signal from the low state to the high state and initializes the controller. Thereafter, the output terminals Q1, Q2 and Q3 of the first to third D flop are sequentially shifted to the states of 1, 0, 1 → 0, 1, 0 → 1, 0, 1 so as to reset the reset signal (Reset). ) Remains high. That is, when the controller frame signal Fr is changed in polarity from frame to frame and the signal 1 and signal 0 are alternately transmitted through the first to third D flip flops 11, 12, and 13, the reset signal Reset may be performed. It will remain high, indicating that the controller is performing normal operation.

그러나, 컨트롤러에서 오동작이 발생하여 프레임 신호(Fr)가 1 프레임마다 극성이 변하지 않게 되면, 제 1 내지 제 3 D 플릅 플롭의 출력 단자(Q1, Q2, Q3)는 1, 1, 0 또는 0, 0, 1을 출력하여, 상기 감지 수단(10)은 2 프레임 동안 컨트롤러의 프레임 신호(Fr)가 변하지 않았음을 감지하게 된다.However, if a malfunction occurs in the controller and the frame signal Fr does not change in polarity for each frame, the output terminals Q1, Q2, and Q3 of the first to third D flop are 1, 1, 0 or 0, By outputting 0 and 1, the sensing means 10 detects that the frame signal Fr of the controller has not changed for two frames.

컨트롤러에서 오동작이 발생(22)한 경우를 가정하면, 오동작이 발생하기 이전에 수직 동기 신호(Vsync)의 상승 에지(V6)의 경우에는 프레임 신호(Fr)가 하이 상태로 인식되고, 오동작이 발생한 다음 상승 에지(V7)의 경우에는 프레임 신호(Fr)가 로우 상태로 인식되기 때문에 컨트롤러의 동작은 정상적으로 인식되어 리셋 신호(Reset)가 하이 상태를 유지한다. 그러나, 다음 상승 에지(V8)에서도 프레임 신호(Fr)가 바로 전의 상태와 동일한 로우 상태로 인식되면 제 1 내지 제 3 D 플릅 플롭의 출력 단자(Q1, Q2, Q3)는 0, 0, 1로 바뀌게 된다.Assuming that a malfunction occurs 22 in the controller, the frame signal Fr is recognized as a high state in the case of the rising edge V6 of the vertical synchronization signal Vsync before the malfunction occurs, and a malfunction occurs. In the case of the next rising edge V7, since the frame signal Fr is recognized as a low state, the operation of the controller is normally recognized and the reset signal Reset is kept high. However, if the frame signal Fr is also recognized as the same low state as the previous state even at the next rising edge V8, the output terminals Q1, Q2, and Q3 of the first to third D flop are set to 0, 0, 1. Will change.

그 결과, 리셋 신호 발생부(20)의 제 1 및 제 2 배타적 OR 게이트(XOR1,XOR2)에는 모두 0의 신호가 인가되어 리셋 신호(Reset)는 로우 상태로 천이(23)되고, 그 다음 상승 에지(V9)에서 리셋 신호(Reset)는 하이 상태로 천이(24)하여 컨트롤러를 초기화시키게 된다.As a result, a signal of zero is applied to both the first and second exclusive OR gates XOR1 and XOR2 of the reset signal generator 20 so that the reset signal Reset transitions to a low state 23 and then rises. At the edge V9, the reset signal Reset transitions to the high state 24 to initialize the controller.

이상에서 자세히 설명된 바와 같이, 본 발명의 액정 디스플레이 컨트롤러의 자동 리셋 회로에 따르면, 컨트롤러에서 오동작이 발생하는 경우에 자동으로 리셋시킴으로써 액정 디스플레이를 수동으로 재시작하지 않고도 컨트롤러를 초기화시킬 수 있다.As described in detail above, according to the automatic reset circuit of the liquid crystal display controller of the present invention, it is possible to initialize the controller without automatically restarting the liquid crystal display by automatically resetting when a malfunction occurs in the controller.

따라서, 액정 디스플레이 모듈의 동작을 더욱 안정화시킬 수 있고, 제품의 신뢰도를 향상시킬 수 있는 이점이 있다.Therefore, there is an advantage that the operation of the liquid crystal display module can be further stabilized and the reliability of the product can be improved.

이하, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.Hereinafter, this invention can be implemented in various changes in the range which does not deviate from the summary.

Claims

A circuit for automatically resetting the controller when a malfunction occurs in the liquid crystal display controller,

Sensing means for sensing an operation state of the controller by inputting a frame signal and a vertical synchronization signal output from the controller;

And a reset signal generator for generating a reset signal for resetting the controller when a malfunction occurs in the controller by using the output signal of the sensing means.

The method of claim 1 wherein said sensing means

A first D flip-flop having a frame signal of the controller as an input signal and receiving a vertical synchronization signal as a clock signal;

A second D flip flop having an output signal of the first D flip flop as an input signal, and receiving a vertical synchronization signal as a clock signal;

A third D flip flop having an output signal of the second D flip flop as an input signal and receiving a vertical synchronization signal as a clock signal,

A power supply voltage and a delayed power supply voltage are applied to the clear terminal and the preset terminal of the first and second D flip flops, respectively.

The delayed power supply voltage and the power supply voltage are respectively applied to the clear terminal and the preset terminal of the third D flip-flop.

The method of claim 1 or 2, wherein the reset signal generating unit

A first exclusive OR gate as an input for output signals of the first and second D flip flops;

A second exclusive OR gate configured to receive an output signal of the second D flip flop and an inverted output signal of a third D flip flop;

And an OR gate for generating a reset signal by inputting output signals of the first and second exclusive OR gates.