KR100429394B1 - Automatic mode detection circuit of lcd - Google Patents

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Abstract

PURPOSE: An automatic mode detection circuit of an LCD is provided to select automatically one of a DE/SYNC mode and a DE only mode by detecting an inputting state of a vertical synchronous signal. CONSTITUTION: An automatic mode detection circuit of an LCD includes a clock signal generator, a vertical synchronous signal detector, a selection signal generator, and a mode selector. The clock signal generator(10) is used for receiving a main clock signal and generating a clock signal for detecting a vertical synchronous signal. The vertical synchronous signal detector(20) is used for receiving the clock signal and outputting a detection signal according to an inputting state of the vertical synchronous signal. The selection signal generator(30) is used for receiving the detection signal and generating a mode selection signal. The mode selector(40) is used for receiving the mode selection signal and selecting one of a DE/SYNC mode signal and a DE only mode signal.

Description

액정표시소자의 자동모드검출회로Automatic Mode Detection Circuit of LCD

본 발명은 액정표시소자의 자동모드 검출회로에 관한 것으로서, 보다 상세하게는 액정모듈로 인가되는 수직동기신호의 입력유무를 검출하여 그에 대응하는 모드를 선택하도록 하는 자동모드 검출회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an automatic mode detection circuit of a liquid crystal display device, and more particularly, to an automatic mode detection circuit for detecting the presence of a vertical synchronization signal applied to a liquid crystal module and selecting a mode corresponding thereto.

현재 노트북 제조회사에 따라서 데이터 인에이블신호인 DE 신호만 액정모듈로 인가하거나 또는 동기신호가 포함된 데이터 인에이블신호 DE+SYNC 신호를 액정모듈로 인가한다.Currently, only notebook signal manufacturers enable the DE signal, which is the data enable signal, to the liquid crystal module, or the data enable signal DE + SYNC signal including the synchronization signal to the liquid crystal module.

종래에는, PC 로부터 인가되는 입력신호의 모드에 따라서 액정모듈의 모드를 외부에서 점퍼(jumper)를 이용하여 수동으로 선택하여야 하는 불편함이 있었다. 또한, 외부에서 점퍼를 이용하여 모드를 수동으로 변경하더라도 콘트롤러가 동작하지 않는 경우가 발생되기 때문에 이경우에는 회로를 수정하여야만 하는 문제점이 있었다.In the related art, there is an inconvenience in that the mode of the liquid crystal module must be manually selected from the outside using a jumper according to the mode of the input signal applied from the PC. In addition, since the controller does not operate even if the mode is manually changed by using a jumper from the outside, there is a problem that the circuit must be corrected in this case.

따라서, 서로 다른 종류의 신호를 액정모듈로 인가하는 PC 제조업체에 하나의 콘트롤러로 대응하려면 이 콘트롤러 내부에 입력신호에 따라 모드를 선택하기위한 기능을 첨가시켜야 한다.Therefore, in order to respond to a PC manufacturer applying different types of signals to the liquid crystal module as a controller, a function for selecting a mode according to an input signal must be added to the controller.

본 발명은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 수직동기 신호의 입력유무를 검출하여 DE only 모드 또는 DE/VSYNC 모드중 하나를 자동으로 선택할 수 있는 액정표시소자의 자동모드 검출회로를 제공하는 데 그 목적이 있다.The present invention is to solve the problems of the prior art as described above, the automatic mode detection circuit of the liquid crystal display device that can automatically select one of the DE only mode or DE / VSYNC mode by detecting the presence of the vertical synchronization signal input The purpose is to provide.

도 1은 본 발명의 실시예에 따른 액정표시소자의 자동모드 검출회로의 블록도,1 is a block diagram of an automatic mode detection circuit of a liquid crystal display device according to an embodiment of the present invention;

도 2는 본 발명의 실시예에 따른 액정표시소자의 자동모드 검출회로의 상세회로도,2 is a detailed circuit diagram of an automatic mode detection circuit of a liquid crystal display device according to an embodiment of the present invention;

도 3은 수직동기신호가 존재하는 DE/SYNC 모드시의 동작파형도,3 is an operation waveform diagram in the DE / SYNC mode in which the vertical synchronization signal exists;

도 4는 수직동기신호가 없는 DE only 모드시의 동작파형도,4 is an operation waveform diagram in the DE only mode without the vertical synchronization signal,

도 5a 와 도 5b 는 DE only 모드와 DE/SYNC 모드를 설명하기 위한 도면,5A and 5B are views for explaining a DE only mode and a DE / SYNC mode;

(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)

10 : 클럭신호 생성부 20 : 수직동기신호 검출부10: clock signal generation unit 20: vertical synchronous signal detection unit

30 : 선택신호 발생부 40 : 모드선택부30: selection signal generator 40: mode selection unit

11, 12, 22 : 4비트 바이너리 카운터 21, 23, 32, 41 : 인버터11, 12, 22: 4-bit binary counter 21, 23, 32, 41: inverter

31 : D 플립플롭 42, 43 : 멀티플렉서31: D flip-flop 42, 43: multiplexer

상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 액정표시소자에 입력되는 수직동기신호를 검출하여 DE/SYNC 모드 또는 DE only 모드를 선택하는 자동모드선택회로에 있어서, 메인클럭신호를 입력하여 수직동기신호를 검출하기 위한 클럭신호를 발생하는 클럭신호 발생부와; 상기 클럭신호 발생부로부터 인가되는 클럭신호를 입력하여 수직동기신호의 입력유무를 검출하여 검출신호를 발생하는 수직동기신호 검출부와; 상기 수직동기신호 검출부로부터 출력되는 검출신호를 입력하여 모드선택신호를 발생하는 선택신호 발생부와; 상기 선택신호 발생부로부터 발생되는 모드선택신호를 입력하여 DE/SYNC 모드신호 또는 DE only 모드신호중 하나를 선택하는 모드선택부를 포함하는 것을 특징으로 한다.In order to achieve the above object of the present invention, the present invention is to provide a main clock signal in the automatic mode selection circuit for detecting the vertical synchronization signal input to the liquid crystal display device to select the DE / SYNC mode or DE only mode A clock signal generator for generating a clock signal for detecting the vertical synchronization signal; A vertical synchronous signal detector for inputting a clock signal applied from the clock signal generator to detect whether a vertical synchronous signal is input and generating a detection signal; A selection signal generator for inputting a detection signal output from the vertical synchronization signal detector to generate a mode selection signal; And a mode selection unit for inputting a mode selection signal generated from the selection signal generator to select one of a DE / SYNC mode signal and a DE only mode signal.

본 발명의 실시예에 따르면, 상기 클럭신호 발생부는 클리어단자에 초기 리세트신호가 인가되고, 클럭신호로 인가되는 메인클럭신호를 카운트하여 4비트 출력을 발생하는 제1카운터와; 클럭단자에 상기 초기 리세트신호가 인가되고, 클럭신호로 인가되는 상기 제1카운터의 4비트 출력중 최상위출력신호를 카운팅하여 4비트 출력신호중 최하위 출력신호를 수직동기신호 검출용 클럭신호로서 발생하는 제2카운터로 이루어지는 것을 특징으로 한다.According to an exemplary embodiment of the present invention, the clock signal generation unit may include: a first counter configured to apply an initial reset signal to a clear terminal and count a main clock signal applied as a clock signal to generate a 4-bit output; The initial reset signal is applied to a clock terminal and counts the highest output signal of the 4-bit output of the first counter applied as a clock signal to generate the lowest output signal of the 4-bit output signal as a clock signal for detecting a vertical synchronization signal. It is characterized by consisting of a second counter.

본 발명의 실시예에 따르면, 상기 수직동기신호 검출부는 수직동기신호를 입력하여 반전시켜 주기 위한 제1인버터와; 상기 제1인버터를 통해 반전된 수직동기신호에 의해 로드되어 상기 클럭신호 발생부로부터 출력되는 클럭신호를 카운팅하며, 상기 클럭신호 발생부로부터 소정의 클럭신호가 인가될 때마다 펄스신호를 발생하는 제3카운터와; 상기 제3카운터의 출력을 반전시켜 수직동기신호의 입력유무를 나타내는 검출신호를 발생하는 제2인버터로 이루어지는 것을 특징으로 한다.According to an embodiment of the present invention, the vertical synchronous signal detector comprises: a first inverter for inputting and inverting a vertical synchronous signal; A clock signal loaded by the vertical synchronization signal inverted through the first inverter and output from the clock signal generator, and generating a pulse signal whenever a predetermined clock signal is applied from the clock signal generator; 3 counters; And a second inverter for inverting the output of the third counter and generating a detection signal indicating whether the vertical synchronization signal is input.

본 발명의 실시예에 따르면, 상기 선택신호 발생부는 입력신호로로 하이상태의 전원전압이 인가되며 상기 제2인버터의 출력을 클럭신호로 하는 플립플롭과; 상기 플립플롭의 출력을 반전시켜 모드선택신호를 발생하는 제3인버터로 이루어지는 것을 특징으로 한다.According to an exemplary embodiment of the present invention, the selection signal generator includes a flip-flop to which a high power supply voltage is applied as an input signal and uses the output of the second inverter as a clock signal; And a third inverter for inverting the output of the flip-flop to generate a mode selection signal.

본 발명의 실시예에 따르면, 상기 모드선택부는 상기 선택신호 발생부로부터 발생되는 모드선택신호에 의해 DE 모드신호 또는 DE/SYNC 모드신호중 하나를 선택하기 위한 제1 및 제2멀티플렉서로 이루어지는 것을 특징으로 한다.According to an embodiment of the present invention, the mode selector comprises first and second multiplexers for selecting one of the DE mode signal and the DE / SYNC mode signal by the mode selection signal generated from the selection signal generator. do.

이하 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 액정표시소자의 자동모드 검출회로의 블록도를 도시한 것이고, 도 2는 도 1의 상세 회로도를 도시한 것이다.1 is a block diagram of an automatic mode detection circuit of a liquid crystal display according to an exemplary embodiment of the present invention, and FIG. 2 is a detailed circuit diagram of FIG. 1.

도 1 및 도2를 참조하면, 본 발명의 자동모드 검출회로는 메인클럭신호(MCLK)를 입력하여 수직동기신호를 검출하기 위한 클럭신호(ICLK)를 발생하는 클럭신호 발생부(10)를 포함한다.1 and 2, the automatic mode detection circuit of the present invention includes a clock signal generator 10 which inputs a main clock signal MCLK and generates a clock signal ICLK for detecting a vertical synchronization signal. do.

상기 클럭신호 발생부(10)는 초기 리세트신호(FRST)에 의해 클리어되고, 이어서 입력되는 메인 클럭신호(MCLK)를 카운트하여 수직동기신호의 입력유무를 검출하기 위한 클럭신호(ICLK)를 발생한다.The clock signal generator 10 is cleared by the initial reset signal FRST, and then generates a clock signal ICLK for detecting the presence of the vertical synchronization signal by counting the main clock signal MCLK. do.

상기 클럭신호 발생부(10)는 클리어단자(CLR)에 초기 리세트신호(FRST)가 인가되고 클럭신호(CLK)로 메인 클럭신호(MCLK)가 인가되는 4비트 바이너리 카운터(11)와, 상기 4비트 바이너리 카운터(11)의 4비트 출력중 최상위출력신호가 클럭신호(CLK)로 인가되고 클리어단자(CLR)에 초기 리세트신호(FRST)가 인가되는 4비트 바이너리 카운터(12)로 이루어져서, 상기 4비트 바이너리 카운터(12)의 최하위비트 출력신호(Q0)를 수직동기신호 검출용 클럭신호(ICLK)로서 발생한다.The clock signal generator 10 includes a 4-bit binary counter 11 to which an initial reset signal FRST is applied to a clear terminal CLR, and a main clock signal MCLK is applied to the clock signal CLK. The 4-bit binary counter 11 is composed of a 4-bit binary counter 12 of which the most significant output signal of the 4-bit output of the 4-bit binary counter 11 is applied as the clock signal CLK and the initial reset signal FRST is applied to the clear terminal CLR. The least significant bit output signal Q0 of the 4-bit binary counter 12 is generated as a clock signal ICLK for vertical synchronization signal detection.

본 발명의 자동모드 검출회로는 상기 클럭신호 발생부(10)로부터 인가되는 클럭신호(ICLK)를 입력하여 수직동기신호(VSYNC)의 입력유무를 검출하여 검출신호(DCT)를 발생하기 위한 수직동기신호 검출부(20)를 포함한다.The automatic mode detecting circuit of the present invention inputs the clock signal ICLK applied from the clock signal generator 10 to detect the presence of the vertical synchronizing signal VSYNC to generate the vertical detection signal DCT. The signal detector 20 is included.

상기 수직동기신호 검출부(20)는 수직동기신호(VSYNC)를 반전시켜 주기 위한 인버터(21)와, 상기 초기 리세트신호(FRST)에 의해 클리어되고 상기 인버터(21)를 통해 반전된 수직동기신호(VSYNC)의 포지티브 에지에서 로드되며 상기 클럭신호 발생부(10)의 출력신호(ICLK)를 클럭신호(CLK)로 입력하는 4비트 바이너리 카운터(22)와, 상기 바이너리 카운터(22)의 출력(RCO)를 반전시켜주기 위한 인버터(23)로 이루어져서, 상기 클럭신호 발생부(10)로부터 소정의 출력신호(ICLK)가 인가될 때마다 수직동기신호의 입력유무를 나타내는 검출신호(DCT)를 발생한다.The vertical synchronous signal detection unit 20 is an inverter 21 for inverting the vertical synchronous signal VSYNC and a vertical synchronous signal cleared by the initial reset signal FRST and inverted through the inverter 21. A 4-bit binary counter 22 loaded at the positive edge of VSYNC and inputting the output signal ICLK of the clock signal generator 10 as the clock signal CLK, and the output of the binary counter 22 An inverter 23 for inverting the RCO, and generates a detection signal DCT indicating whether or not a vertical synchronization signal is input whenever a predetermined output signal ICLK is applied from the clock signal generator 10. do.

본 발명의 자동모드 검출회로는 상기 수직동기신호 검출부(20)로부터 출력되는 검출신호(DCT)에 따라 DE only 모드신호 또는 DE/SYNC 모드신호중 하나를 선택하기 위한 모드선택신호(DE_S)를 발생하기 위한 선택신호 발생부(30)를 포함한다.The automatic mode detection circuit of the present invention generates a mode selection signal DE_S for selecting one of the DE only mode signal and the DE / SYNC mode signal according to the detection signal DCT output from the vertical synchronous signal detection unit 20. It includes a selection signal generator 30 for.

상기 선택신호 발생부(30)는 상기 수직동기신호 검출부(20)로부터 출력되는 검출신호(DCT)를 클럭신호로 하며 상기 초기 리세트신호(FRST)에 의해 클리어되고 입력신호로(D)로 하이상태의 전원전압(VCC)이 인가되는 D 플립플롭(31)과, 상기 D 플립플롭(31)의 출력을 반전시켜 모드선택신호(DE_S)를 발생하는 인버터(32)로 이루어진다.The selection signal generation unit 30 uses the detection signal DCT output from the vertical synchronization signal detection unit 20 as a clock signal, and is cleared by the initial reset signal FRST and is set to the input signal D high. The D flip-flop 31 to which the power supply voltage VCC in the state is applied and the inverter 32 inverting the output of the D flip-flop 31 to generate the mode selection signal DE_S.

본 발명의 자동모드 검출회로는 상기 선택신호 발생부(30)로부터 발생되는 모드선택신호(DE_S)에 따라서 DE/SYNC 모드신호를 선택하거나 또는 DE only 모드신호를 선택하는 모드선택부(40)를 포함한다.The automatic mode detection circuit of the present invention selects the mode selector 40 to select the DE / SYNC mode signal or the DE only mode signal according to the mode selection signal DE_S generated from the selection signal generator 30. Include.

상기 모드 선택부(40)는 상기 수직동기신호(VSYNC)를 반전시켜 주기위한 인버터(41)와, 상기 선택신호 발생부(30)로부터 발생된 모드선택신호(DE_S)에 따라서 DE only 모드신호 또는 DE/VSYNC 모드신호중 하나를 선택하기 위한 멀티플렉서(42, 43)로 이루어져, 수직동기신호(VSYNC)가 검출되어 상기 모드선택신호(DE_S)가 로우일 경우에는 DE/VSYNC 모드를 선택하여 GSC_I신호와 인버터(41)를 통해 반전된 수직동기신호(VSYNC)를 액정모듈의 내부신호 발생기(도면상에는 도시되지 않음)로 인가하고, 수직동기신호(VSYNC)가 검출되지 않아 상기 모드선택신호(DE_S)가 하이일 경우에는 DE only 모드를 선택하여 DE only 모드신호를 액정모듈의 내부신호 발생기로 인가한다.The mode selector 40 may include a DE only mode signal according to an inverter 41 for inverting the vertical synchronization signal VSYNC and a mode select signal DE_S generated from the select signal generator 30. It consists of multiplexers 42 and 43 for selecting one of the DE / VSYNC mode signals. When the vertical synchronization signal VSYNC is detected and the mode selection signal DE_S is low, the DE / VSYNC mode is selected to select the GSC_I signal. The vertical synchronization signal VSYNC inverted through the inverter 41 is applied to the internal signal generator (not shown) of the liquid crystal module, and the mode selection signal DE_S is not detected because the vertical synchronization signal VSYNC is not detected. If the mode is high, the DE only mode is selected and the DE only mode signal is applied to the internal signal generator of the liquid crystal module.

상기한 바와같은 구성을 갖는 본 발명의 자동모드 검출회로의 동작을 도 3 내지 도 5의 파형도를 참조하여 설명한다.The operation of the automatic mode detection circuit of the present invention having the above configuration will be described with reference to the waveform diagrams of Figs.

먼저, DE only 모드와 DE/VSYNC 모드에 대해 도 5a와 도 5b를 참조하여 설명한다.First, the DE only mode and the DE / VSYNC mode will be described with reference to FIGS. 5A and 5B.

DE only 모드는 도 5a에 도시된 바와같이 데이터 인에이블신호(DE1) 그자체에 수직동기신호(VSYNC)로 인식되는 블랭크구간(BLK)이 존재하여 데이터 인에이블신호(DE)만으로도 수직동기신호(VSYNC)를 대신할 수 있는 경우를 말한다. 따라서, 이경우에는 별도로 수직동기신호(VSYNC1)가 인가되지 않더라도 데이터 인에이블신호(DE1)만으로도 완전한 신호가 되므로 액정모듈을 동작시키는 것이 가능하게 된다.In the DE only mode, as shown in FIG. 5A, the blank period BLK recognized as the vertical synchronization signal VSYNC is present in the data enable signal DE1 itself, so that the vertical synchronization signal (DE) is used only with the data enable signal DE. VSYNC) can be substituted. Therefore, in this case, even if the vertical synchronization signal VSYNC1 is not applied separately, the liquid crystal module can be operated because the data enable signal DE1 is a complete signal.

DE/VSYNC 모드는 도 5b에 도시된 바와같이, 도 5a의 데이터 인에이블신호(DE1)와는 달리 데이터 인에이블신호(DE2)에 수직동기신호를 인식할 수 있는 블랭크구간이 존재하지 않기 때문에, 액정모듈을 구동시키기 위해서는 데이터 인에이블신호(DE2)와 수직동기신호(VSYNC2)가 모두 필요하게 된다.In the DE / VSYNC mode, as shown in FIG. 5B, unlike the data enable signal DE1 of FIG. 5A, a blank section capable of recognizing a vertical synchronization signal does not exist in the data enable signal DE2. In order to drive the module, both the data enable signal DE2 and the vertical synchronization signal VSYNC2 are required.

본 발명에서는 상기에서 설명한 바와같이 수직동기신호의 입력유무를 검출하여 수직동기신호(VSYNC)가 인가된 경우에는 DE/VSYNC 모드로 인식하여 DE/VSYNC 모드신호를 선택하게 되고, 수직동기신호(VSYNC)가 인가되지 않는 경우에는 DE only 모드로 인식하여 DE only 모드신호를 선택하게 된다.In the present invention, as described above, when the vertical synchronization signal VSYNC is detected by detecting the presence of the vertical synchronization signal, the DE / VSYNC mode signal is selected to select the DE / VSYNC mode signal, and the vertical synchronization signal VSYNC ) Is not applied, it recognizes as DE only mode and selects DE only mode signal.

다음, 도 3 그리고 도 4를 참조하여 입력신호의 모드를 검출하여 DE/VSYNC 모드신호 또는 DE only 모드신호중 하나를 선택하는 동작을 설명한다.Next, an operation of selecting one of the DE / VSYNC mode signal and the DE only mode signal by detecting the mode of the input signal will be described with reference to FIGS. 3 and 4.

클럭신호 발생부(10)는 카운터(11), (12)가 초기 리세트신호(FRST)에 의해 리세트되어 클럭신호(CLK)로 인가되는 메인 클럭신호(MCLK)를 카운트하게 된다. 이때, 메인 클럭신호(MCLK)로 40MHz 가 인가되는 경우 메인 클럭신호(MCLK)의 주기는 25ns 이다.The clock signal generator 10 counts the main clock signal MCLK applied to the clock signal CLK by the counters 11 and 12 being reset by the initial reset signal FRST. At this time, when 40 MHz is applied as the main clock signal MCLK, the period of the main clock signal MCLK is 25 ns.

상기 메인클럭신호(MCLK)를 클럭신호로 하는 카운터(11)의 4비트 출력중 최상위 출력신호(Q3)는 뒷단의 카운터(12)의 클럭신호로 인가되어, 카운터(12)의 4비트 출력중 최하위 출력신호(Q0)를 수직동기신호 검출을 위한 클럭신호(ICLK)로서 출력하게 된다. 이때, 상기 카운터(12)로부터 출력되는 클럭신호(ICLK)는 800ns 의 주기를 갖는다.Among the 4-bit outputs of the counter 11 whose main clock signal MCLK is the clock signal, the most significant output signal Q3 is applied as the clock signal of the counter 12 at the rear stage, and the 4-bit output of the counter 12 is output. The lowest output signal Q0 is output as a clock signal ICLK for vertical synchronization signal detection. At this time, the clock signal ICLK output from the counter 12 has a period of 800 ns.

상기 클럭신호 발생부(10)로부터 발생된 클럭신호(ICLK)는 수직동기신호 검출부(20)에 인가되고, 카운터(22)는 상기 인버터(21)를 통해 반전된 수직동기신호(VSYNC)의 포지티브 에지에서 로드되어 상기 클럭신호 발생부(10)로부터 발생된 클럭신호(ICLK)를 카운팅하게 된다.The clock signal ICLK generated from the clock signal generator 10 is applied to the vertical synchronization signal detector 20, and the counter 22 is positive of the vertical synchronization signal VSYNC inverted through the inverter 21. The clock signal ICLK, which is loaded at the edge and generated from the clock signal generator 10, is counted.

도 4에 도시된 바와같이, 수직동기신호(VSYNC)가 입력되지 않는 경우에는 수직동기신호(VSYNC)는 계속 하이상태를 유지하고, 인버터(21)의 출력은 로우상태로 되어 카운터(22)의 로드단자(LOAD)에 인가되므로, 카운터(22)는 클럭단자에 인가되는 상기 클럭신호 발생부(10)로부터 인가되는 클럭신호(ICLK)를 카운팅할 수 없게 된다.As shown in FIG. 4, when the vertical synchronizing signal VSYNC is not input, the vertical synchronizing signal VSYNC is kept in a high state, and the output of the inverter 21 becomes low so that the counter 22 Since the counter 22 is applied to the load terminal LOAD, the counter 22 may not count the clock signal ICLK applied from the clock signal generator 10 applied to the clock terminal.

따라서, 수직동기신호 검출부(20)는 인버터(23)를 통해 로우상태의 검출신호(DCT)를 선택신호 발생부(30)로 출력한다. 선택신호 발생부(30)는 인버터(32)를 통해 하이상태의 모드검출신호(DE_S)를 발생하여 모드 선택부(40)에 인가된다.Accordingly, the vertical synchronization signal detector 20 outputs the detection signal DCT in the low state to the selection signal generator 30 through the inverter 23. The selection signal generator 30 generates a mode detection signal DE_S in a high state through the inverter 32 and is applied to the mode selector 40.

모드 선택부(40)는 선택신호 발생부(30)로부터 발생된 하이상태의 모드선택신호(DE_S)에 의해 멀티플렉서(41, 42)를 통해 DE only 모드신호를 선택하게 된다.The mode selector 40 selects the DE only mode signal through the multiplexers 41 and 42 by the mode select signal DE_S of the high state generated from the select signal generator 30.

하지만, 수직동기신호(VSYNC)가 입력되는 경우에는 도 3에서와 같이 수직동기신호(VSYNC)는 로우상태의 구간이 존재하고, 로우상태구간에서 상기 인버터(21)의 출력은 하이상태로 반전되어 카운터(22)를 로드(LOAD)시킨다. 이에 따라 카운터(22)는 클럭단자에 인가되는 상기 클럭신호 발생부(10)의 클럭신호(ICLK)를 카운팅하게 된다.However, when the vertical synchronizing signal VSYNC is input, as shown in FIG. 3, the vertical synchronizing signal VSYNC has a low state section, and in the low state section, the output of the inverter 21 is inverted to a high state. The counter 22 is loaded. Accordingly, the counter 22 counts the clock signal ICLK of the clock signal generator 10 applied to the clock terminal.

따라서, 카운터(22)는 일정주기마다 펄스신호를 발생하고, 이 신호는 인버터(23)를 통해 반전되어 검출신호(DCT)를 발생한다. 이때, 카운터(22)는 클럭신호 발생부(10)로부터 16번째의 클럭신호(ICLK)가 인가될 때마다 펄스신호를 발생하고, 이에 따라 검출신호(DCT)가 발생된다.Accordingly, the counter 22 generates a pulse signal at regular intervals, and this signal is inverted through the inverter 23 to generate the detection signal DCT. At this time, the counter 22 generates a pulse signal whenever the 16th clock signal ICLK is applied from the clock signal generator 10, and accordingly, the detection signal DCT is generated.

이 검출신호(DCT)는 선택신호 발생부(30)의 D 플립플롭(31)의 클럭신호로 인가되므로, 검출신호(DCT)가 최초로 로우상태에서 하이상태로 될 때 선택신호 발생부(30)의 플립플롭(31)의 출력은 하이로 된다. 따라서, 플립플롭(31)의 출력을 반전시켜 모드선택신호(DE_S)를 발생하는 인버터(32)는 도 3과 같이 로우상태의 출력신호(DE_S)를 발생한다.Since the detection signal DCT is applied as a clock signal of the D flip-flop 31 of the selection signal generator 30, the selection signal generator 30 is first generated when the detection signal DCT is first changed from a low state to a high state. The output of flip flop 31 of becomes high. Therefore, the inverter 32 generating the mode selection signal DE_S by inverting the output of the flip-flop 31 generates the output signal DE_S in the low state as shown in FIG. 3.

모드선택부(40)는 로우상태의 모드선택신호(DE_S)를 모드선택부(40)로 입력하고, 로우상태의 모드선택신호(DE_S)에 따라 DE/SYNC 모드를 선택하여 DE/SYNC 모드신호(GSC_I, VSYNC)를 내부 신호발생기로 출력하게 된다. 이때, 신호(GSC_I)는 게이트 시프트 클럭(gate shift clock) 신호로서 액정모듈의 게이트 드라이버를 구동하기 위하여 콘트롤러로부터 발생되는 신호이다.The mode selector 40 inputs the mode select signal DE_S in the low state to the mode selector 40, selects the DE / SYNC mode according to the mode select signal DE_S in the low state, and selects the DE / SYNC mode signal. (GSC_I, VSYNC) is output to the internal signal generator. At this time, the signal GSC_I is a gate shift clock signal and is a signal generated from the controller to drive the gate driver of the liquid crystal module.

모드 선택부(40)는 선택신호 발생부(30)로부터 발생된 하이상태의 모드선택신호(DE_S)에 의해 멀티플렉서(41, 42)를 통해 DE only 모드신호를 선택하게 된다.The mode selector 40 selects the DE only mode signal through the multiplexers 41 and 42 by the mode select signal DE_S of the high state generated from the select signal generator 30.

본 발명에서는 클럭신호 발생부(10)로부터 클럭신호(ICK)가 16번째 인가될 때 로우상태의 모드선택신호(DE_S)를 발생하여 줌으로써, 노이즈에 의해 영향을 배제할 수 있다.In the present invention, when the clock signal ICK is applied from the clock signal generation unit 10 for the 16th time, the mode selection signal DE_S in the low state is generated, so that the influence of noise can be eliminated.

상기한 바와같은 본 발명에 따르면, 본 발명은 수직동기신호의 입력유무를 검출하여 검출결돠에 따라 DE only 모드 또는 DE/SYNC 모드중 하나를 자동으로 선택하여 주는 것이 가능하다.According to the present invention as described above, the present invention can detect whether the vertical synchronization signal input or not, and automatically selects either the DE only mode or the DE / SYNC mode according to the detection result.

따라서, 수동으로 점퍼를 이용하여 모드를 변경할 필요가 없이 간단하게 모드를 선택하는 것이 간단하다.Therefore, it is simple to select a mode simply without having to change the mode by using a jumper manually.

또한, 서로 다른 모드에 대해 하나의 콘트롤러로 대응하는 것이 가능한 이점이있다.In addition, there is an advantage that it is possible to correspond with one controller for different modes.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.

Claims (5)

액정표시소자에 입력되는 수직동기신호를 검출하여 DE/SYNC 모드 또는 DE only 모드를 선택하는 자동모드선택회로에 있어서,In the automatic mode selection circuit for detecting the vertical synchronization signal input to the liquid crystal display element to select the DE / SYNC mode or DE only mode, 메인클럭신호를 입력하여 수직동기신호를 검출하기 위한 클럭신호를 발생하는 클럭신호 발생부와;A clock signal generator for inputting a main clock signal to generate a clock signal for detecting a vertical synchronization signal; 상기 클럭신호 발생부로부터 인가되는 클럭신호를 입력하여 수직동기신호의 입력유무를 검출하여 검출신호를 발생하는 수직동기신호 검출부와;A vertical synchronous signal detector for inputting a clock signal applied from the clock signal generator to detect whether a vertical synchronous signal is input and generating a detection signal; 상기 수직동기신호 검출부로부터 출력되는 검출신호를 입력하여 모드선택신호를 발생하는 선택신호 발생부와;A selection signal generator for inputting a detection signal output from the vertical synchronization signal detector to generate a mode selection signal; 상기 선택신호 발생부로부터 발생되는 모드선택신호를 입력하여 DE/SYNC 모드신호 또는 DE only 모드신호중 하나를 선택하는 모드선택부를 포함하는 것을 특징으로 하는 액정표시소자의 자동모드 검출회로.And a mode selection unit for inputting a mode selection signal generated from the selection signal generator to select one of a DE / SYNC mode signal and a DE only mode signal. 제1항에 있어서, 상기 클럭신호 발생부는The method of claim 1, wherein the clock signal generation unit 클리어단자에 초기 리세트신호가 인가되고, 클럭신호로 인가되는 메인클럭신호를 카운트하여 4비트 출력을 발생하는 제1카운터와;A first counter applied with an initial reset signal to the clear terminal, and counting a main clock signal applied as a clock signal to generate a 4-bit output; 클럭단자에 상기 초기 리세트신호가 인가되고, 클럭신호로 인가되는 상기 제1카운터의 4비트 출력중 최상위출력신호를 카운팅하여 4비트 출력신호중 최하위 출력신호를 수직동기신호 검출용 클럭신호로서 발생하는 제2카운터로 이루어지는 것을 특징으로 하는 액정표시소자의 자동모드검출회로.The initial reset signal is applied to a clock terminal and counts the highest output signal of the 4-bit output of the first counter applied as a clock signal to generate the lowest output signal of the 4-bit output signal as a clock signal for detecting a vertical synchronization signal. An automatic mode detection circuit of a liquid crystal display element, comprising a second counter. 제1항에 있어서, 상기 수직동기신호 검출부는The method of claim 1, wherein the vertical synchronization signal detector 수직동기신호를 입력하여 반전시켜 주기 위한 제1인버터와;A first inverter for inputting and inverting the vertical synchronization signal; 상기 제1인버터를 통해 반전된 수직동기신호에 의해 로드되어 상기 클럭신호 발생부로부터 출력되는 클럭신호를 카운팅하며, 상기 클럭신호 발생부로부터 소정의 클럭신호가 인가될 때마다 펄스신호를 발생하는 제3카운터와;A clock signal loaded by the vertical synchronization signal inverted through the first inverter and output from the clock signal generator, and generating a pulse signal whenever a predetermined clock signal is applied from the clock signal generator; 3 counters; 상기 제3카운터의 출력을 반전시켜 수직동기신호의 입력유무를 나타내는 검출신호를 발생하는 제2인버터로 이루어지는 것을 특징으로 하는 액정표시소자의 자동모드 검출회로.And a second inverter for inverting the output of the third counter and generating a detection signal indicating whether or not a vertical synchronization signal is input. 제1항에 있어서, 상기 선택신호 발생부는The method of claim 1, wherein the selection signal generator 입력신호로로 하이상태의 전원전압이 인가되며 상기 제2인버터의 출력을 클럭신호로 하는 플립플롭과;A flip-flop is applied with a high power supply voltage as an input signal and uses the output of the second inverter as a clock signal; 상기 플립플롭의 출력을 반전시켜 모드선택신호를 발생하는 제3인버터로 이루어지는 것을 특징으로 하는 액정표시소자의 자동모드 검출회로.And a third inverter for inverting the output of the flip-flop to generate a mode selection signal. 제1항에 있어서, 상기 모드선택부는The method of claim 1, wherein the mode selection unit 상기 선택신호 발생부로부터 발생되는 모드선택신호에 의해 DE 모드신호 또는 DE/SYNC 모드신호중 하나를 선택하기 위한 제1 및 제2멀티플렉서로 이루어지는 것을 특징으로 하는 액정표시소자의 자동모드 검출회로.And first and second multiplexers for selecting one of the DE mode signal and the DE / SYNC mode signal by the mode selection signal generated from the selection signal generator.
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* Cited by examiner, † Cited by third party
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KR100446389B1 (en) * 1997-12-20 2004-12-08 비오이 하이디스 테크놀로지 주식회사 Automatic mode detection circuit of liquid crystal display device, especially including input signal counting unit and signal check unit and selection signal generation unit and mode selection unit
KR100365497B1 (en) * 2000-12-15 2002-12-18 엘지.필립스 엘시디 주식회사 Liquid Crystal Display and Driving Method Thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980060010A (en) * 1996-12-31 1998-10-07 김광호 Control signal generation circuit synchronous with D.I signal
KR0158646B1 (en) * 1995-11-28 1999-03-20 김광호 A mode automatic detection circuit of liquid crystal display device
KR19990051846A (en) * 1997-12-20 1999-07-05 김영환 Mode automatic detection circuit of liquid crystal display device
KR100262413B1 (en) * 1997-12-29 2000-08-01 김영환 Automatic mode detection circuit of liquid display element

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0158646B1 (en) * 1995-11-28 1999-03-20 김광호 A mode automatic detection circuit of liquid crystal display device
KR19980060010A (en) * 1996-12-31 1998-10-07 김광호 Control signal generation circuit synchronous with D.I signal
KR19990051846A (en) * 1997-12-20 1999-07-05 김영환 Mode automatic detection circuit of liquid crystal display device
KR100262413B1 (en) * 1997-12-29 2000-08-01 김영환 Automatic mode detection circuit of liquid display element

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